KR930006977B1 - 고집적 반도체 메모리장치 및 그 제조방법 - Google Patents

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Abstract

내용 없음.

Description

고집적 반도체 메모리장치 및 그 제조방법
제1도는 본 발명에 의한 고집적 반도체 메모리장치의 개략적인 사시오.
제2도는 본 발명에 의한 고집적 반도체 메모리장치의 평면 레이아웃도.
제3a도 내지 제3h도는 제2도의 AA선 단면구조를 통하여 본 발명에 의한 고집적 반도체 메모리장치의 바람직한 일 실시예의 공정순서를 나타낸 단면도.
제4a도 내지 제4c도는 제3a도 내지 제3h도의 일 실시예의 제조공정 중 수직도전벽의 형성공정을 달리한 다른 실시예의 공정순서를 나타낸 단면도.
제5도는 본 발명에 의한 고집적 반도체 메모리장치의 또 다른 실시예를 나타낸 수직단면도.
제6도는 본 발명에 의한 고집적 반도체 메모리장치의 또 다른 실시예를 나타낸 수직단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체기판 14a, 14c : 소오스영역
20 : 하부도전층 22, 43, 43a : 수직도전벽
24 : 상부도전층 26 : 일정공간부
T1, T2: 스위칭트랜지스터 S1, S2: 스토리지전극패턴
32 : 평탄화층 34 : 식각저지층
36 : 콘택트홀 38, 39 : 제1도전층
40, 44 : 절연막패턴 41 : 제1절연막패턴
42, 42a : 스페이서 46 : 제3도전층
50 : 유전체막 52 : 플레이트전극
P1, P1, P2, P3, P4, P5 : 마스크패턴
본 발명은 반도체 메모리장치 및 그 제조방법에 관한 것으로, 특히 스택형 커패시터구조를 가진 메로리셀의 커패시턴스를 증가시키기 위해 커패시터의 스토리지전극 구조를 개선한 고집적 반도체 메모리장치 및 그 제조방법에 관한 것이다.
DRAM(Dynamic Random Access Memory) 개발은 3년에 4배의 고집적화를 계속하고 있으며, 이러한 경향은 폭넓은 기술개발에 힘입어 계속될 것으로 생각된다. 현재, DRAM의 집적도는 4Mb DRAM은 양산단계에 접어들었고, 16Mb DRAM은 양산을 위해 급속도로 개발이 진행중이며, 64Mb 및 256Mb DRAM은 개발을 위한 많은 연구가 진행되고 있다. 이러한 집적도의 향상은 기억단위인 메모리셀의 면적축소에 의해 가능해지며 메모리셀의 면적축소는 필연적으로 기억을 위한 정전용량의 감소를 가져왔는데, 이는 메모리셀의 독출능력을 저하시키고 소프트 에러율을 증가시켜 소자특성을 저하시키기 때문에 집적도 증가에 커다란 문제점을 발생시켰다.
단위 메모리셀의 면적축소에 의해 발생하는 정전용량의 감소문제를 해결하기 위하여, 커패시터 형성방법에 있어서 3차원 구조의 커패시터, 이를테면 스택(Stack)형 커패시터, 트렌치(Trench)형 커패시터 및 스택-트랜치병합형 커패시터 구조가 제안되었는데, 집적도가 64Mb 및 256Mb급으로 향상됨에 따라 단순한 3차원 구조의 커패시터로서는 고집적 반도체 메모리장치를 실현하기가 어렵게 되었다.
따라서, 64Mb 및 256Mb급의 대용량 DRAM 제조시 발생하는 정전용량 문제점을 해결하기 위해 여러가지 형태로 변형된 3차원적 스토리지전극 구조가 발표되고 있는데, 후지쯔(Fujitsu) 연구소의 티. 에마(T. ema) 등은 1988년 IEDM에서 핀구조(Fin Structure)의 스토리지전극을, 도시바(Toshiba)의 ULSI 연구소의 에스. 이노우에(S. Inoue) 등은 1989년 SSDM 회의에서 박스 구조(Box Structure)의 스토리지전극 및 1989년 IEDM에서는 스프레드 스택커패시터(Spread Stacked Capacitor ; SSC) 구조의 스토리지 전극을, 그리고 미쯔비시(Mitsubishi)의 LSI 연구소의 더블유. 와카미야(W. Wakamiya) 등은 1989년 VLSI 테크놀리지 심포지엄에서 원통구조(Cylindrical Structure)의 스토리지전극을 제안하였다.
그러나, 상술한 종래의 커패시터 구조는 64Mb DRAM에서 요구되는 단위 메모리셀의 커패시턴스는 만족시킬 수 있으나 메모리셀의 크기가 더욱 작아지는 256Mb 이상의 DRAM에서 요구되는 셀 커패시턴스를 만족시킬 수는 없었다.
본 발명의 목적은 상기와 같은 종래기술의 문제점을 해결하여, 256Mb 이상의 DRAM에서 요구되는 셀 커패시턴스를 충분히 만족시킬 수 있는 스토리지전극 구조를 가진 고집적 반도체 메모리장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 고접적 반도체 메모리 장치를 제조하는데 있어서 적합한 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 의한 고집적 반도체 메모리장치는 하나의 스위칭 트랜지스터와 하나의 커패시터로 이루어진 복수의 메모리셀을 매트릭스 모양으로 반도체기판에 구비한 고집적 반도체 메모리장치로서, 상기 커패시터는 상기 스위칭트랜지스터의 소오스영역과 연결되고, 상기 각 메모리셀 영역내에 고립된 하부도전층, 상기 하부도전층 상에 수직으로 형성되고 어느 한 방향으로 달리는 적어도 하나 이상의 수직도전벽 및 상기 하부 도전층과 상기 수직도전벽과는 일정 공간을 유지하면서 소정 두께로 이들을 덮고, 그의 양단이 상기 하부도전층의 양단과 각각 연결되어 물결모양의 구조를 갖는 상부도전층으로 이루어진 스토리지 전극, 상기 스토리지전극의 표면에 도포되는 유전체막 및 상기 유전체막 위에 형성되는 플레이트전극을 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명에 의한 고집적 메모리장치의 제조방법은, 하나의 스위칭트랜지스터를 포함하는 복수의 메모리셀을 매트릭스 모양으로 반도체기판에 구비한 고집적 반도체 메모리장치에 있어서, 상기 반도체기판의 표면에 층간절연막을 형성하는 공정, 상기 각 스위칭 트랜지스터의 소오스영역을 노출시키기 위해 층간절연막에 콘택홀을 형성하는 공정, 상기 콘택홀 형성이후, 전 표면에 도전물질을 침적하여 제1도전층을 형성하는 공정, 상기 제1도전층상에 어느 한 방향으로 달리는 스트립 모양의 수직도전벽들을 형성하되, 상기 수직도전벽들중 적어도 하나 이상의 수직도전벽들이 상기 각 메모리셀의 영역내에 배치되도록 형성하는 공정, 상기 제1도전층 및 상기 스트립 모양의 수직도전벽들 위에 상기 수직도전벽들이 달리는 방향으로 연장되고, 상기 방향과 수직방향에 대해서는 물결모양의 수직 단면구조를 가지고 상기 각 메모리셀의 영역 단위로 서로 고립되는 절연막 패턴을 형성하는 공정, 상기 절연막패턴 형성이후, 전표면에 도전물질을 침적하여 물결모양의 수직단면 구조를 가지는 제3도 전층을 형성하는 공정, 상기 제3도 전층상에 스토리지전극용 마스크패턴을 적용하여 상기 제3도 전층, 수직도전벽 및 제1도 전층들을 선택적으로 식각한 후, 상기 절연막패턴을 제거하여 상기 각 메모리셀의 스토리지 전극을 형성하는 공정 및 상기 스토리지전극 형성이후, 상기 스토리지전극의 전표면에 유전체막을 도포하고 이어서 제4도 전층을 침적하여 상기 모든 메모리셀들의 공통 플레이트 전극을 형성하는 공정을 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세히 설명한다.
제1도는 본 발명에 의한 고집적 반도체 메모리장치의 개략적인 사시도이다. 상기 제1도에서 반도체기판(10) 상의 필드산화막(12a, 12b) 사이에는 한쌍의 스위칭트랜지스터(T1, T2)가 형성된다. 상기 한쌍의 스위칭트랜지스터(T1, T2)는 드레인영역(14b)을 서로 공유하고, 각각 소오스영역(14a, 14c) 및 게이트전극(16a, 16b)을 가진다. 이때 상기 게이트전극들(16a, 16b)은 기둥모양으로 연장되어 워드라인(Word line)으로 제공된다. 상기 드레인영역(14B)에는 비트라인(18)이 연결되고, 상기 스위칭트랜지스터(T1, T2)의 각 소오스영역(14a, 14c)에는 스토리지전극(S1, S2)이 각각 연결된다. 각 스토리지전극(S1, S2)은 하부도전층(20), 4개의 수직도전벽들(22) 및 상부도전층(24)으로 이루어진다. 이때 상기 하부도전층(20)은 각각 메모리셀의 영역으로 고립되고, 각 메모리셀의 스위칭 트랜지스터의 소소스영역(14a, 14c)과 연결되고, 일측횡방향으로는 필드산화막(12a, 12b)위까지 확장되고, 타측횡방향으로는 비트라인(18)위까지 확장된다. 4개의 수직도전벽들(22)은 상기 하부도전층(20) 상에서 횡방향으로는 일정간격을 유지하고 종방향으로는 연장된다. 상부 도전층(24)은 상기 하부도전층 및 상기 수직도전벽과 일정공간을 유지하면서 소정 두께로 이들을 덮고, 그의 양단이 상기 하부도전층의 양단과 각각 연결된다. 그리고 상부도전층(24), 수직도전벽들(22) 및 하부도전층(20)들로 둘러싸인 일정공간부(26)는 물결모양의 터널을 형성한다. 따라서, 상기 스토리지전극은 한정된 메모리셀 영역내에서 하부도전층(20), 수직도전벽(22) 및 물결모양으로 주름진 상부도전층(24)에 의해 전하를 축적할 수 있는 표면적을 확장시킬 수 있으므로, 셀 커패시턴스는 상기 수직도전벽들(22)의 높이 및 갯수를 조절함으로써 원하는 값으로 얻을 수 있다.
예컨데, 수직도전벽(22)의 높이를 5000Å 정도로 하였을때 커패시턴스는 통상의 스택형 커패시터의 셀 커패시턴스보다 4~5배 정도 큰 값을 얻을 수 있었다. 또한 수직도전벽(22)의 두께는 미세패턴 형성기술에서 허용되는 해상도까지 얇게 할 수 있기 때문에 64Mb 뿐만 아니라 256Mb 이상의 DRAM에서 요구되는 셀 커패시턴스를 확보하는데 매우 유용한 셀 구조이다. 제2도는 본 발명에 의한 고집적 반도체 메모리장치의 평면레이아웃(Layout)도로서, 짧은 파선으로 한정되고 대칭된 부분은 워드라인을 형성하기 위한 마스크패턴(P1)이고, 긴 파선으로 한정되고 횡방향으로 달리는 영역은 비트라인을 형성하기 위한 마스크패턴(P2)이고, 일점쇄선으로 한정되고 폭이 좁게 컬럼방향으로 달리는 스트립 모양의 영역은 수직도전벽을 형성하기 위해 측벽을 제공하는 절연층을 형성하기 위한 마스크패턴(P3)이며, 이점쇄선으로 한정되고 폭이 넓게 컬럼방향으로 달리며 횡방향으로는 각 메모리셀의 영역단위로 고립된 영역은 물결모양의 터널구조를 제공하기 위해 절연막을 형성하기 위한 마스크패턴(P4)이며, 실선으로 한정되고 매트릭스 모양으로 배치된 영역들은 스토리지전극 형성을 위한 마스크패턴(P5)이다.
제2도의 A-A선을 자른 수직단면구조에 따른 제조공정 순서를 도시한 제3a도 내지 제3h도를 참조하여 본 발명에 의한 고집적 반도체 메모리장치의 일 실시예의 제조공정을 설명한다.
제3a도를 참조하면, 반도체기판(10)에 필드산화막(12a, 12b), 게이트전극(16a, 16b), 소오스영역(14a, 14c) 및 드레인영역(14b)을 구비한 스위칭트랜지스터를 형성하고 상기 드레인영역(14b)을 구비한 스위칭트랜지스터를 형성하고 상기 드레인영역(14b) 상에 비트라인(18)을 형성한 후 전표면에 HTO막과 같은 층간절연막(30)을 덮고, 그 위에 BPSG등과 같은 평탄화층(32) 및 질화막과 같은 식각저지층(34)을 차례로 형성한다.
제3b도를 참조하면, 상기 식각 저지층(34) 상에 제2도의 콘택홀 형성을 위한 마스크패턴(P0)을 적용하여 식각저지층(34), 평탄화층(32) 및 층간절연막(30)을 선택적으로 식각하여 콘택홀(35)을 형성하여 각 스위칭트랜지스터의 소오스영역(14a, 14c)을 노출시킨다. 계속해서, 불순물이 도우프된 다결정실리콘과 같은 도전물질을 통상 CVD법에 의해 전표면에 침전하여 상기 콘택홀(36)을 매립하면서 식각저지층(34)상에 예컨대, 1000Å~3000Å 정도의 두께로 제1도전층(38)을 형성한다.
제3c도를 참조하면, 상기 제1도전층의 표면에 HTO막과 같은 절연물질을, 예컨대 4000Å~5000Å 정도의 두게로 두껍게 침적시키고, 제2도의 수직도전벽을 형성하기 위해 측벽을 제공하는 절연층을 형성하기 위한 마스크패턴(P3)을 적용하여 상기 절연물질층을 식각해서 컬럼방향으로 달리는 스트립 모양의 제1절연막패턴(40)을 형성한다. 이때, 상기 절연물질층의 두께 및 상기 제1절연막패턴(40)의 넓이에 따라 셀 커패시턴스를 조절할 수 있다.
제3d도를 참조하면 상기 절연막 패턴상에 불순물이 도우프된 다결정실리콘과 같은 제2도전층을, 예컨대, 500Å~1500Å정도로 침적하고, 상기 침적된 제2도전층을 이방성 식각하여 상기 절연막패턴(40)의 각 측벽에 스페이서(Spacer ; 42)를 남긴다. 제3E도를 참조하면, 상기 제1절연막패턴(40)을 제거하고 스페이서(42)만을 남긴 다음, 다시 이방성식각을 수행하여 스페이서(42)의 첨두를 둥글게 가공하여 최종적인 수직도전벽(43)을 형성한다. 계속해서, 전표면에 HTO막과 같은 절연물질을, 예컨대, 500Å~1000Å 정도의 두께로 침적하고 제2도의 물결모양의 터널구조를 제공하기 위해 절연막을 형성하기위한 마스크패턴(P4)을 적용하여 상기 침적된 절연물질층을 선택적으로 식각하여 제2절연막패턴(44)을 형성한다.
제3f도를 참조하면, 상기 제2절연막패턴(44) 형성후, 전표면에 불순물이 도우프된 다결정실리콘과 같은 도전 물질을 예컨대, 500Å~1000Å 정도의 두께로 침적하여 제3도전층(46)을 형성하고, 상기 제3도전층(46)위에 포토레지스터를 덮고 제2도의 스토리지전극 형성을 위한 마스크패턴(P5)을 적용하여 포토레지스터패턴(48)을 형성한다.
제3g도를 참조하면, 상기 스토리지전극 형성을 위한 마스크패턴(P5)을 사용하여 제3도전층(46)을 선택적으로 식각하고, 이어서 제2절연막패턴(44)을 십식식각 방법으로 제거하는데, 이때, 상기 스토리지전극형성을 위한 마스크패턴(P5) 아래의 제3도전층(46), 수직도전벽(43) 및 제1도전층(38)으로 둘러싸인 일정공간부(26)내의 제2절연막패턴(44)도 같은 제거된다. 이어서 수직도전벽(43) 및 제1도전층(38)을 선택적으로 식각하여 각 메모리셀의 영역 단위로 서로 고립되는 각 스토리지전극패턴(S1, S2)이 얻어지게 된다.
제3h도를 참조하면 상기 스토리지전극패턴(S1, S2) 형성이후, 전표면에 유전체막(50)을 도포하고, 그위에 불순물이 도우프된 다결정실리콘과 같은 제4도전층을 침적하여 모든 메모리셀들의 공통 플레이트전극(52)을 형성한다.
제4a도 내지 제4c도는 다른 실시예의 일부 공정도만을 도시한 것으로서, 제3a도의 층간절연막(30) 형성이후, 상기 층간절연막(30)에 콘택홀(36)을 형성한 다음, 전표면에 불순물이 도우프된 다결정실리콘과 같은 도전물질을 매우 두껍게 침적하여 제1도전층을 형성하고, 상기 제1도전층을 리플로워시켜 표면을 평탄하게 한다. 상기 평탄화된 제1도전층(39)의 표면에 제1절연물질을 침적하고 제2도의 비트라인을 형성하기 위한 마스크패턴(P3)을 상기 침적된 제1절연물질 상에 적용하여 제1절연물질을 선택적으로 식각하여 제1절연막패턴(41)을 형성한다. 이어서 상기 제1절연물질과 에칭 선택도가 서로 다른 제2절연물질을 침적하고, 상기 침적된 제2절연물질을 이방성 식각하여 제1절연막패턴(41)의 측벽을 따라 제2절연물질로 된 스페이스(42a)를 남긴다.
이어서, 제1절연막패턴(41)을 제거하면 제2절연물질로 된 스페이서(42a)만 남게되고, 이를 마스크로 사용하여 상기 매우 두껍게 침적된 제1도전층(39)을 소정깊이까지만 선택적으로 식각한 후 남겨진 스페이서(42a)를 제거하므로서 수직도전벽(43a)을 형성한다. 이후 나머지 공정은 제3e도 내지 제3h도와 동일하다.
상술한 다른 실시예는 일 실시예에 비해 수직도전벽(43a)의 첨두를 둥글게 가공하기 위한 공정이 필요없다. 또한 상기 일 실시예에 비해 수직도전벽(43a)의 높이조절이 보다 용이하다.
제5도는 본 발명에 의한 또 다른 실시예의 수직 단면도로서 이는 스토리지전극의 하부도전층의 하면까지 커패시터의 유효면적으로 확보하기 위한 것으로, 상술한 일 실시예보다 약간 더 큰 커패시턴스를 확보할 수 있다.
상기 또 다른 실시예는 제3a도의 식각저지층(34)의 표면에 산화막과 같은 절연층을 더 구비하고, 제3g도의 스토리지전극 패턴을 형성한 후 식각저지층(34)상의 절연층을 제거함으로써 달성할 수 있다.
제6도는 본 발명에 의한 또 다른 실시예의 수직단면도로서 이는 스토리지전극의 하부도전층이 그 하부구조물의 표면굴곡을 따라 형성되는 것이 상술한 다른 실시예들과 다르다. 즉, 하부구조물의 표면을 평탄화하지 않고 그 표면의 굴곡을 따라 스토리지전극의 하부도전층을 형성하므로서 평탄한 하부도전층을 가지는 다른 실시예들의 구조보다 더 큰 유효커패시턴스를 확보할 수 있다.
이상과 같이 본 발명에 의한 일 실시예 및 다른 실시예의고집적 반도체 메모리장치는 스토리지전극을 만들기 전에 비트라인을 먼저 형성하여 메몰시킴으로서 메모리셀에서 차지하는 커패시터의 면적비를 증가시킬 수 있고, 스페이서를 이용하여 수직도전벽을 형성하므로써 1회의 사진식각공정으로 미세패턴형성기술에서 허용되는 해상도 이하의 패턴을 형성할 수 있어서 커패시턴스를 증가시킬 수 있을 뿐만 아니라 수직도전벽의 높이를 변화시켜 원하는 커패시턴스를 얻을 수 있다. 또한 다층의 커패시터를 만듬으로써 단층에서보다 훨씬 많은 커패시턴스를 확보할 수 있기 때문에 64Mb 및 256Mb급으로 고집적화되고 있는 반도체 메모리장치를 구현할 수 있다.
본 발명이 상기 실시예에 한정되지 않으며 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims (14)

  1. 하나의 스위칭트랜지스터의 하나의 커패시터로 이루어진 복수의 메모리셀을 매트릭스 모양으로 반도체기판에 구비한 고집적 반도체 메모리장치에 있어서, 상기 커패시터는, 상기 스위칭트랜지스터의 소오스영역와 연결되고, 상기 각 메모리셀 영역내에 고립된 하부도전층, 상기 하부도전층상에 수직으로 형성되고 어느 한 방향으로 달리는 적어도 하나 이상의 수직도전벽 및 상기 하부도전층과 상기 수직도전벽과는 일정공간을 유지하면서 소정두께로 이들을 덮고, 그의 양단이 상기 하부도전층의 양단과 각각 연결되어 물결모양의 구조를 갖는 상부도전층으로 이루어진 스토리지전극 ; 상기 스토리지전극의 표면에 도포되는 유전체막 ; 및 상기 유전체막 위에 형성되는 플레이트전극을 구비하는 것을 특징으로 하는 고집적 반도체 메모리장치.
  2. 제1항에 있어서, 상기 커패시터의 커패시턴스는 상기 수직도전벽의 높이 및 갯수를 조절하여 결정하는 것을 특징으로 하는 고집적 반도체 메모리장치.
  3. 제1항에 있어서, 상기 스토리지전극의 하부도전층은 상기 스위칭트랜지스터의 소오스영역과 연결부분을 제외하고는 일정두께로 평평한 층 구조를 한 것을 특징으로 하는 고집적 반도체 메모리장치.
  4. 제1항에 있어서, 상기 스토리지전극의 하부도전층을 상기 스위칭트랜지스터의 소오스영역과의 연결부분을 제외하고는 그의 하부구조물의 표면굴곡에 따른 굴곡을 가지고 일정두께로 형성된 층 구조를 한 것을 특징으로 하는 고집적 반도체 메모리장치.
  5. 제1항에 있어서, 상기 스토리지전극의 하부도전층의 상면은 평탄한 것을 특징으로 하는 고집적 반도체 메모리장치.
  6. 제1항에 있어서, 상기 커패시터의 스토리지전극은 상기 각 메모리셀의 비트라인 형성후에 형성되는 것을 특징으로 하는 고집적 반도체 메모리장치.
  7. 하나의 스위칭트랜지스터를 포함하는 복수의 메모리셀을 매트릭스 모양으로 반도체기판에 구비한 고집적 반도체 메모리장치에 있어서, 상기 반도체기판의 표면에 층간절연막을 형성하는 공정 ; 상기 각 스위칭트랜지스터의 소오스영역을 노출시키기 위해 층간절연막에 콘택홀을 형성하는 공정 ; 상기 콘택홀 형성이후 전 표면에 도전물질을 침적하여 제1도전층을 형성하는 공정 ; 상기 제1도전층 상에 어느 한 방향으로 달리는 스트립 모양의 수직도전벽들을 형성하되, 상기 수직도전벽들중 적어도 하나 이상의 수직도전벽들이 상기 각 메모리셀의 영역내에 배치되도록 형성하는 공정 ; 상기 제1도전층 및 상기 스트립 모양의 수직도전벽들 위에 상기 수직도전벽들이 달리는 방향으로 연장되고, 상기 방향과 수직방향에 대해서는 물결모양의 수직단면구조를 가지며, 상기 각 메모리셀의 영역단위로 서로 고립되는 절연막패턴을 형성하는 공정 ; 상기 절연막패턴 형성 이후, 전 표면에 도전물질을 침적하여 물결모양의 수직단면구조를 가지는 제3도전층을 형성하는 공정 ; 상기 제3도전층 상에 스토리지전극용 마스크패턴을 적용하여 상기 제3도전층, 수직도전벽 및 제1도전층들을 선택적으로 식각한 후, 상기 절연막패턴을 제거하여 상기 각 메모리셀의 스토리지전극을 형성하는 공정 ; 및 상기 스토리지전극 형성이후 상기 스토리지전극의 전표면에 유전체막을 도포하고 이어서 제4도전층을 침적하여 상기 모든 메모리셀들의 공통 플레이트전극을 형성하는 공정을 구비하는 것을 특징으로 하는 고집적 반도체 메모리장치의 제조방법.
  8. 제7항에 있어서, 상기 수직도전벽들을 형성하는 공정은 상기 제1도전층상에 어느 한 방향으로 달리는 스트립 모양의 두꺼운 절연막패턴을 형성하고 난 후, 그 위에 제2도전층을 침적하고, 그 다음, 상기 침적된 제2도전층을 이방성 에칭하여 상기 스트립 모양의 두꺼운 절연막패턴의 측벽에 상기 제2도전층으로 된 스페이서를 남긴 후, 상기 스트립 모양의 절연막패턴을 제거하여 수직도전벽을 형성하는 것을 특징으로 하는 고집적 반도체 메모리장치의 제조방법.
  9. 제8항에 있어서, 상기 스트립 모양의 절연막패턴을 제거한 후 상기 스페이서의 첨두를 둥글게 가공하는 공정을 더 구비하는 것을 특징으로 하는 고집적 반도체 메모리장치의 제조방법.
  10. 제7항에 있어서, 상기 수직도전벽들을 형성하는 공정은 상기 제1도전층을 두껍게 형성하고 이 두꺼운 제1도전층 상에 어느 한 방향으로 달리는 스트립 모양의 제1절연막패턴을 형성하고 난 후, 그 위에 상기 제1절연막과 에칭선택비가 다른 제2절연물을 침적하고 이어서 침적된 제2절연물질층을 이방성 에칭하여 상기 스트립모양의 제1절연막패턴의 측벽에 상기 제2절연물질로 된 스페이서를 남기고, 상기 스트립모양의 제1절연막 패턴을 제거한 다음 상기 남겨진 스페이서를 마스크로 사용하여 상기 두꺼운 제1도전층을 소정의 깊이로 식각해서 수직도전벽을 형성하는 것을 특징으로 하는 고집적 반도체 메모리장치의 제조방법.
  11. 제7항에 있어서, 상기 절연막패턴을 제거하는 공정은 습식식각방법을 사용하는 것을 특징으로 하는 고집적 반도체 메모리장치의 제조방법.
  12. 제7항에 있어서, 상기 콘택홀 형성공정 이전에 상기 층간절연막의 표면에 평탄화층을 형성하고 그 위에 박막의 식각저지층을 형성하는 공정을 더 구비하는 것을 특징으로 하는 고집적 반도체 메모리장치의 제조방법.
  13. 제10항에 있어서, 상기 제1절연막패턴을 질화막으로 형성하고 제2절연막 패턴은 산화막으로 형성하는 것을 특징으로 하는 고집적 반도체 메모리장치의 제조방법.
  14. 하나의 스위칭트랜지스터를 포함하는 복수의 메모리셀을 매트릭스 모양으로 반도체기판에 구비한 고집적 반도체 메모리장치에 있어서, 상기 반도체기판의 표면에 층간절연막을 형성하는 공정 ; 상기 층간절연막의 표면에 표면평탄화층, 박막의 식각저지층 및 절연층을 순차적으로 형성하는 공정 ; 상기 각 스위칭트랜지스터의 소오스영역을 노출시키기 위해 상기 절연층, 식각저지층, 표면평탄화층 및 층간절연막에 콘택홀을 형성하는 공정 ; 상기 콘택홀 형성이후, 전표면에 도전물질을 침적하여 제1도전층을 형성하는 공정 ; 상기 제1도전층 상에 어느 한 방향으로 달리는 스트립 모양의 수직도전벽들을 형성하되, 상기 수직도전벽들중 적어도 하나이상의 수직도전벽들이 상기 각 메모리셀의 영역내에 배치되도록 형성하는 공정 ; 상기 제1도전층 및 상기 스트립 모양의 수직도전벽들 위에 상기 수직도전벽들이 달리는 방향으로 연장되고 상기 방향과 수직방향에 대해서는 물결모양의 수직단면구조를 가지고 상기 각 메모리셀의 영역단위로 서로 고립되는 절연막패턴을 형성하는 공정 ; 상기 절연막패턴 형성 이후 전 표면에 도전물질을 침적하여 물결모양의 수직단면구조를 가지는 제3도전층을 형성하는 공정, 상기 제3도전층 상에 스토리지전극용 마스크패턴을 적용하여 상기 제3도전층, 수직도전벽 및 제1도전층들을 선택적으로 식각하고, 상기 산화막 패턴을 제거한 후, 상기 식각저지층 상의 절연층을 제거하여 상기 메모리셀들의 각 스토리지전극 패턴을 형성하는 공정 ; 및 상기 스토리지전극 형성이후, 상기 스토리지전극의 전표면에 유전체막을 도포하고, 이어서 제4도전층을 침적하여 상기 모든 메모리셀들의 공통 플레이트전극을 형성하는 공정을 구비하는 것을 특징으로 하는 고집적 반도체 메모리장치의 제조방법.
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