KR930011127B1 - 고집적 반도체 메모리장치의 커패시터 제조방법 - Google Patents

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Description

고집적 반도체 메모리장치의 커패시터 제조방법

제1도는 종래 방법에 의한 반도체 메모리장치의 커패시터를 제조하기 위한 간략한 레이아웃도.

제2a도 내지 제2d도는 종래 방법에 의한 반도체 메모리장치의 커패시터 제조방법을 도시한 단면도.

제3도는 본 발명에 의한 반도체 메모리장치의 커패시터를 제조하기 위한 간략한 레이아웃도.

제4a도 내지 제4h도는 본 발명에 의한 고집적 반도체 메모리장치의 커패시터 제조방법을 도시한 단면도.

본 발명의 반도체 메모리장치의 제조방법에 관한 것으로, 특히 커패시터의 유효면적을 증가시켜서 셀커패시터의 용량을 증가시킨 고집적 반도체 메모리장치의 커패시터 제조방법에 관한 것이다.

통상 약 1.5㎛²의 메모리셀 면적을 가지는 64Mb급 DRAM에 있어서는, 일반적인 2차원적인 스택형 메모리셀을 사용한다면 Ta₂O₅와 같은 고유전율의 물질을 사용하더라도 충분한 커패시턴스를 얻기가 힘들기 때문에, 3차원적 구조의 스택형 커패시터를 제안하여 커패시턴스 향상을 도모하고 있다. 이중스택(Double stack)구조, 핀(Fin)구조, 원통(Cylindrical)구조, 스프레드 스택(Spread Stack)구조, 및 박스(Box)구조는 메모리셀의 셀커패시턴스 증가를 위해 제안된 3차원적 구조의 스토리지전극들이다.

3차원적 스택형 커패시터 구조에 있어서, 특히 원통구조는 원통의 외면 뿐만 아니라 내면까지 유효커패시터 영역으로 이용할 수 있어 64Mb 급 메모리셀이나 그 이상급으로 고집적되는 메모리셀에 적합한 구조로 채택되고 있는데, 상기 원통구조 커패시터에 있어서 유효커패시터 면적은 원통의 내부원의 지름, 내부원과 외부원 사이의 간격 및 원통의 높이등에 의해 결정된다.

제1도는 종래 방법에 의한 반도체 메모리장치의 커패시터를 제조하기 위한 간략한 레이아웃도로서, 중앙부를 중심으로 좌우로 대칭되며 실선으로 한정되어 상하로 달리는 모양으로 형성된 영역은 게이틀전극 형성을 위한 마스크패턴(P1)이고, 일정쇄선으로 한정되고 그 중심부에 콘택부호가 있는 영역은 반도체기판을 활성영역 및 비활성영역으로 구분하기 위한 필드산화막 형성을 위한 마스크패턴(P2)이며, 상기 패턴(P2)의 중심부에 위치한 콘택부호는 비트라인 접촉을 위한 콘택홀 형성을 위한 마스크패턴(P3)이고, 짧은 파선으로 한정되고 전체에 걸쳐 매트릭스 모양으로 형성된 영역은 스토리지전극 형성을 위한 마스크패턴(P4)이며, 상기 패턴(P4)내에서 짧은 사선으로 한정된 영역은 최종적으로 형성된 스토리지전극의 모양이다.

제2a도 내지 제2d도는 종래 방법에 의한 반도체 메모리장치의 커패시터 제조방법을 도시한 단면도로서, 1990 SYMPOSIUM ON VLSI TECHNOLOGY에 발표된 논문 ＂A 1.28㎛²Bit-Line Shielded Memory Cell Technology for 64Mb DRAMs'(Hitachi사)을 참조한 것이다.

필드산화막(12)에 의해 활성영역 및 비활성영역으로 구분되어진 반도체기판의 상기 활성영역에 드레인(16) 및 상기 드레인과 연결되는 비트라인(20)을 공유하며, 각각이 하나씩의 소오스(14) 및 게이트전극(18)을 구비한 트랜지스터를 형성하고(제2a도), 상기 트랜지스터가 형성되어 있는 반도체기판 전면에 폴리이미드(Polyimide)를 스핀코팅 방식에 의해 소정의 두께로 형성한 후, 각 셀마다 하나의 패턴(24)이 형성되도록 상기 폴리이미드를 사진식각하는데, 이때, 상기 패턴의 모양은 그 폭에 있어서는 원통구조 커패시터의 지름을 결정하고, 그 높이에 있어서는 원통구조 커패시터의 높이를 결정하는 요인이 된다(제2b도). 이어서 상기 패턴(24)이 형성되어 있는 반도체기판 전면에 불순물이 도우프된 제1다결정실리콘층(30)을 일정한 두께로 형성하고 포토레지스트를 하부구조물에 의해 상기 제1다결정실리콘층(30)에 형성된 굴곡을 덮을 정도로 두껍게 도포한 후, 제1다결정실리콘층이 드러날 때까지 상기 포토레지스트를 에치백하여 포토레지스트패턴(26)을 형성한다(제2c도). 이어서 상기 포토레지스트패턴을 식각마스크로 하여 상기 제1다결정실리콘층(30)중 표면으로 노출된 부분을 제거해내므로 각 셀단위로 한정된 스토리지전극(100)을 형성한다. 포토레지스트패턴(26)은 습식식각에 의해 제거하고, 상기 포토레지스트패턴(26)이 제거되고, 각 셀단위로 한정된 스토리지전극(100)이 형성되어 있는 반도체기판 전면에 유전체막(110)을 형성한 후, 상기 유전체막 전면에 제2다결정실리콘층을 증착하여 플레이트전극(120)을 형성하므로, 스토리지전극(100), 유전체막(110) 및 플레이트전극(120)을 구비한 셀커패시터를 완성한다(제2d도).

스토리지전극 사이를 분리하는 분리막으로, 상기 종래 방법에 의한 커패시터 제조방법에서는 패터닝된 폴리이미드(24)를 이용하나, 상기 폴리이미드의 폭은 광해상력에 의해 제한되는데, 예컨대 광해상격이 0.3㎛이면 사기 폴리이미드의 최소폭은 0.3㎛로 제한되고, 이는 스토리지전극 사이의 간격이 0.3㎛로 제한되는 것을 의미한다. 하나의 셀이 차지하는 영역 또는 그 주변영역을 최대로 이용하여 각 셀단위로 한정된 스토리지전극들이 차지하는 각각이 면적을 최대로 하는 것을 셀커패시턴스 증가를 위해서는 중요한 일인데, 특히 원통형 구조의 스토리지전극일 경우엔 상기 면적이 아주 약간 변하더라도 유효커패시터 면적의 변화엔 커다란 영향을 미치기 때문에, 충분한 셀커패시턴스 확보를 위한 상기 면적의 증가는 필수적이다. 따라서, 상기 면적을 증가시키기 위해서는 상기 면적사이를 분리하는 분리영역, 즉 스토리지전극 사이를 한정하는 분리막, 예컨대 상기 방법에서는 폴리이미드(24)의 폭을 광해상력에 제한받지 않을 정도의 크기로 형성하는 것이 필요하다.

본 발명의 목적은 스토리지전극 사이를 한정하는 분리막의 폭이 광해상력에 의해 제한받지 않는 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법을 제공하는데 있다.

본 발명의 다른 목적은 스토리지전극이 차지하는 면적을 증가시키므로 셀커패시터의 용량증가를 도모한 고집적 반도체 메모리장치의 커패시터 제조방법을 제공하는데 있다.

본 발명의 상기 목적 및 다른 목적은, 하나의 트랜지스터와 하나의 커패시터로 이루어진 복수의 메모리셀을 반도체기판 상에 어레이상으로 구비하는 반도체 메모리장치의 커패시터 제조방법에 있어서, 상기 반도체기판 상에 소오스, 드레인영역 및 게이트전극을 구비하는 트랜지스터와, 상기 트랜지스터의 드레인영역과 접촉하는 매몰형 비트라인을 형성한 후, 결과물 전면에 층간절연층을 형성하는 공정; 상기 층간절연층에 트랜지스터의 상기 소오스영역과 커패시터를 연결하기 위한 콘택홀을 형성하는 공정; 상기 콘택홀이 형성된 반도체기판 전면에 제1물질을 소정의 높이로 그 표면을 평탄하게 형성하는 공정; 대각선방향으로 소정간격을 유지하고 교호로 배치되며 인접한 두개의 셀당 하나의 패턴이 형성되도록 제1물질패턴을 형성하는 공정; 상기 제1물질패턴이 형성되어 있는 반도체기판 전면에 제2물질을 형성하는 공정; 이방성식각에 의해, 상기 제1물질패턴 측벽에 상기 제2물질로 된 스페이서를 형성하는 공정; 상기 제1물질패턴을 제거하는 공정; 상기 스페이서가 형성되어 있는 반도체기판 전면에 걸쳐 제1도전층을 균일한 두께로 형성하는 공정; 상기 제1도전층상에, 제3물질을 그 표면이 평탄한 모양으로 형성한 후, 에치백공정에 의해 소정의 깊이로 상기 제3물질 및 제1도전층을 식각함으로써 각 셀단위로 한정된 스토리지전극을 형성하는 공정; 상기 제3물질 및 스페이서를 제거하는 공정; 상기 제거공정 후, 스토리지전극의 노출된 전표면에 유전체막을 형성하는 공정; 및 상기 유전체막이 형성되어 있는 반도체기판 전면에 제2도전층을 증착하여 플레이트 전극을 형성하는 공정으로 이루어지는 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명을 더욱 더 자세하게 설명하고자 한다.

제3도는 본 발명에 의한 반도체 메모리장치의 커패시터를 제조하기 위한 간략한 레이아웃도로서, 상기 제1도에 비해 스토리지전극 형성을 위한 마스크패턴(P4)의 위치 및 크기가 달라졌다는 것을 알 수 있다.

제4a도 내지 제4h도는 본 발명에 의한 고집적 반도체 메모리장치의 커패시터 제조방법을 도시한 단면도이다.

먼저, 제4a도를 참조하면, 워드라인(18) 및 비트라인(20)을 구비한 트랜지스터를 형성하는 공정을 도시한 것으로서, 반도체기판(10)에 활성영역 및 비활성영역을 구분하기 위한 필드산화막(12)을 형성한 후, 상기 활성영역에 게이트산화막을 개재한 게이트전극(18)을 형성하고, 상기 게이트전극을 마스크로 하여 상기 반도체기판의 전표면에 불순물을 도우프하므로 소오스(14)영역 및 드레인(16)영역을 형성한다. 이어서 상기 게이트전극(18)을 절연시키기 위한 층간절연층을 반도체기판 전면에 형성하고, 드레인(16)영역상에 있는 상기 층간절연막을 제거해내므로 비트라인 접촉을 위한 콘택홀을 형성한다. 상기 콘택홀을 통해 드레인 (16)영역과 접촉하도록 도전물질을 증착한 후 상기 도전물질을 사진식각하므로 비튼라인(20)을 형성하고, 이어서 상기 비트라인이 형성되어 있는 반도체기판 전면에 층간절연층(19)을 형성하여 상기 비트라인을 절연시킨다. 콘택홀(9)은 상기 층간절연층(19)에 상기 소오스영역의 일부가 표면에 드러나도록 사진식각하므로 형성된다.

제4b도를 참조하면, 인접한 두개의 셀중 하나의 셀에만 제1물질패턴(50)을 형성하는 공정을 도시한 것으로서, 상기 제4a도의 공정에 의해 트랜지스터가 형성되어 있는 반사체기판 전면에 제1물질, 예컨대 상기 제1물질은 스핀-코팅방식에 의해 도포되는 물질로서 포토레지스터(photoresist), 도포산화막(SoG) 및 폴리이미드(polyimide)등과 같은 물질을 형성한다. 이때 상기 제1물질의 도포두께는 셀커패시턴스를 결정하는데 있어서 중요한 역활을 하므로 원하는 셀커패시턴스를 계산한 후 결정한다. 이어서 상기 제1물질을 소프트베이크하여 고형화시킨 후 사진식각공정을 행하는데, 상기 사진식각공정에 의해 인접한 두개의 셀중 하나의 셀에만 제1물질이 남도록 제1물질패턴(50)이 형성된다. 상기 제1물질패턴은, 상기 제1물질이 포토레지스터인 경우에, 예컨대 120℃에서 30분간 행해지는 자외선(UV) 및 하드베이크(Hard bake)를 진행한 후, 250℃에서 추가 하드베이크를 실시함으로써 보다 견고해지는데, 이는 제1물질패턴(50) 표면을 덮은 임의의 물질, 예컨대 본 발명에서는 제2물질이 형성될 때 가해지는 열에너지에 의해 상기 제1물질패턴이 불안정해지는 것을 막기 위해서이다. 이때, 상기 제1물질패턴(50)은 스토리전극이 차지하게 될 최종적인 면적을 결정하는 패턴으로서, 상기 제3도의 마스크패턴(P4)을 이용하여 형성한다.

이때, 상기 제1물질패턴(50)은 인접한 두개의 셀중 하나의 셀에만 형성되기 때문에 각 셀마다 하나씩의 패턴이 필요했던 종래 방법에 비해 광해상력에 대해 약 2배의 공정마아진을 얻을 수 있어 고집적화에 유리하다.

제4c도를 참조하면, 제2물질(52)을 형성하는 공정을 도시한 것으로서, 제1물질패턴(50)이 형성되어 있는 반도체기판 전면에, 건식식각에 있어서는 상기 제1물질패턴(50) 및 층간절연층(19)과 높은 식각선택비를 갖고, 습식식각에 있어서는 상기 층간절연층(19), 및 제1도전층과 높은 식각선택비를 가지며, 상기 제2물질패턴을 안정한 상태로 유지하면서 형성될 수 있는 물질, 예컨대 P-TEOS, PE-OX, P-SG, 및 P-SiN중의 하나를 제2물질(52)로서 형성한다. 이때 상기 제2물질의 두께는 스페이서 두께를 결정하는 요인이 되고 상기 스페이서 두께는 스토리지전극 사이의 간격을 결정하게 되는데, 이는 종래 방법에서 처럼 상기 간격이 광해상력에 의존하지 않기 때문에 광해상력이 한계에 의해 스토리지전극 사이의 간격이 제한되고 상기 제한에 의해 스토리지전극이 차지하는 면적 확장이 제하되던 문제를 해결할 수 있어, 충분한 셀커패시턴스 확보를 용이하게 하였다. 또한 상기 제2물질은 플라즈마 방식으로 형성하는데, 이는 상기 제2물질이 약 250℃ 이하의 온도에서 제2물질이 형성될 기판, 예컨대 본 발명에서는 제1물질패턴(50)이 형성되어 있는 반도체기판에 형성되는 것을 가능하게 하기 때문에 고온에 의해 제1물질패턴(50)이 불안정행지는 것을 방지할 수 있다. 상기 제1물질패턴은 약 250℃까지는 안정적으로 그 모양을 유지한다.

상기 제4c도에서 상술한 사실들은 제1물질이 상기 제4b도에서 언급된 바와 같은 물질일 경우에 그 적용이 효과적이며, 건식 및 습식식각에 대해 식각선택비가 높은 물질이라면 어떤 것이던 제1물질과 제2물질로 사용가능하다는 것은 본 발명과 관련되는 분야에 있어서 통상의 지식을 가진자에 의해 명백하다.

제4d도를 참조하면, 제1물질패턴(50) 측벽에 제2물질로 된 스페이서(52a)를 형성하는 공정을 도시한 것으로서, 제2물질(52)이 형성되어 있는 반도체기판을 이방성 식각, 예컨대 반응성 이온에칭(RIE)하여 상기 제1물질패턴(50)의 측벽에 제2물질로 된 스페이서(52a)를 형성한다. 이때 상기 스페이서(52a)는 종래 방법처럼 사진식각방법에 의해 형성되는 것이 아니고 셀프어라인 방식에 의해 형성되기 때문에 그 두께를 최소화하면서 일정하게 유지하는 것이 용이하다.

제4e도를 참조하면, 제1물질패턴(50)을 제거하는 공정을 도시한 것으로서, 제2물질로 된 상기 스페이서(52a)가 형성되어 있는 반도체기판을 제1물질 에천트에 담구어 상기 제1물질패턴(50)을 제거하므로, 스토리지전극 사이를 분리하는 스페이서(52a)만을 각 셀마다 하나씩 남긴다.

제4h도를 참조하면, 각 셀단위로 한정되는 스토리지전극패턴(100a)을 형성하는 공정을 도시한 것으로서, 제2물질로 된 스페이서(52a)가 형성되어 있는 반도체기판 전면에 도전물질을 증착하므로 제1도전층(60)을 형성하고, 제1도전층 전면에 상기 제1도전층에 형성되어 있는 굴곡을 완전히 덮을 수 있을 정도로 제3물질, 예컨대 포토레이즈트 및 도포산화막(SOG)과 같이 스핀방식에 의해 형성될 수 있는 물질을 형성하고, 에치백 방법에 의해 상기 제3물질과, 제1도전층(60)을 1 : 1에 가까운 식각선택비를 유지하면서 식각해내면 상기 스페이서(52a)를 기준으로 하여 각 셀단위로 한정된 스토리지전극패턴(100a)이 형성된다. 이는 제3물질 예컨대 포토레지스트가 산소(O₂)에 의해 반응하고 제1도전층이 Cl₂, He등과 반응하는 것을 기준으로 하여 가스유량을 조절하는 것에 의해 가능하다.

제4g도를 참조하면, 제3물질(54) 및 스페이서(52a)를 제거하므로 스토리지전극(100)을 완성하는 공정을 도시한 것으로서, 남아 있는 상기 제3물질 및 스페이서는 습식식각에 의해 제거하므로 각 셀단위로 한정된 스토리지전극(100)을 완성한다. 이때 상기 제3물질 및 스페이서는 제1도전층과는 습식식각에 있어서 높은 식각선택비를 갖는다.

제4h도를 참조하면, 유전체막(110) 및 플레이트전극(120)을 형성하는 공정을 도시한 것으로서, 스토리지전극(100)이 형성되어 있는 반도체기판 전면에 고유전율을 갖는 유전물질, 예컨대 O/N/O, Ta₂O₅등을 도포하므로 유전체막(110)을 형성하고, 상기 유전체막이 형성되어 있는 반도체기판 전면에 제2도전층을 형성하여 플레이트전극(120)을 형성하므로, 각 셀단위로 한정되고, 트랜지스터의 소오스(14)영역과 연결되는 스토리지전극(100), 상기 스토리지전극 표면에 형성된 유전체막(110) 및 상기 유전체막을 개재하여 스토리지전극 전면에 형성된 플레이트전극(120)을 구비한 고집적 반도체 메모리장치의 커패시터(C1, C2, C3 및 C4)를 완성한다.

본 발명에 의한 반도체 메모리장치의 커패시터 제조방법에 의하면, 스토리지전극을 각 셀단위로 한정하는 분리막을 사진식각법으로 형성됨 임의의 패턴 대신 자기정합적으로 형성된 스페이서를 이용함으로 스페이서의 두께 조절로 그 폭을 최소화 할 수 있어 스토리지전극의 유효면적을 최대화시킬 수 있으므로 셀커패시턴스를 증가시킬 수 있다. 이때 분리막으로 사용된 상기 스페이서는 사직식각공정에 의하지 않고, 자기정합적으로 형성되기 때문에 광해상력의 한계에 제한받지 않는다. 또한 상기 스페이서를 만들기 위한 제1물질패턴은 인접한 두 셀중 한개의 셀에만 형성되기 때문에 광해상력에 대해 약 2배의 공정 마아진이 생겨 고집적화에 유리한다.

본 발명이 상기 실시예에 한정되지 않으며 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진자에 의하여 실시가능함은 명백하다.

Claims (12)

1. 하나의 트랜지스터와 하나의 커패시터로 이루어진 복수의 메모리셀을 반도체기판 상에 어레이상으로 구비하는 반도체 메모리장치의 커패시터 제조방법에 있어서, 상기 반도체기판 상에 소오스, 드레인영역 및 게이트전극을 구비하는 트랜지스터와, 상기 트랜지스터의 드레인영역과 접촉하는 매몰형 비트라인을 형성한후, 결과물 전면에 층간절연층을 형성하는 공정; 상기 층간절연층에 트랜지스터의 상기 소오스영역과 커패시터를 연결하기 위한 콘택홀을 형성하는 공정; 상기 콘택홀이 형성된 반도체기판 전면에 제1물질을 소정의 높이로 그 표면을 평탄하게 형성하는 공정; 대각선방향으로 소정간격을 유지하고 교호로 배치되며 인접한 두개의 셀당 하나의 패턴이 형성되도록 제1물질패턴을 형성하는 공정; 상기 제1물질패턴이 형성되어 있는 반도체기판 전면에 제2물질을 형성하는 공정; 이방성식각에 의해, 상기 제1물질패턴 측벽에 상기 제2물질로 된 스페이서를 형성하는 공정; 상기 제1물질패턴을 제거하는 공정; 상기 스페이서를 형성되어 이는 반도체기판 전면에 걸쳐 제1도전층을 균일한 두께로 형성하는 공정; 상기 제1도전층 상에, 제3물질을 그 표면이 평탄한 모양으로 형성한 후, 에치백공정에 의해 소정의 깊이로 상기 제3물질 및 제1도전층을 식각함으로써 각 셀단위로 한정된 스토리지전극을 형성하는 공정; 상기 제3물질 및 스페이서를 제거하는 공정; 상기 제거공정 후, 스토리지전극의 노출된 전표면에 유전체막을 형성하는 공정; 및 상기 유전체막이 형성되어 있는 반도체기판 전면에 제2도전층을 증착하여 플레이트 전극을 형성하는 공정으로 이루어지는 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
2. 제1항에 있어서, 상기 제1물질은 제2물질 형성시, 온도나 기타 조건에 의해 그 모양이 불안전해지지 않는 물질인 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
3. 제1항에 있어서, 상기 제1물질은 제2물질은 건식식각에 있어서 그 식각선택비가 큰 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
4. 제1항에 있어서, 상기 제1물질은 제2물질은 습식식각에 있어서 그 식각선택비가 큰 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
5. 제2항, 제3항 또는 제4항에 있어서, 상기 제1물질은 포토레지스트, 폴리이미드 및 SOG막중 어느 하나인 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
6. 제1항에 있어서, 상기 제2물질은 플라즈마 방식에 의해 형성되는 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
7. 제6항에 있어서, 상기 제2물질은 PE-TEOS, PE-Oxide 및 PE-SiN등 중 어느 하나인 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
8. 제7항에 있어서, 상기 제2물질의 두께는 약 500Å~2500Å 정도인 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
9. 제1항에 있어서, 상기 제2물질과 제1도전층은 습식식각에 있어서 그 식각선택비가 큰 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
10. 제1항에 있어서, 상기 제1도전층 및 제2도전층은 불순물이 도우프된 다결정실리콘인 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
11. 제1항에 있어서, 각 셀단위로 스토리지전극을 한정하는 공정에 있어서, 상기 제1도전층과 제3물질은 1 : 1에 가까운 식각선택비로 동시에 제거되는 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
12. 제1항에 있어서, 상기 제3물질은 포토레지스트 및 SOG막등 중 어느 하나인 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.