KR19980039136A - 반도체 소자의 커패시터 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 커패시터에 관한 것으로, 복수개의 트랜지스터와 상기 각각의 트랜지스터의 양측에 형성되는 불순물 확산 영역을 포함하여 구성되는 DRAM의 상기 양측 불순물 확산 영역의 어느하나에 콘택되는 플러그층을 갖는 스토리지 노드 전극이 그 플러그층을 중심으로 그에 연결되는 바닥층과 그 바닥층에 수직한 방향으로 연결되어 외주면과 내주면을 갖는 벽층으로 이루어진 제1실린더층, 그리고 제1실린더층의 장축 양 방향으로 연장되어진 바닥층에 수직한 방향으로 연결되어 외주면과 내주면을 갖는 벽층으로 이루어진 각각의 제2실린더층으로 구성되어 다음과 같은 효과가 있다.
커패시터를 구성하는 스토리지 노드 전극을 어느 한 방향에서 최소한 3개가 겹쳐지는 실린더 형태로 하여 패턴 치수 및 소자의 평탄화를 고려한 단위 면적에서 커패시턴스를 극대화하는 효과가 있다.
Description
본 발명은 반도체 소자의 커패시터에 관한 것으로, 특히 커패시턴스를 효율적으로 증가시키고 제조 공정을 단순화한 반도체 소자의 커패시터 및 그의 제조방법에 관한 것이다.
일반적으로 커패시터는 스택(stack)형과 트렌치(trench)형으로 나눌 수 있으며, 스택형(stack)은 다시 핀(fin)구조와 실린더(cylinder)구조 및 박스(box) 구조 등으로 나눌 수 있다.
실린더 구조의 커패시터는 스토리지 노드 전극을 실린더 구조로 형성한 것을 말한다.
64M급 이상의 메모리에서는 커패시턴스의 효율적인 확보를 위하여 실린더 구조의 커패시터를 채택하는 것이 보통이다.
실린더 구조의 커패시터는 스토리지 노드 전극을 구성하는 실린더의 개수 및 형태에 따라 1.0 실린더형 커패시터, 1.5 실린더형 커패시터, 2.0 실린더형 커패시터 등으로 나눌 수 있다.
상기와 같은 각각의 실린더형 커패시터의 특징은 다음과 같다.
1.0 실린더형 커패시터는 실린더가 하나이므로 표면적의 증가에는 한계가 있다. 그러므로 커패시터의 측적 용량을 확보하는 측면에서는 불리하다.
그리고 2.0 실린더(cy1inder)형 커패시터는 두 개의 실린더를 형성해야 하므로 공정 단계가 많아 수율 및 제조 공정 측면에서 불리하다.
그리고 1.5 실린더(cylinder)형 커패시터의 경우에서는 식각 공정시에 프로파일 조정이 쉽지않다.
이하, 첨부한 도면을 참조하여 종래 기술에 따른 반도체 소자의 커패시터 제조 공정에 관하여 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래의 반도체 소자의 커패시터 공정 단면도이다.
먼저, 도 1a에서와 같이 불순물 확산 영역 및 셀 트렌지스터등이 형성된(도면에 도시 되지 않음) 실리콘 기판(10) 상에 산화막 등의 절연 물질을 증착하여 제 1 절연막(11)을 형성한다.
이어, 상기 제 1 절연막(11)상에 실리콘 질화막(12)을 형성한후 상기 실리콘질화막(12)상에 감광막(P/R)을 도포하고 패터닝한다.
그리고 상기 패터닝되어진 감광막을 마스크로 하여 상기 실리콘 질화막(12) 및 제 1 절연막(11)을 선택적으로 제거하여 스토리지 노드 콘택홀(13)을 형성한다.
이어, 도 1b에서와 같이, 상기 스토리지 노드 콘택 홀(13) 및 실리콘 질화막(12)의 전면에 제 1 폴리실리콘층을 형성한다.
그리고 상기 제 1 폴리 실리콘층상에 화학 기상 증착법으로 산화막을 증착하여 제 2 절연막(15)을 형성한다.
이어, 상기 제 2 절연막(15)의 전면에 감광막(P/R)을 도포하고 패터닝하여 상기 제 2 절연막(15) 및 제 1 폴리 실리콘층을 선택적으로 제거하여 제 1 스토리지 노드 전극(14)을 형성한다.
그리고 도 1c에서와 같이, 상기 패터닝된 제 2 절연막(15) 및 실리콘 질화막(12) 의 전면에 제 2 폴리 실리콘층을 형성한다.
그리고 상기 제 2 폴리 실리콘층을 에치백(Etchback)하여 상기 제 2 절연막(15)의 측면에 측벽 형태의 제 2 스토리지 노드 전극(16)을 형성한다.
이어, 도 1d에서와 같이, 상기 제 2 스토리지 노드 전극(16) 및 제 1 스토리지 노드 전극(14)에 의해 감싸여진 상기 제 2 절연막(15)을 습식 식각 공정으로 제거하여 커패시터의 하부 전극(14)(16)을 형성한다.
그리고 도면에 도시되지는 않았지만 후공정에서 상기 하부전극 상부에 유전막과 상부전극을 증착하여 커패시터(1.0 실린더 구조의)를 완성하게 된다.
그리고 도 2a 내지 도 2f를 참고하여 종래 기술의 다른 반도체 소자의 커패시터에 관하여 설명하면 다음과 같다.
먼저, 도 2a에서와 같이 불순물 확산 영역 및 셀 트랜지스터등이 형성된(도면에 도시 되지 않음) 실리콘 기판(17) 상에 산화막 등의 절연 물질을 증착하여 제 1 절연막(18)을 형성한다.
이어, 상기 제 1 절연막(18)상에 감광막(도면에 도시되지 않음)을 도포하고 패터닝한다.
그리고 상기 패터닝 되어진 감광막을 마스크로 하여 상기 제 1 절연막(18)을 선택적으로 제거하여 스토리지 노드 콘택홀을 형성한다.
이어, 상기 스토리지 노드 콘택 홀을 포함하는 제 1 절연막(18)의 전면에 제 1 폴리실리콘층(19)을 형성한다.
그리고 상기 제 1 폴리 실리콘층(19)상에 화학 기상 증착법으로 산화막을 증착하여 제 2 절연막(20)을 형성한다.
이어, 상기 제 2 절연막(20)의 전면에 감광막(P/R)을 도포하고 패터닝하여 상기 제 2 절연막(20)을 선택적으로 제거한다.
그리고 도 2b에서와 같이, 상기 패터닝된 제 2 절연막(20)을 포함하는 제 1 폴리 실리콘층(19)의 전면에 제 2 폴리 실리콘층(21)을 형성한다.
그리고 도 2c에서와 같이 상기 제 2 폴리 실리콘층(21)상에 제 3 절연막(22)을 형성한다.
이어, 도 2d에서와 같이 상기 제 3 절연막(22)을 에치백하여 상기 제 2 절연막(20)에 의해 단차를 갖고 형성된 제 2 폴리 실리콘층(21)의 측면에만 남도록 절연 측벽(23)을 형성한다.
그리고 도 2e에서와 같이 제 2 절연막(20), 제 3 절연막(22)에 의한 절연 측벽(23)을 마스크로 하여 상기 제 1 폴리 실리콘층(19) 및 제 2 폴리 실리콘층(21)을 선택적으로 식각한다.
이때, 제 1 폴리 실리콘층(19)의 두께보다 제 2 폴리 실리콘층(21)의 두께가 얇기 때문에 제 2 절연막(20)상의 제 2 폴리 실리콘층(21)이 식각되어져 식각 공정중에 제 2 절연막(20)이 노출된다.
그리고 제 2 절연막(20) 및 절연 측벽(23)의 하측을 제외한 부분의 제 1 폴리 실리콘층(19)은 제 1 절연막(18)이 드러나도록 모두 제거된다.
이어, 도 2f에서와 같이 상기의 제 1 폴리 실리콘층(19) 및 제 2 폴리 실리콘층(21)의 식각 공정에서 마스크로 사용된 제 2 절연막(20) 및 제 3 절연막(22)에 의한 절연 측벽(23)을 제거하여 커패시터의 스토리지 노드 전극(그 중앙부에 돌출부를 갖는 1.5 실린더 구조의)을 형성하게 된다.
그리고 도면에 도시되지는 않았지만 후공정에서 상기 스토리지 노드 전극의 상부에 유전막과 상부전극을 증착하여 커패시터를 완성하게 된다.
종래 기술의 반도체 소자의 커패시터 제조 공정에서는 커패시턴스를 높이기위하여 실린더 구조를 많이 채택하는데 이러한 구조에서는 하부 전극의 표면적을 증가시키기 위하여 산화막 또는 폴리 실리콘층의 높이를 높게하여 실린더 기둥(Pillar)을 높인다.
그러나 이와 같은 방법으로 커패시터의 용량을 늘리는 것에는 평탄화 측면에서 불리하여 그 한계가 있다.
그리고 실린더의 형태를 달리하여 커패시턴스를 증가시킬 수 있는데 이는 소자가 고집적화되는 추세에서 충분한 공정 마진을 확보하기 어려워 실효성이 떨어진다.
본 발명은 상기와 같은 종래 기술의 반도체 소자의 커패시터의 문제점을 해결하기 위해 안출한 것으로, 공정 마진 및 소자의 평탄화 측면에서 유리하고 커패시턴스를 효율적으로 증대시킨 반도체 소자의 커패시터 및 그의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래의 반도체 소자의 커패시터 공정 단면도
도 2a 내지 도 2f는 종래의 다른 반도체 소자의 커패시터 공정 단면도
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 커패시터 공정 단면도
도 4는 본 발명의 커패시터의 장,단축에 따른 구조 단면도
* 도면의 주요부분에 대한 부호의 설명
30 : 반도체 기판 31 : 층간 절연막
32 : 질화막 33 : 제 1 절연막
34 : 스토리지 노드 콘택홀 35 : 제 1 폴리 실리콘층
35a : 제 1 스토리지 노드 전극 36 : 제 2 절연막
37 : 제 2 폴리 실리콘층 37a : 제 2 스토리지 노드 전극
본 발명에 따른 반도체 소자의 커패시터는 복수개의 트랜지스터와 상기 각각의 트랜지스터의 양측에 형성되는 불순물 확산 영역을 포함하여 구성되는 DRAM의 상기 양측 불순물 확산 영역의 어느하나에 콘택되는 플러그층을 갖는 스토리지 노드 전극이 그 플러그층을 중심으로 그에 연결되는 바닥층과 그 바닥층에 수직한 방향으로 연결되어 외주면과 내주면을 갖는 벽층으로 이루어진 제 1 실린더층, 그리고 제 1 실린더층의 장축 양 방향으로 연장되어진 바닥층에 수직한 방향으로 연결되어 외주면과 내주면을 갖는 벽층으로 이루어진 각각의 제 2 실린더층으로 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명의 반도체 소자의 커패시터 및 그의 제조 공정에 관하여 상세히 실명하면 다음과 같다.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 커패시터 공정 단면도이고, 도 4 는 본 발명의 커패시터의 장,단축에 따른 구조 단면도이다.
본 발명의 반도체 소자의 커패시터는 현재의 반도체 제조 공정상의 패턴 치수 및 마스크 제조 기술, 식각 공정 등의 여러 가지 조건을 고려하여 공정 마진, 커패시턴스의 확보, 소자의 평탄화 등에 가장 유리하도록 최적화한 것으로 그 구조는 다음과 같다.
반도체 기판(30)의 활성 영역에 형성된 복수개의 트랜지스터와, 상기 트랜지스터의 양측에 형성된 불순물 확산 영역과, 상기 일측 불순물 확산 영역에 대응하여 스토리지 노드 콘택홀(34)을 갖고 차례로 적층되는 층간 절연막(31), 질화막(32),제 1 절연막(33)과, 상기 스토리지 노드 콘택홀(34)에 매립되어 형성된 제 1스토리지 노드 전극(35a)과, 상기 제 1 스토리지 노드 전극(35a)에 연결되어 상기 제 1 스토리지 노드 전극(35a)의 일측과 타측에 형성되는 각각 제 2 스토리지 노드전극(37a)을 포함하여 구성된다.
상기의 제 2 스토리지 노드 전극(37a)은 상기 양측 불순물 확산 영역의 어느 하나에 콘택되는 제 1 스토리지 노드 전극(35a)층을 중심으로 그에 연결되는 바닥층과 그 바닥층에 수직한 방향으로 연결되어 외주면과 내주면을 갖는 벽층으로 이루어진 제 1 실린더층, 그리고 제 1 실린더층의 장축 양 방향으로 연장되어진 바닥층에 수직한 방향으로 연결되어 외주면과 내주면을 갖는 벽층으로 이루어진 각각의 제 2 실린더층으로 구성된다.
상기의 바닥층은 그 하측에 형성된 질화막(32)에 제 1 절연막(33)의 두께만큼 이격되어진다.
그리고 제 1 실린더층의 장축 방향의 양측에 각각 형성되는 제 2 실린더층들은 그 너비가 제 1 실린더층보다 작고, 제 2 실린더층의 장축 방향은 제 1 실린더층의 장축 방향과 수직하다.
그리고 각 실린더층의 내주면은 바닥층과 직각이고 외주면은 라운드를 갖는 측벽 형태로 형성된다.
상기와 같이 구성된 본 발명의 반도체 소자의 커패시터의 제조 공정은 다음과 같다.
먼저, 도 3a에서와 같이 불순물 확산 영역 및 셀 트랜지스터등이 형성된 반도체 기판(30)상에 층간의 절연을 위해서 층간 절연막(inter 1ayer dielectric)(31)을 형성한다.
그리고 상기 층간 절연막(31)위에 질화막(32)을 증착한 후, 상기 질화막(32)상에 산화막 등을 증착하여 제 1 절연막(33)을 형성한다.
이어, 상기 제 1 절연막(33), 질화막(32) 및 층간 절연막(31)을 선택적으로 식각하여 스토리지 노드 콘택 홀(34)을 형성한다.
그리고 도 3b에서와 같이, 상기 스토리지 노드 콘택 홀(34)을 포함하는 제 1 절연막(33)의 전면에 제 1 폴리 실리콘층(35)을 500∼1000Å의 두께로 형성하고, 상기 제 1 폴리 실리콘층(35)상에 산화막을 약 2000∼6000Å의 두께로 증착하여 제 2 절연막(36)을 형성한다.
이어, 상기 제 2 절연막(36)상에 워드 라인의 형성시에 이용된 워드 라인 마스크를 사용하여 예컨대, 네가티브(negative)감광막으로 리버스 톤(riverse tone)패터닝하여 그를 마스크로 하여 상기 제 2 절연막(36)을 선택적으로 제거한다.
이때, 상기 제 2 절연막(36)의 제거 공정은 타임에치로 진행하는 것이 아니라 제 1 폴리 실리콘층(35)을 엔드 포인트로 하여 식각한다.
만약, 워드 라인 마스크를 사용하지 않고 패턴치수를 축소한 별도의 마스크를 제작하여 사용할수도 있는데 이때에도 공정 마진은 충분하게 확보된다. (현재의 스페이스/라인의 패턴치수가 0.2㎛/0.35㎛인 경우에는 0.25㎛/0.25㎛의 패턴치수를 갖는 마스크를 제작하여 사용할 수 있다.)
이어, 도 3c에서와 같이, 상기 제 2 절연막(36)의 식각 공정에서 마스크로 사용된 감광막을 제거하고 상기 패터닝되어진 제 2 절연막(36)을 포함하는 제 1 폴리 실리콘층(35)상에 감광막을 다시 도포하고 스토리지 노드 마스크를 사용해서 상기 감광막을 패터닝한다.
상기의 패터닝되어진 감광막을 마스크로하여 제 2 절연막(36) 및 제 1 폴리실리콘층(35)을 선택적으로 식각하여 제 1 스토리지 노드 전극(35a)을 형성한다.
이때의 제 1 폴리 실리콘층(35)패터닝 공정으로 이웃하는 셀들간의 커패시터들은 서로 분리되어 진다.
그리고 상기의 스토리지 노드 마스크를 이용한 스토리지 노드 패터닝시에 장축 방향으로의 축소(shrinkage)를 최소화할수록 커패시터의 용량은 증가한다. 예컨대, 위상 반전 마스크(PSM)를 사용하는 것이 바람직하다.
이어, 도 3d에서와 같이, 상기 패터닝되어진 제 2 절연막(36) 및 스토리지노드 전극(35a)을 포함하는 제 1 절연막(33)의 전면에 폴리 실리콘을 약 500∼1000Å의 두께로 증착하여 제 2 폴리 실리콘층(37)을 형성한다.
이어, 도 3e에서와 같이 상기 제 2 폴리 실리콘층(37)을 이방성 식각하여 제 2 절연막 양측면에 제 2 스토리지 노드 전극(37a)를 형성한다.
그리고 상기 제 2 절연막(36)을 제거하여 상기 제 1 스토리지 노드 전극(35a) 및 제 2 스토리지 노드 전극(37a)으로 이루어진 커패시터 하부 전극을 형성한다.
이어, 도면에 도시되지는 않았지만 후공정에서 상기 하부전극 상부에 유전막과 상부전극을 차례로 형성하여 커패시터를 완성하게 된다.
상기와 같은 공정으로 형성된 본 발명의 반도체 소자의 커패시터는 도 4 에서와 같이 장축 방향(커패시터의)에서 스토리지 노드 전극층이 3개가 겹쳐지는 실린더 구조를 갖는다.
단축 방향에서는 스토리지 노드 전극층이 두 개가 겹쳐지는 실린더 구조를 갖는다.
상기와 같이 장축 방향과 단축 방향에서 겹쳐지는 실린더의 개수가 다른 것은 단축 방향보다 스페이스 마진이 큰 장축의 스페이스를 충분히 활용할 수 있으므로 같은 공정하에서도 커패시터 용량을 늘릴 수 있기 때문이다.
본 발명에 따른 반도체 소자의 커패시터는 다음과 같은 효과가 있다.
첫째, 커패시터를 구성하는 스토리지 노드 전극을 어느 한 방향에서 최소한 3개가 겹쳐지는 실린더 형태로 하여 패턴 치수 및 소자의 평탄화를 고려한 단위 면적에서 커패시턴스를 극대화하는 효과가 있다.
둘째, 실린더 구조를 갖는 스토리지 노드 전극의 높이를 결정하는 절연막의 식각시에 타임에치가 아닌 엔드 포인트(endpoint)를 감지하는 방법으로 진행하므로 1.5 실리더 식각공정 마진을 극대화시키는 효과가 있다.
셋째, 스토리지 노드 마스크대 워드 라인 마스크(Wordline mask to Storage node mask)의 얼라인 마진(Align Margin)으로 스토리지 노드의 장축 방향을 넓게 정의할 경우 기존의 워드 라인 마스크를 사용할 수 있으므로 비용 절감의 효과가 있다.
Claims (11)
- 복수개의 트랜지스터와 상기 각각의 트랜지스터의 양측에 형성되는 불순물 확산 영역을 포함하여 구성되는 DRAM에 있어서, 상기 양측 불순물 확산 영역의 어느하나에 콘택되는 플러그층을 갖는 스토리지 노드 전극이 그 플러그층을 중심으로 그에 연결되는 바닥층과 그 바닥층에 수직한 방향으로 연결되어 외주면과 내주면을 갖는 벽층으로 이루어진 제 1 실린더층, 그리고 제 1 실린더층의 장축 양 방향으로 연장되어진 바닥층에 수직한 방향으로 연결되어 외주면과 내주면을 갖는 벽층으로 이루어진 각각의 제 2 실린더층으로 구성되는 것을 특징으로 하는 반도체 소자의 커패시터.
- 제 1 항에 있어서, 스토리지 노드 전극의 바닥층은 그 하측에 형성된 절연층과 일정 간격으로 이격되는 것을 특징으로 하는 반도체 소자의 커패시터.
- 제 1 항에 있어서, 제 1 실린더층의 장축 방향의 양측에 각각 형성되는 제 2 실린더층들은 그 너비가 제 1 실린더층보다 작은 것을 특징으로 하는 반도체 소자의 커패시터.
- 제 3 항에 있어서, 제 2 실린더층의 장축 방향은 제 1 실린더층의 장축 방향과 수직한 것을 특징으로 하는 반도체 소자의 커패시터.
- 제 1 항에 있어서, 각 실린더층의 내주면은 바닥층과 직각이고 외주면은 라운드를 갖는 측벽 형태인 것을 특징으로 하는 반도체 소자의 커패시터.
- 복수개의 셀 트렌지스터 및 그 양측의 불순물 확산 영역등을 포함하는 반도체 기판상에 층간절연막, 실화막, 제 1 절연막을 순차적으로 형성하는 공정과, 상기 일측의 불순물 확산 영역이 노출되도록 제 1 절연막, 질화막, 층간 절연막을 선택적으로 제거하여 스토리지 노드 콘택 홀을 형성하는 공정과, 상기 스토리지 노드 콘택 홀이 매립되도록 제 1 절연막의 전면에 제 1 폴리실리콘층을 형성하는 공정과, 상기 제 1 폴리 실리콘층상에 제 2 절연막을 형성하고 상기 셀 트렌지스터의 게이트 전극(워드 라인)의 패터닝시에 사용된 마스크를 이용하여 제 2 절연막을 선택적으로 제거하는 공정과, 상기 제 2 절연막을 포함하는 제 1 폴리 실리콘층의 전면에 감광막을 도포하고 스토리지 노드 마스크를 이용하여 상기 감광막을 패터닝하는 공정과, 상기 패터닝되어진 감광막을 마스크로하여 제 2 절연막 및 제 1 폴리 실리콘층을 선택적으로 식각하는 공정과, 상기 패터닝되어진 제 2 절연막, 제 1 폴리 실리콘층을 포함하는 전면에 제 2 폴리 실리콘층을 형성하고 그 층을 에치백하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제 6 항에 있어서, 워드라인 마스크를 이용한 제 2 절연막의 식각 공정은 워라인의 패터닝시에 사용된 감광막과 반대 타입의 감광막(포지티브⇔네가티브)을 사용하여 리버스 톤(riverse tone)으로 패터닝하여 그를 마스크로 하여 선택적으로 식각하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제 6 항에 있어서, 스토리지 노드 마스크를 사용한 제 1 폴리 실리콘층 및 제 2 절연막의 식각 공성은 커패시터 영역의 장축방향으로의 수축(shrinking)을 막기위해 위상반전마스크(PSM)를 이용하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제 6 항에 있어서, 제 1 폴리 실리콘층은 500∼1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제 6 항에 있어서, 제 2 절연막은 2000∼6000Å 두께의 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제 6 항에 있어서, 제 2 폴리 실리콘층은 500∼1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
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