JPH0621393A - 半導体メモリー装置の製造方法 - Google Patents
半導体メモリー装置の製造方法Info
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- JPH0621393A JPH0621393A JP4178053A JP17805392A JPH0621393A JP H0621393 A JPH0621393 A JP H0621393A JP 4178053 A JP4178053 A JP 4178053A JP 17805392 A JP17805392 A JP 17805392A JP H0621393 A JPH0621393 A JP H0621393A
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Abstract
(57)【要約】
【目的】 ２次元的な面積を大きくしないで、大面積の
ポリシリコン電極を実現する。 【構成】 一導電型の半導体基板１に絶縁膜とシリコン
窒化膜２０を成長した後に、コンタクト窓１０を形成
し、ポリシリコン膜２１を成長する。その後、シリコン
酸化膜２２を成長し、パターニングしてポリシリコン電
極２３を形成する。次に、前記シリコン酸化膜にシリコ
ン酸化膜パターン２４を形成した後に、ポリシリコン膜
２５を形成した後にエッチバックして、表面積の大きな
蓄積電極２６を形成する。これによって約５０％の面積
増加になる。次に、容量絶縁膜１３、プレート電極１
４、ＢＰＳＧ膜１５、アルミニウム配線１６、表面保護
膜１７を順次形成する。
ポリシリコン電極を実現する。 【構成】 一導電型の半導体基板１に絶縁膜とシリコン
窒化膜２０を成長した後に、コンタクト窓１０を形成
し、ポリシリコン膜２１を成長する。その後、シリコン
酸化膜２２を成長し、パターニングしてポリシリコン電
極２３を形成する。次に、前記シリコン酸化膜にシリコ
ン酸化膜パターン２４を形成した後に、ポリシリコン膜
２５を形成した後にエッチバックして、表面積の大きな
蓄積電極２６を形成する。これによって約５０％の面積
増加になる。次に、容量絶縁膜１３、プレート電極１
４、ＢＰＳＧ膜１５、アルミニウム配線１６、表面保護
膜１７を順次形成する。
Description
【０００１】
【産業上の利用分野】本発明は、大表面積を有するＭＯ
Ｓ型キャパシタを製造するのに好適な半導体メモリー装
置の製造方法に関するものである。
Ｓ型キャパシタを製造するのに好適な半導体メモリー装
置の製造方法に関するものである。
【０００２】
【従来の技術】従来の半導体メモリー装置の製造方法と
しては、図８〜図１２に示すような構成が一般的であっ
た。以下図８〜図１２を用いて従来方法について説明す
る。
しては、図８〜図１２に示すような構成が一般的であっ
た。以下図８〜図１２を用いて従来方法について説明す
る。
【０００３】図８において、シリコン基板１に従来の方
法で選択的に分離用酸化膜２を形成する。つぎに、ゲー
ト酸化膜３とポリシリコン膜４とシリコン酸化膜５を順
次積層して成長し、パターニングする。この後、リンを
注入し、トランジスタのソース／ドレインを形成する。
さらに、シリコン酸化膜を成長した後、反応性ドライエ
ッチング法によりエッチング除去し、シリコン酸化膜か
らなるサイドウオール６を形成する。以上の工程により
トランジスタが形成される。
法で選択的に分離用酸化膜２を形成する。つぎに、ゲー
ト酸化膜３とポリシリコン膜４とシリコン酸化膜５を順
次積層して成長し、パターニングする。この後、リンを
注入し、トランジスタのソース／ドレインを形成する。
さらに、シリコン酸化膜を成長した後、反応性ドライエ
ッチング法によりエッチング除去し、シリコン酸化膜か
らなるサイドウオール６を形成する。以上の工程により
トランジスタが形成される。
【０００４】次に、ＢＰＳＧ膜７を成長し、アニールし
てＢＰＳＧ膜７をフローする。その後、ＢＰＳＧ膜７に
コンタクト窓を形成した後、ポリシリコン膜とシリサイ
ドを順次積層する。この後、反応性ドライエッチングに
よりパターニングしてポリサイド配線８を形成する。
てＢＰＳＧ膜７をフローする。その後、ＢＰＳＧ膜７に
コンタクト窓を形成した後、ポリシリコン膜とシリサイ
ドを順次積層する。この後、反応性ドライエッチングに
よりパターニングしてポリサイド配線８を形成する。
【０００５】次に、図９に示すように、ＢＰＳＧ膜９を
成長し、アニールしてフローさせる。その後、ＢＰＳＧ
膜９に反応性ドライエッチングにより、０.４μｍ径の
コンタクト窓１０を形成する。
成長し、アニールしてフローさせる。その後、ＢＰＳＧ
膜９に反応性ドライエッチングにより、０.４μｍ径の
コンタクト窓１０を形成する。
【０００６】次に、図１０に示すように、ポリシリコン
膜１１を成長する。次に、図１１に示すように、反応性
ドライエッチングにより蓄積電極１２を形成する。
膜１１を成長する。次に、図１１に示すように、反応性
ドライエッチングにより蓄積電極１２を形成する。
【０００７】次に、図１２に示すように、シリコン窒化
膜を成長した後、シリコン窒化膜を酸化して約１.５ｎ
ｍの酸化膜を形成する。このようにして容量絶縁膜１３
を形成する。その後、ポリシリコンを成長したのち、パ
ターニングしてプレート電極１４を形成する。さらに、
ＢＰＳＧ膜１５を層間絶縁膜として成長する。
膜を成長した後、シリコン窒化膜を酸化して約１.５ｎ
ｍの酸化膜を形成する。このようにして容量絶縁膜１３
を形成する。その後、ポリシリコンを成長したのち、パ
ターニングしてプレート電極１４を形成する。さらに、
ＢＰＳＧ膜１５を層間絶縁膜として成長する。
【０００８】次に、アルミニウム配線１６を形成した後
に、表面保護膜１７を形成する。
に、表面保護膜１７を形成する。
【０００９】
【発明が解決しようとする課題】このような従来の製造
方法は、大容量メモリーの製造方法として用いられてい
るが、メモリーの高集積化に伴い蓄積電極の２次元的な
占有面積が小さくなり、蓄積電極１２の高さを高くして
表面積を確保するものである。ところが、蓄積電極１２
の高さが高くなると、後の工程でのパターニングがより
困難になるという問題があった。
方法は、大容量メモリーの製造方法として用いられてい
るが、メモリーの高集積化に伴い蓄積電極の２次元的な
占有面積が小さくなり、蓄積電極１２の高さを高くして
表面積を確保するものである。ところが、蓄積電極１２
の高さが高くなると、後の工程でのパターニングがより
困難になるという問題があった。
【００１０】本発明の目的は、蓄積電極の面積を増大
し、メモリー容量の増大を可能にする半導体メモリー装
置の製造方法を提供することにある。
し、メモリー容量の増大を可能にする半導体メモリー装
置の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体メモリーの製造方法は、一導電型の
半導体基板に第一のポリシリコン膜を形成する工程と、
前記ポリシリコン膜上に第一の絶縁膜を形成する工程
と、前記第一の絶縁膜にパターンを形成し、第二のポリ
シリコン膜を成長する工程と、前記第二のポリシリコン
膜をエッチバックする工程と、前記の第一の絶縁膜を除
去する工程と、前記第一および第二のポリシリコン膜上
に容量絶縁膜を形成する工程と、前記容量絶縁膜上に第
三のポリシリコン膜を形成する工程とを備えている。
に、本発明の半導体メモリーの製造方法は、一導電型の
半導体基板に第一のポリシリコン膜を形成する工程と、
前記ポリシリコン膜上に第一の絶縁膜を形成する工程
と、前記第一の絶縁膜にパターンを形成し、第二のポリ
シリコン膜を成長する工程と、前記第二のポリシリコン
膜をエッチバックする工程と、前記の第一の絶縁膜を除
去する工程と、前記第一および第二のポリシリコン膜上
に容量絶縁膜を形成する工程と、前記容量絶縁膜上に第
三のポリシリコン膜を形成する工程とを備えている。
【００１２】
【作用】本発明は上記した構成により、蓄積電極の表面
積を増大させ、メモリーセル容量を大きくすることがで
きるので、半導体メモリー装置の高集積化が可能にな
る。
積を増大させ、メモリーセル容量を大きくすることがで
きるので、半導体メモリー装置の高集積化が可能にな
る。
【００１３】
【実施例】本発明の実施例を図１〜図を用いて以下に説
明する。
明する。
【００１４】図１において、比抵抗１０〜１５Ωｃｍ、
結晶方向〈１００〉のＰ型シリコン基板１に従来の方法
で選択的に分離用酸化膜２を形成する。つぎに、１０ｎ
ｍの厚みのゲート酸化膜３と約２００ｎｍの厚みを有
し、シート抵抗２０Ω／□のリンを含むポリシリコン４
と約２００ｎｍの厚みを有するシリコン酸化膜５を順次
積層して成長し、パターニングする。この後、リンを加
速エネルギー４０ｋｅＶ、１×１０13ｃｍ-2のドーズ量
で注入し、接合深さ０.５μｍ、シート抵抗４０Ω／□
のトランジスタのソース／ドレインを形成する。さら
に、２５０ｎｍの厚みのシリコン酸化膜を成長した後、
エッチング除去し、０.２５μｍ幅のサイドウオール６
を形成する。以上の工程によりトランジスタが形成され
る。
結晶方向〈１００〉のＰ型シリコン基板１に従来の方法
で選択的に分離用酸化膜２を形成する。つぎに、１０ｎ
ｍの厚みのゲート酸化膜３と約２００ｎｍの厚みを有
し、シート抵抗２０Ω／□のリンを含むポリシリコン４
と約２００ｎｍの厚みを有するシリコン酸化膜５を順次
積層して成長し、パターニングする。この後、リンを加
速エネルギー４０ｋｅＶ、１×１０13ｃｍ-2のドーズ量
で注入し、接合深さ０.５μｍ、シート抵抗４０Ω／□
のトランジスタのソース／ドレインを形成する。さら
に、２５０ｎｍの厚みのシリコン酸化膜を成長した後、
エッチング除去し、０.２５μｍ幅のサイドウオール６
を形成する。以上の工程によりトランジスタが形成され
る。
【００１５】次に、３重量％の濃度のボロンと６重量％
の濃度のリンを含む４００ｎｍの厚みのＢＰＳＧ膜７を
成長し、８５０℃で３０分間、Ｎ2雰囲気でフローす
る。その後、ＢＰＳＧ膜７に従来の方法で０.５μｍの
コンタクト窓を形成した後、９０ｎｍの厚みの第二のポ
リシリコンと１５０ｎｍの厚みのシリサイドから構成さ
れる、シート抵抗４Ω／□のポリサイド配線８を形成す
る。
の濃度のリンを含む４００ｎｍの厚みのＢＰＳＧ膜７を
成長し、８５０℃で３０分間、Ｎ2雰囲気でフローす
る。その後、ＢＰＳＧ膜７に従来の方法で０.５μｍの
コンタクト窓を形成した後、９０ｎｍの厚みの第二のポ
リシリコンと１５０ｎｍの厚みのシリサイドから構成さ
れる、シート抵抗４Ω／□のポリサイド配線８を形成す
る。
【００１６】次に、図２に示すように、３重量％の濃度
のボロンと６重量％の濃度のリンを含む３００ｎｍの厚
みのＢＰＳＧ膜９を成長し、８５０℃で３０分間Ｎ2雰
囲気でフローした後、厚さ２０ｎｍのシリコン窒化膜２
０を減圧ＣＶＤ法により成長する。その後、反応性ドラ
イエッチングにより、０.４μｍ径のコンタクト窓１０
を形成する。
のボロンと６重量％の濃度のリンを含む３００ｎｍの厚
みのＢＰＳＧ膜９を成長し、８５０℃で３０分間Ｎ2雰
囲気でフローした後、厚さ２０ｎｍのシリコン窒化膜２
０を減圧ＣＶＤ法により成長する。その後、反応性ドラ
イエッチングにより、０.４μｍ径のコンタクト窓１０
を形成する。
【００１７】次に、図３に示すように、減圧ＣＶＤ法に
より２００ｎｍの厚みで、シート抵抗５０Ω／□のリン
を含むポリシリコン膜２１を成長した後、４００ｎｍの
厚みのシリコン酸化膜２２を成長する。
より２００ｎｍの厚みで、シート抵抗５０Ω／□のリン
を含むポリシリコン膜２１を成長した後、４００ｎｍの
厚みのシリコン酸化膜２２を成長する。
【００１８】次に、図４に示すように、反応性ドライエ
ッチングによりシリコン酸化膜２２とポリシリコン膜２
１をエッチングしポリシリコン電極２３を形成する。
ッチングによりシリコン酸化膜２２とポリシリコン膜２
１をエッチングしポリシリコン電極２３を形成する。
【００１９】次に、図５に示すように、再度シリコン酸
化膜２２に反応性ドライエッチングにより０.３μｍの
幅のパターンを形成して、シリコン酸化膜パターン２４
を形成する。そして、シート抵抗１００Ω／□の１００
ｎｍの厚みのポリシリコン膜２５を成長する。
化膜２２に反応性ドライエッチングにより０.３μｍの
幅のパターンを形成して、シリコン酸化膜パターン２４
を形成する。そして、シート抵抗１００Ω／□の１００
ｎｍの厚みのポリシリコン膜２５を成長する。
【００２０】次に、図１（ｆ）に示すように、平行平板
型のドライエッチャーを用いて、反応ガスとしてＨＢｒ
／Ｏ2＝２０／１ＳＣＣＭ（standard CC per minut
e）、圧力３０Ｐａ、ＲＦパワー２００Ｗの条件でエッ
チングし、シリコン酸化膜の側壁にのみポリシリコン膜
を残し、互いに分離された蓄積電極２６を形成する。こ
の後、酸化膜マスク２４を弗酸により除去する。これに
より、リソグラフィーの解像度の限界以上の微細な溝が
形成でき、表面積を増大することができる。蓄積電極の
２次元的な面積を１.３μｍ×０.５μｍとすると約５０
％の蓄積電極の面積増大を図る事が出来る。
型のドライエッチャーを用いて、反応ガスとしてＨＢｒ
／Ｏ2＝２０／１ＳＣＣＭ（standard CC per minut
e）、圧力３０Ｐａ、ＲＦパワー２００Ｗの条件でエッ
チングし、シリコン酸化膜の側壁にのみポリシリコン膜
を残し、互いに分離された蓄積電極２６を形成する。こ
の後、酸化膜マスク２４を弗酸により除去する。これに
より、リソグラフィーの解像度の限界以上の微細な溝が
形成でき、表面積を増大することができる。蓄積電極の
２次元的な面積を１.３μｍ×０.５μｍとすると約５０
％の蓄積電極の面積増大を図る事が出来る。
【００２１】次に、図７に示すように、減圧ＣＶＤ法に
より成長ガスとしてＳｉＨ2Ｃｌ2とＮＨ3、ガス流量は
ＳｉＨ2Ｃｌ2／ＮＨ3＝４００／４０ＳＬＭ（standard
literper minute）、温度７００℃、圧力４０Ｐａの条
件で、まず約６ｎｍの厚みのシリコン窒化膜を成長した
後、ガス流量Ｈ2／Ｏ2＝１.５／９ＳＬＭのパイロ雰囲
気で８５０℃、２０分の条件で、シリコン窒化膜を酸化
して約１.５ｎｍの酸化膜を形成する。これは、容量絶
縁膜として酸化膜換算で５.０ｎｍの厚みでＯ／Ｎ膜１
３を形成していることになる。
より成長ガスとしてＳｉＨ2Ｃｌ2とＮＨ3、ガス流量は
ＳｉＨ2Ｃｌ2／ＮＨ3＝４００／４０ＳＬＭ（standard
literper minute）、温度７００℃、圧力４０Ｐａの条
件で、まず約６ｎｍの厚みのシリコン窒化膜を成長した
後、ガス流量Ｈ2／Ｏ2＝１.５／９ＳＬＭのパイロ雰囲
気で８５０℃、２０分の条件で、シリコン窒化膜を酸化
して約１.５ｎｍの酸化膜を形成する。これは、容量絶
縁膜として酸化膜換算で５.０ｎｍの厚みでＯ／Ｎ膜１
３を形成していることになる。
【００２２】その後、２００ｎｍの厚みで１００Ω／□
のリンを含むポリシリコンを成長したのち、パターニン
グしてプレート電極１４を形成する。さらに、３重量％
の濃度のボロンおよび、６重量％の濃度のリンを含む４
００ｎｍの厚みのＢＰＳＧ膜１５を層間絶縁膜として成
長する。
のリンを含むポリシリコンを成長したのち、パターニン
グしてプレート電極１４を形成する。さらに、３重量％
の濃度のボロンおよび、６重量％の濃度のリンを含む４
００ｎｍの厚みのＢＰＳＧ膜１５を層間絶縁膜として成
長する。
【００２３】次に、アルミニウム配線１６を形成した後
に、表面保護膜１７を形成するというものである。
に、表面保護膜１７を形成するというものである。
【００２４】
【発明の効果】本発明によればリソグラフィーの解像度
の限界以上のパターンを有する溝型のポリシリコン電極
を形成する事が出来るので、より大きな表面積が得ら
れ、大きなメモリー容量を確保できるという効果があ
る。
の限界以上のパターンを有する溝型のポリシリコン電極
を形成する事が出来るので、より大きな表面積が得ら
れ、大きなメモリー容量を確保できるという効果があ
る。
【図１】本発明の一実施例の半導体メモリー装置の製造
方法を示す断面図
方法を示す断面図
【図２】本発明の一実施例の半導体メモリー装置の製造
方法を示す断面図
方法を示す断面図
【図３】本発明の一実施例の半導体メモリー装置の製造
方法を示す断面図
方法を示す断面図
【図４】本発明の一実施例の半導体メモリー装置の製造
方法を示す断面図
方法を示す断面図
【図５】本発明の一実施例の半導体メモリー装置の製造
方法を示す断面図
方法を示す断面図
【図６】本発明の一実施例の半導体メモリー装置の製造
方法を示す断面図
方法を示す断面図
【図７】本発明の一実施例の半導体メモリー装置の製造
方法を示す断面図
方法を示す断面図
【図８】従来の一実施例の半導体メモリー装置の製造方
法を示す断面図
法を示す断面図
【図９】従来の一実施例の半導体メモリー装置の製造方
法を示す断面図
法を示す断面図
【図１０】従来の一実施例の半導体メモリー装置の製造
方法を示す断面図
方法を示す断面図
【図１１】従来の一実施例の半導体メモリー装置の製造
方法を示す断面図
方法を示す断面図
【図１２】従来の一実施例の半導体メモリー装置の製造
方法を示す断面図
方法を示す断面図
１ Ｐ型シリコン基板 ２ 分離用酸化膜 ３ ゲート酸化膜 ４ ポリシリコン膜 ５ シリコン酸化膜 ６ サイドウオール ７ ＢＰＳＧ膜 ８ ポリサイド配線 ９ ＢＰＳＧ膜 １０ コンタクト窓 １１ ポリシリコン膜 １２ 蓄積電極 １３ 容量絶縁膜 １４ プレート電極 １５ ＢＰＳＧ膜 １６ アルミニウム配線 １７ 表面保護膜 ２０ シリコン窒化膜 ２１ ポリシリコン膜 ２２ シリコン酸化膜 ２３ ポリシリコン電極 ２４ シリコン酸化膜パターン ２５ ポリシリコン膜 ２６ 蓄積電極
Claims (1)
- 【請求項１】一導電型の半導体基板に第一のポリシリコ
ン膜を形成する工程と、前記ポリシリコン膜上に第一の
絶縁膜を形成する工程と、前記第一の絶縁膜にパターン
を形成し、第二のポリシリコン膜を成長する工程と、前
記第二のポリシリコン膜をエッチバックする工程と、前
記の第一の絶縁膜を除去する工程と、前記第一および第
二のポリシリコン膜上に容量絶縁膜を形成する工程と、
前記容量絶縁膜上に第三のポリシリコン膜を形成する工
程とを備えたことを特徴とする半導体メモリー装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4178053A JPH0621393A (ja) | 1992-07-06 | 1992-07-06 | 半導体メモリー装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4178053A JPH0621393A (ja) | 1992-07-06 | 1992-07-06 | 半導体メモリー装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621393A true JPH0621393A (ja) | 1994-01-28 |
Family
ID=16041783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4178053A Pending JPH0621393A (ja) | 1992-07-06 | 1992-07-06 | 半導体メモリー装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621393A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2752483A1 (fr) * | 1996-08-16 | 1998-02-20 | United Microelectronics Corp | Procede de fabrication d'un dispositif de memoire a semiconducteurs ayant une structure de condensateur |
| US5905281A (en) * | 1998-01-26 | 1999-05-18 | Texas Instruments-Acer Incorporated | Draw cell with a fork-shaped capacitor |
| KR100238228B1 (ko) * | 1997-01-31 | 2000-01-15 | 윤종용 | 반도체 소자의 커패시터 형성방법 |
| KR100244281B1 (ko) * | 1996-11-27 | 2000-02-01 | 김영환 | 반도체 소자의 커피시터 제조방법 |
| US6084261A (en) * | 1998-01-26 | 2000-07-04 | Wu; Shye-Lin | DRAM cell with a fork-shaped capacitor |
| KR100266010B1 (ko) * | 1997-10-01 | 2000-09-15 | 김영환 | 캐패시터형성방법 |
| US6251741B1 (en) | 1998-05-20 | 2001-06-26 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device |
| US7126650B2 (en) | 2002-03-29 | 2006-10-24 | Matsushita Electric Industrial Co., Ltd. | Illumination unit and liquid crystal display apparatus comprising same |
-
1992
- 1992-07-06 JP JP4178053A patent/JPH0621393A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2752483A1 (fr) * | 1996-08-16 | 1998-02-20 | United Microelectronics Corp | Procede de fabrication d'un dispositif de memoire a semiconducteurs ayant une structure de condensateur |
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