CN100495710C - 用于提高耦合比的非易失性半导体存储器件及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 95
- 230000008878 coupling Effects 0.000 title description 14
- 238000010168 coupling process Methods 0.000 title description 14
- 238000005859 coupling reaction Methods 0.000 title description 14
- 238000000034 method Methods 0.000 title description 10
- 238000004519 manufacturing process Methods 0.000 title description 2
- 238000007667 floating Methods 0.000 claims abstract description 90
- 239000000758 substrate Substances 0.000 claims abstract description 71
- 238000009792 diffusion process Methods 0.000 claims abstract description 17
- 239000011229 interlayer Substances 0.000 claims abstract description 16
- 239000012535 impurity Substances 0.000 claims description 22
- 230000003647 oxidation Effects 0.000 claims description 14
- 238000007254 oxidation reaction Methods 0.000 claims description 14
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 238000003475 lamination Methods 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 229910052785 arsenic Inorganic materials 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000010410 layer Substances 0.000 description 4
- 238000001259 photo etching Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明公开了一种非易失性半导体存储器件，其包括：栅极叠层，其具有依次形成在半导体衬底上的隧道氧化膜、浮置栅极、层间绝缘膜和控制栅极；第一扩散区，其形成在所述半导体衬底中所述栅极叠层的一个侧表面上；第二扩散区，其形成在所述半导体衬底中所述栅极叠层的另一个侧表面上；以及沟道区域，其形成在半导体衬底中、第一和第二扩散区之间，其中所述浮置栅极的两个侧表面在沟道长度方向上都是波浪形状的。
Description
技术领域
本发明涉及一种非易失性半导体存储器件，尤其涉及一种用于提高耦合比的非易失性半导体存储器件。
背景技术
通常，有几种半导体存储器件。在半导体存储器件中，随机存取存储器(RAM)是易失性的，就是说，断电时存储的信息就丢失，而只读存储器(ROM)是非易失性的，即，即使断电时它也能保持存储的信息。电可擦可编程只读存储器(EEPROM)是另一种非易失性半导体存储器件。
图1是示出常规EEPROM器件的单元布局图，而图2是截自图1的线II-II′的截面图。
具体地说，存储器栅氧化膜12和隧道氧化膜14形成在半导体衬底10上。在半导体衬底10的一部分上形成的隧道氧化膜14比存储器栅氧化膜12薄。浮置栅极16形成在存储器栅氧化膜12和隧道氧化膜14上。在图1中，附图标记40代表着用于界定浮置栅极16的掩模图案。由附图标记40指代的界定部分表示被蚀刻部分。层间绝缘膜18和控制栅极20形成在浮置栅极16上。
源极区域22形成在半导体衬底10中，与浮置栅极16和控制栅极20的一个侧壁对准，浮置结区24形成在半导体衬底10中隧道氧化膜14的下方和右方。当半导体衬底10是P型硅衬底时，源极区域22和浮置结区24利用N+杂质形成。依次形成隧道氧化膜14、浮置栅极16、层间绝缘膜18和控制栅极20以构成栅极叠层。栅极叠层、源极区域22和浮置结区24构成了存储晶体管(MTR)。
选择栅氧化膜26在半导体衬底10上与存储晶体管(MTR)隔开。第一导电膜图案28、绝缘膜图案30和第二导电膜图案32形成在选择栅氧化膜26上以构成栅极34。漏极区域36形成在半导体衬底10中栅极34的右侧。位线(未示出)连接至漏极区域36。当半导体衬底10是P型硅衬底时，漏极区域36利用N+杂质形成。选择栅氧化膜26、栅极34、浮置结区24和漏极区域36构成选择晶体管(STR)。
在常规非易失性存储器件中，控制栅极20和浮置结区24之间的电压差使得电流流经隧道氧化膜14。于是，电子就注入浮置栅极16或从其发出，以擦除或编程存储单元。
不过，工作电压是根据耦合比决定的，耦合比就是指有多少控制栅极的电压被诱导到了浮置栅极。当非易失性存储器件进行编程和擦除操作时使用工作电压。因此，应当提高耦合比以降低工作电压。不过，当非易失性存储器件较小时，浮置栅极和控制栅极之间的电容减小，因而减小了耦合比。
用于提高耦合比的常规方法是减小层间绝缘膜或隧道氧化膜的厚度以增大浮置栅极和控制栅极之间的电容。不过这极大地降低了电荷保持力，且对构图和可靠性带来了限制。
此外，还提出了一种方法，该方法凸出浮置栅极的表面或增大浮置栅极的高度以提高耦合比。不过，凸出浮置栅极的表面也减小了电荷保持力，而增大浮置栅极的高度造成了高的栅极叠层，这难以蚀刻。
发明内容
根据本发明的一个方面，提供有一种非易失性半导体存储器件，其包括：栅极叠层，其包括依次形成在半导体衬底上的隧道氧化膜、浮置栅极、层间绝缘膜和控制栅极；第一扩散区，其形成在半导体衬底中栅极叠层的一个侧表面上；第二扩散区，其形成在半导体衬底中栅极叠层的另一个侧表面上；以及沟道区域，其形成在半导体衬底中、第一和第二扩散区之间，其中所述浮置栅极的两个侧表面在沟道长度方向上都是波浪形状。
根据本发明的另一个方面，提供有一种非易失性半导体存储器件，其包括：存储晶体管和选择晶体管，其形成在半导体衬底上，其中所述存储晶体管包括：存储器栅氧化膜，其形成在半导体衬底上；浮置栅极，其形成在存储器栅氧化膜上，并且其两个侧表面在沟道长度方向上都是波浪形状的；层间绝缘膜和控制栅极，其依次形成在浮置栅极上；源极区域，其形成在半导体衬底中，与浮置栅极和控制栅极的一个侧壁对准；和浮置结区，其形成在半导体衬底中，与浮置栅极和控制栅极的另一个侧壁对准，而选择晶体管包括：选择栅氧化膜，其与存储晶体管隔开；选择栅极，其形成在选择栅氧化膜上；源极区域，其利用了存储晶体管的浮置结区；以及漏极区域，其与选择栅极的另一个侧壁对准形成。
根据本发明的又一个方面，提供有一种非易失性半导体存储器件，其包括：隧道氧化膜，其形成在半导体衬底上；浮置栅极，其形成在隧道氧化膜上，且其两个侧表面在沟道长度方向上都是波浪形状的；层间绝缘膜和控制栅极，其依次形成在浮置栅极上；源极区域，其形成在半导体衬底中，与浮置栅极和控制栅极的一个侧壁对准；和漏极区域，其形成在半导体衬底中，与浮置栅极和控制栅极的另一个侧壁对准。
附图说明
通过参考附图详细描述本发明的示范性实施例，本发明的上述和其他特性将会更加明显，在附图中：
图1是示出常规电可擦可编程只读存储器(EEPROM)的单元布局图；
图2是截自图1的线II-II′的截面图；
图3是示出根据本发明的EEPROM器件的单元布局图；
图4是截自图3的线IV-IV′的截面图；
图5是示出根据本发明的闪速存储器件的单元布局图；
图6是沿图5的线VI-VI′截取的截面图；
图7是示出构图非易失性半导体存储器件的浮置栅极的常规工艺的示意图；
图8和9是示出根据本发明构图非易失性半导体存储器件的浮置栅极的工艺的示意图；
图10是根据本发明的非易失性半导体存储器件的浮置栅极的仿真透视图；以及
图11是示出根据本发明制造非易失性半导体存储器件的方法的工艺流程图。
具体实施方式
现在将参照附图对本发明做更为充分的介绍，附图中示出了本发明的示范性实施例。不过，本发明可以许多不同的形式实现，不应解释为受限于此处所述的实施例；相反，提供这些实施例是为了使本公开透彻完整，以及向本领域的技术人员完全地传达本发明的思想。还要理解的是，当称一层在另一层或衬底之“上”时，它可以直接位于另一层或衬底上，或者还可以有中间层。在所有附图中类似的附图标记表示类似的元件，因此将省去对它们的重复描述。
在下文中将以电可擦可编程只读存储器(EEPROM)为例进行介绍，EEPROM是一种用于电编程和擦除信息的非易失性存储器件。
图3是示出根据本发明的EEPROM器件的单元布局图，而图4是截自图3的线IV-IV′的截面图。
图3和图4示出了选择晶体管(STR)。在本例中，浮置结区240能起到存储晶体管(MTR)的漏极区域的作用。图3的线IV-IV′表示沟道长度方向。
具体地说，存储器栅氧化膜120和隧道氧化膜140形成在半导体衬底100上。隧道氧化膜140形成在半导体衬底100的一部分上且比存储器栅氧化膜120薄。存储器栅氧化膜120包括在半导体衬底100上形成至第一厚度的第一存储器栅氧化膜120a，以及第二厚度的第二存储器栅氧化膜120b，第二存储器栅氧化膜120b与隧道氧化膜140侧向接触。
浮置栅极160形成在存储器栅氧化膜120和隧道氧化膜140上。在图3中，附图标记400代表着用于界定浮置栅极160的掩模图案。由附图标记400指代的界定部分是被蚀刻部分。因此，在本发明中，浮置栅极160在沟道长度方向上是波浪形状的，以提高耦合比，这将在稍后详细介绍。层间绝缘膜180和控制栅极200形成在浮置栅极160上。在本发明的EEPROM器件中，依次形成存储器栅氧化膜120、隧道氧化膜140、浮置栅极160、层间绝缘膜180和控制栅极200以构成栅极叠层。
源极区域220(第一扩散区)形成在半导体衬底100中，与浮置栅极160和控制栅极200的一个侧壁对准。当半导体衬底100是P型硅衬底时，利用N+杂质通过在30-80KeV能量下以9.0E14-9.0E15/cm2的剂量注入砷(As)形成源极区域220。
浮置结区240(第二扩散区)对准浮置栅极160和控制栅极200的另一个侧壁在半导体衬底100中形成，并位于隧道氧化膜140的下方和另一侧处。浮置结区240由N+杂质区240a和N-杂质区240b构成。当半导体衬底100是P型硅衬底时，通过在50-70KeV能量下以7.0E13-1.0E14/cm2的剂量注入磷(P)，或者在60-120KeV能量下以7.0E13-1.5E14/cm2的剂量注入砷(As)，在半导体衬底100中在隧道氧化膜140下方形成N+杂质区240a。
当半导体衬底100是P型硅衬底时，通过在70-120KeV能量下以5.0E12-1.2E13/cm2的剂量注入磷(P)在半导体衬底100中在栅极叠层的另一侧形成N-杂质区240b。N-杂质区240b比N+杂质区240a深。
因此，浮置结区240为一双杂质区，由N+杂质区240a和N-杂质区240b构成。因此，本发明提供了由栅极叠层、源极区域220和浮置结区240(当没有提供选择晶体管时即为漏极区域)构成的存储晶体管(MTR)。
选择栅氧化膜260在半导体衬底100上与存储晶体管(MTR)隔开。栅极340形成在选择栅氧化膜260上。栅极340由第一导电膜图案280、层间绝缘膜图案300和第二导电膜图案320构成。第二栅极叠层由选择栅氧化膜260和栅极340构成。漏极区域360(第三扩散区)形成在半导体衬底100中栅极340的右侧以外。位线(未示出)连接至漏极区域360。
当半导体衬底100是P型硅衬底时，利用N+杂质通过在30-80KeV能量下以9.0E14-9.0E15/cm2的剂量注入砷(As)形成漏极区域360。结果，选择晶体管STR(即选择晶体管区域)由选择栅氧化膜260、栅极340、浮置结区240(即选择晶体管的源极区域)和漏极区域360构成。
在下文中，将以闪速存储器件的单元为例进行介绍，闪速存储器件是一种非易失性存储器件。
图5是示出根据本发明的闪速存储器件的单元布局图，而图6是沿图5的线VI-VI′截取的截面图。
图5和图6中与图3和图4共有的元件由相同的附图标记表示。
图5的线VI-VI′表示沟道长度方向。与图3的EEPROM的单元布局图相比，在图5的闪速存储器件单元布局图中，为了方便起见省去了选择晶体管。当然，选择晶体管的存在对于本发明来说是非实质性的。另外，图6的闪速存储器件具有与图4的EEPROM器件相同的存储晶体管，只是隧道氧化膜形成得不同，且编程和擦除的进行不同。
更详细地说，在该闪速存储器件的发明的单元晶体管中，隧道氧化膜140和浮置栅极160形成在半导体存储器100上。具体地说，隧道氧化膜140在半导体衬底100上形成至常规厚度，这与图4不同。在图5中，附图标记400代表着用于界定浮置栅极160的掩模图案。由附图标记400指代的界定部分是被蚀刻部分。因此，浮置栅极160在沟道长度方向上是波浪形状的，以提高耦合比，这将在稍后详细介绍。层间绝缘膜180和控制栅极200形成在浮置栅极160上。
源极区域220形成在半导体衬底100中，与浮置栅极160和控制栅极200的一个侧壁对准。漏极区域360形成在半导体衬底100中，与浮置栅极160和控制栅极200的另一个侧壁对准。当半导体衬底100是P型硅衬底时，利用N+杂质通过在30-80KeV能量下以9.0E14-9.0E15/cm2的剂量注入砷(As)形成源极区域220和漏极区域360。
结果，依次形成了隧道氧化膜140、浮置栅极160、层间绝缘膜180和控制栅极200以构成栅极叠层。因此，栅极叠层、源极区域220和漏极区域360构成了存储晶体管(MTR)。
在本发明的EEPROM器件或闪速存储器件中，控制栅极200和浮置结区240之间的电压差导致电流流经隧道氧化膜140。于是，电子就注入浮置栅极160或从其发出，以擦除或编程存储单元。
具体地说，在本发明的EEPROM器件或闪速存储器件中，浮置栅极160的两个侧表面在沟道长度方向上都是波浪形的，以便增大浮置栅极160和控制栅极200之间的电容。因此，本发明的EEPROM器件或闪速存储器件能够提高耦合比，由此降低编程或擦除所需的电压。
图7是示出构图非易失性半导体存储器件的浮置栅极的常规工艺的示意图，而图8和图9是示出根据本发明构图非易失性半导体存储器件的浮置栅极的工艺的示意图。
详细地说，当使用图7的掩模图案M1来通过光刻形成浮置栅极时，形成的浮置栅极16具有规则的图案外形P1，如图7的右侧所示。在图7中，附图标记“E”表示被蚀刻的部分。
可选地，当使用图8和9的掩模图案400来通过光刻形成浮置栅极160时，浮置栅极160具有波浪形图案外形P3，如图8和图9的右侧所示。波浪外形重复出现，且具有超过两次的循环。在图8和图9中，附图标记“E”表示被蚀刻的部分。具体地说，图9的浮置栅极160比图8的具有更强的波浪形状.结果，浮置栅极160的两个侧表面在沟道长度方向上都是波浪形状的。
图10是根据本发明的非易失性半导体存储器件的浮置栅极的仿真透视图。
详细地说，当使用图8和9所示的掩模图案400通过光刻形成浮置栅极时，浮置栅极160具有波浪形图案外形P3。
图11是示出根据本发明制造非易失性半导体存储器件的方法的工艺流程图。
详细地说，在半导体衬底上形成隧道氧化膜(S1)。当该非易失性半导体存储器件是EEPROM器件时，隧道氧化膜部分地形成在随后将要形成浮置栅极的地方下方。当该非易失性半导体存储器件被用作闪速存储器件时，在随后要形成浮置栅极的位置下方整个地形成隧道氧化膜至常规厚度。
接下来，在隧道氧化膜上通过光刻形成浮置栅极，其两个侧表面在沟道长度方向上都是波浪形状，如图8到图10所示(S3)，由此提高耦合比。
然后，在浮置栅极上形成层间绝缘膜(S5)。接下来，在层间绝缘膜上形成控制栅极(S7)。尔后，在半导体衬底中与浮置栅极和控制栅极的两个侧壁对准形成源极和漏极区域，且在半导体衬底100中源极和漏极区域之间形成沟道区域(S9)。具体地说，当该非易失性半导体存储器件是EEPROM器件时，漏极区域形成在半导体衬底中隧道氧化膜的下方。
如上所述，在本发明的半导体存储器件中，浮置栅极的两个侧表面在沟道长度方向上都是波浪形的，由此增大了浮置栅极和控制栅极之间的电容。因此，本发明的非易失性半导体存储器件在提高耦合比的同时保持了电荷保持力，由此，即使单元尺寸减小，也降低了编程和擦除所需的工作电压。
尽管已经参照其示范性实施例对本发明进行了特定展示和描述，本领域的普通技术人员要理解的是，在不背离权利要求书所界定的本发明的精神和范围的前提下，可以做出多种形式和细节上的变化。
本申请要求于2004年5月21日提交到韩国知识产权局的韩国专利申请No.10-2004-0036370的优先权，在此将其全文引入以做参考。
Claims (14)
1.一种非易失性半导体存储器件，其包括：
栅极叠层，其包括依次形成在半导体衬底上的隧道氧化膜、浮置栅极、层间绝缘膜和控制栅极；
第一扩散区，其形成在所述半导体衬底中所述栅极叠层的一个侧表面上；
第二扩散区，其形成在所述半导体衬底中所述栅极叠层的另一个侧表面上；以及
沟道区域，其形成在所述半导体衬底中、所述第一和第二扩散区之间，
其中所述浮置栅极在所述沟道的长度方向上是波浪形状的。
2.如权利要求1所述的器件，其中所述第一和第二扩散区形成在所述半导体衬底中，分别与所述栅极叠层的侧表面对准。
3.如权利要求1所述的器件，其中所述隧道氧化膜具有在所述半导体衬底上的浅区和深区。
4.如权利要求1所述的器件，其中所述栅极叠层、所述第一扩散区和所述第二扩散区形成存储晶体管区域。
5.如权利要求1所述的器件，其中与所述栅极叠层隔开的所述半导体衬底形成选择晶体管区域。
6.如权利要求5所述的器件，其中所述选择晶体管区域具有第二栅极叠层以及在所述第二栅极叠层的各侧表面处的所述第二扩散区和第三扩散区。
7.如权利要求1所述的器件，其中所述波浪形状重复出现且具有超过两次的循环。
8.一种非易失性半导体存储器件，其包括：
存储晶体管和选择晶体管，它们形成在半导体衬底上，其中
所述存储晶体管包括：
存储器栅氧化膜，其形成在所述半导体衬底上；
浮置栅极，其形成在所述存储器栅氧化膜上，且其在沟道长度方向上是波浪形状的；
层间绝缘膜和控制栅极，其依次形成在所述浮置栅极上；
源极区域，其形成在所述半导体衬底中，与所述浮置栅极和控制栅极的一个侧壁对准；以及
浮置结区，其形成在所述半导体衬底中，与所述浮置栅极和控制栅极的另一个侧壁对准，且
所述选择晶体管包括：
选择栅氧化膜，其与所述存储晶体管隔开；
选择栅极，其形成在所述选择栅氧化膜上；
源极区域，其利用了所述存储晶体管的浮置结区；以及
漏极区域，其与所述选择栅极的另一个侧壁对准形成。
9.如权利要求8所述的器件，其中所述波浪形状重复出现且具有超过两次的循环。
10.如权利要求8所述的器件，其中所述存储晶体管进一步包括隧道氧化膜，该隧道氧化膜形成在所述存储器栅氧化膜上且比所述存储器栅氧化膜薄。
11.如权利要求8所述的器件，其中所述浮置结区形成在所述半导体衬底中所述隧道氧化膜下方。
12.如权利要求8所述的器件，其中所述浮置结区为双杂质区，该双杂质区包括N+杂质区和N-杂质区，所述N+杂质区形成在所述半导体衬底中所述隧道氧化膜下方，所述N-杂质区形成在所述半导体衬底中、在所述浮置栅极和控制栅极下方和它们的另一侧壁处。
13.如权利要求12所述的器件，其中所述N-杂质区在所述半导体衬底中形成得比所述N+杂质区深。
14.一种非易失性半导体存储器件，其包括：
隧道氧化膜，其形成在半导体衬底上；
浮置栅极，其形成在所述隧道氧化膜上，且其在沟道长度方向上是波浪形状的；
层间绝缘膜和控制栅极，其依次形成在所述浮置栅极上；
源极区域，其形成在所述半导体衬底中，与所述浮置栅极和控制栅极的一个侧壁对准；以及
漏极区域，其形成在所述半导体衬底中，与所述浮置栅极和控制栅极的另一个侧壁对准。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR36370/04 | 2004-05-21 | ||
| KR1020040036370A KR100734261B1 (ko) | 2004-05-21 | 2004-05-21 | 커플링비를 향상시킬 수 있는 비휘발성 반도체 메모리 소자 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1707803A CN1707803A (zh) | 2005-12-14 |
| CN100495710C true CN100495710C (zh) | 2009-06-03 |
Family
ID=35374385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2005100737108A Expired - Fee Related CN100495710C (zh) | 2004-05-21 | 2005-05-20 | 用于提高耦合比的非易失性半导体存储器件及其制造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20050258472A1 (zh) |
| JP (1) | JP2005340819A (zh) |
| KR (1) | KR100734261B1 (zh) |
| CN (1) | CN100495710C (zh) |
| DE (1) | DE102005022575B4 (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101039801B1 (ko) * | 2008-10-07 | 2011-06-09 | 고려대학교 산학협력단 | 비휘발성 메모리 소자 및 이를 제조하는 방법 |
| CN103594519A (zh) * | 2013-11-11 | 2014-02-19 | 苏州智权电子科技有限公司 | 一种隧穿场效应浮栅晶体管及其制造方法 |
| CN109785870A (zh) * | 2018-12-18 | 2019-05-21 | 广东三维睿新科技有限公司 | 一种方便安装的数据快照用存储器 |
| CN114695370B (zh) * | 2022-05-31 | 2023-03-24 | 广州粤芯半导体技术有限公司 | 半导体结构及其制备方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4839705A (en) * | 1987-12-16 | 1989-06-13 | Texas Instruments Incorporated | X-cell EEPROM array |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930006977B1 (ko) * | 1990-12-07 | 1993-07-24 | 삼성전자 주식회사 | 고집적 반도체 메모리장치 및 그 제조방법 |
| JPH0745730A (ja) * | 1993-02-19 | 1995-02-14 | Sgs Thomson Microelettronica Spa | ２レベルのポリシリコンｅｅｐｒｏｍメモリ・セル並びにそのプログラミング方法及び製造方法、集積されたｅｅｐｒｏｍ記憶回路、ｅｅｐｒｏｍメモリ・セル及びそのプログラミング方法 |
| US5557569A (en) * | 1993-10-12 | 1996-09-17 | Texas Instruments Incorporated | Low voltage flash EEPROM C-cell using fowler-nordheim tunneling |
| KR0179791B1 (ko) * | 1995-12-27 | 1999-03-20 | 문정환 | 플래쉬 메모리 소자 및 그 제조방법 |
| US5780894A (en) * | 1996-02-23 | 1998-07-14 | Nippon Steel Corporation | Nonvolatile semiconductor memory device having stacked-gate type transistor |
| KR19980045174A (ko) * | 1996-12-09 | 1998-09-15 | 김광호 | 비휘발성 메모리 장치 및 그 제조 방법 |
| JP3159152B2 (ja) * | 1997-12-26 | 2001-04-23 | 日本電気株式会社 | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置のデータ消去方法 |
| JP3983969B2 (ja) * | 2000-03-08 | 2007-09-26 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP2003007869A (ja) * | 2001-06-26 | 2003-01-10 | Fujitsu Ltd | 半導体装置及びその製造方法 |
-
2004
- 2004-05-21 KR KR1020040036370A patent/KR100734261B1/ko not_active IP Right Cessation
-
2005
- 2005-04-18 US US11/108,946 patent/US20050258472A1/en not_active Abandoned
- 2005-05-09 DE DE102005022575A patent/DE102005022575B4/de not_active Expired - Fee Related
- 2005-05-20 CN CNB2005100737108A patent/CN100495710C/zh not_active Expired - Fee Related
- 2005-05-20 JP JP2005148569A patent/JP2005340819A/ja not_active Withdrawn
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4839705A (en) * | 1987-12-16 | 1989-06-13 | Texas Instruments Incorporated | X-cell EEPROM array |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050111167A (ko) | 2005-11-24 |
| KR100734261B1 (ko) | 2007-07-02 |
| CN1707803A (zh) | 2005-12-14 |
| DE102005022575A1 (de) | 2005-12-15 |
| JP2005340819A (ja) | 2005-12-08 |
| US20050258472A1 (en) | 2005-11-24 |
| DE102005022575B4 (de) | 2007-10-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090603 Termination date: 20100520 |