JP2005340819A - カップリング比を向上させることができる不揮発性半導体メモリ素子 - Google Patents

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Abstract

【課題】 カップリング比を向上させることができる不揮発性半導体メモリ素子を提供する。
【解決手段】 半導体基板上にトンネル酸化膜、フローティングゲート、層間絶縁膜及びコントロールゲートが順次に形成されたゲートスタックを含む不揮発性半導体メモリ素子である。前記ゲートスタックのうち、前記フローティングゲートは、両側面がチャンネル長手方向にウェーブ状に形成されて、カップリング比を向上させる。前記チャンネル長手方向へのウェーブ状のフローティングゲートは、写真エッチング工程を利用して形成できる。前記ゲートスタックの一側壁にアラインされて、前記半導体基板にソース領域が形成されており、前記ゲートスタックの他側壁にアラインされて、前記半導体基板にドレイン領域が形成されている。
【選択図】 図３

Description

本発明は、不揮発性半導体メモリ素子に関わり、さらに詳細には、カップリング比を向上させることができる不揮発性半導体メモリ素子に関する。
一般的に、半導体メモリ素子の種類には、色々なものがある。半導体メモリ素子のうち、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）種類の半導体メモリ素子は、電源供給が中断されれば、記憶された情報が消滅される特性を有する一方、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）種類の半導体メモリ素子は、外部から電源供給が中断されても、記憶された情報をそのまま維持する特性を有する。したがって、このようなＲＯＭ種類の半導体メモリ素子は、不揮発性半導体メモリ素子と呼ばれる。これら不揮発性半導体メモリ素子として、電気的に情報をプログラム及び消去できるＥＥＰＲＯＭ（ＥＥＰＲＯＭ：Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）素子を例として説明する。
図１は、従来の技術によるＥＥＰＲＯＭ素子のセルレイアウト図であり、図２は、図１のＩＩ−ＩＩによるセル断面図である。
具体的に、半導体基板１０上にゲート酸化膜１２及びトンネル酸化膜１４が形成されている。前記トンネル酸化膜１４は、前記メモリゲート酸化膜１２よりも薄く一部分に形成されている。前記メモリゲート酸化膜１２及びトンネル酸化膜１４上にフローティングゲート１６が形成されている。図１で、４０は、フローティングゲートを定義するためのマスクパターンを表す。４０と限定された部分が、エッチングされる部分である。前記フローティングゲート１６上に、層間絶縁膜１８及びコントロールゲート２０が形成されている。
前記フローティングゲート１６及びコントロールゲート２０の一側壁にアラインされて、半導体基板１０には、ソース領域２２が形成されており、前記トンネル酸化膜１４の下部及びトンネル酸化膜１４の右側の半導体基板１０には、フローティング接合領域２４が形成されている。前記ソース領域２２及びフローティング接合領域２４は、半導体基板１０がｐ型シリコン基板である場合、Ｎ＋不純物領域で構成される。前記トンネル酸化膜１４、フローティングゲート１６、層間絶縁膜１８、コントロールゲート２０が順次に形成されてゲートスタックを構成する。前記ゲートスタック、ソース領域２２及びフローティング接合領域２４で、メモリトランジスタ（ＭＴＲ：Ｍｅｍｏｒｙ ＴＲａｎｓｉｓｔｏｒ）を構成する。
前記メモリトランジスタＭＴＲと離隔されて半導体基板１０上に選択ゲート酸化膜２６が形成されている。前記選択ゲート酸化膜２６上には、第１導電膜パターン２８、絶縁膜パターン３０及び第２導電膜パターン３２で構成されるゲート３４が形成されている。前記ゲート３４の右側の半導体基板１０には、ドレイン領域３６が形成されている。前記ドレイン領域３６には、ビットライン（図示せず）が連結される。前記ドレイン領域３６は、半導体基板１０がｐ型シリコン基板である場合、Ｎ＋不純物領域で構成される。前記選択ゲート酸化膜２６、ゲート３４、フローティング接合領域２４及びドレイン領域３６で、選択トランジスタ（ＳＴＲ：Ｓｅｌｅｃｔｉｏｎ ＴＲａｎｓｉｓｔｏｒ）を構成する。
以上のような従来の不揮発性メモリ素子は、前記コントロールゲート２０に印加される電圧とフローティング接合領域２４に印加される電圧との差によって、前記トンネル酸化膜１４を通じてＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）電流が流れる。これにより、前記フローティングゲート１６に/から電子を注入/放出させてセルを消去するか、またはプログラムする。
しかし、前記不揮発性メモリ素子のプログラム及び消去動作時に使われる動作電圧は、カップリング比、すなわち、コントロールゲートに印加される電圧がフローティングゲートにいかほど誘起されるかによって決定される。したがって、前述した動作電圧を低めるためには、カップリング比を高めねばならないなが、不揮発性メモリ素子のセルが小さくなる場合、フローティングゲートとコントロールゲートとの間のキャパシタンス値が低くなって、さらにカップリング比が低くなる。
前記カップリング比を高めるための従来の方法は、フローティングゲートとコントロールゲートとの間の層間絶縁膜を薄くして、前記フローティングゲートとコントロールゲートとの間のキャパシタンス値を増加させるか、またはトンネル酸化膜を薄くしなければならない。しかし、前記層間絶縁膜又はトンネル酸化膜を薄くする方法は、電荷保有に致命的な損失が発生し、トンネル酸化膜を薄くすることは、パターニング限界及び信頼性の問題が発生する。
また、前記カップリング比を増加させるために、従来の方法は、フローティングゲートの表面を凸凹にエンボッシング処理するか、または前記フローティングゲートを高める方法が提案された。しかし、前記フローティングゲートの表面をエンボッシング処理する場合、前述したような電荷保有に致命的な損失が発生し、前記フローティングゲートを高める場合には、フローティングゲートを含むゲートスタックが高まってエッチングし難くなる。
本発明が解決しようとする技術的課題は、前記問題点を発生させずに、カップリング比を増加させることができる不揮発性半導体メモリ素子を提供することである。
前記課題を達成するために、本発明の一例による不揮発性半導体メモリ素子は、半導体基板上にトンネル酸化膜、フローティングゲート、層間絶縁膜及びコントロールゲートで構成されたゲートスタックが形成されている。前記ゲートスタックの一側面の前記半導体基板に第１拡散領域が形成され、前記ゲートスタックの他側面の前記半導体基板に第２拡散領域が形成される。前記第１拡散領域と第２拡散領域との間にチャンネル領域が形成され、前記フローティングゲートの両側面がチャンネル長手方向にウェーブ状に形成される。
本発明の他の例による不揮発性半導体メモリ素子は、半導体基板に形成されたメモリトランジスタ及び選択トランジスタを含んでなる。
前記メモリトランジスタは、半導体基板上に形成されたメモリゲート酸化膜及び前記メモリゲート酸化膜上に形成され、両側面がチャンネル長手方向にウェーブ状に形成されたフローティングゲートと、前記フローティングゲート上に順次に形成された層間絶縁膜及びコントロールゲートと、前記フローティングゲート及びコントロールゲートの一側壁にアラインされて前記半導体基板に形成されたソース領域と、前記フローティングゲート及びコントロールゲートの他側面の半導体基板に形成された形成されたフローティング接合領域と、を含む。
前記選択トランジスタは、前記メモリトランジスタと離隔されて形成された選択ゲート酸化膜と、前記選択ゲート酸化膜上に形成された選択ゲートと、前記メモリトランジスタのフローティング接合領域をソース領域として利用し、前記選択ゲートの他側壁にアラインされて形成されたドレイン領域と、を含んでなる。
また、本発明のさらに他の例による不揮発性半導体メモリ素子は、半導体基板上にトンネル酸化膜が形成されており、前記トンネル酸化膜上に、両側面がチャンネル長手方向にウェーブ状になるようフローティングゲートが形成されている。前記フローティングゲート上に順次に層間絶縁膜及びコントロールゲートが形成されている。前記フローティングゲート及びコントロールゲートの一側壁にアラインされて、前記半導体基板に形成されたソース領域が形成されている。前記フローティングゲート及びコントロールゲートの他側面にアラインされて、前記半導体基板に形成されたドレイン領域が形成されている。
本発明の不揮発性半導体メモリ素子は、チャンネル長手方向にフローティングゲートの両側面がウェーブ状に形成されて、前記フローティングゲートとコントロールゲートとの間のキャパシタンス値を増加させる。これにより、本発明の不揮発性半導体メモリ素子は、従来の技術の問題点である電荷保有損失を解決しつつもカップリング比が増加して、プログラム及び消去動作時に使われる動作電圧を低めることができ、セルサイズが小さくなっても、動作電圧が高まらなくできる。
以下、添付図面を参照して、本発明の実施形態を詳細に説明する。しかし、下記に例示する本発明の実施形態は、色々な他の形態に変形され、本発明の範囲は、後述する実施形態に限定されるものではない。本発明の実施形態は、当業者に本発明をさらに完全に説明するために提供されるものである。図面で、膜または領域のサイズまたは厚さは、明細書の明確性のために誇張されたものである。
以下では、不揮発性メモリ素子として、電気的に情報をプログラム及び消去できるＥＥＰＲＯＭ素子を例として説明する。
図３は、本発明によるＥＥＰＲＯＭ素子のセルレイアウト図であり、図４は、図３のＩＶ−ＩＶによるセル断面図である。図３及び図４では、選択トランジスタＳＴＲが表現されているが、省略することもある。このような場合、フローティング接合領域２４０がメモリトランジスタＭＴＲのドレイン領域となることができる。図３のＩＶ−ＩＶ方向は、チャンネル長手方向を表す。
具体的に、半導体基板１００上にメモリゲート酸化膜１２０と、前記メモリゲート酸化膜１２０内に前記メモリゲート酸化膜１２０よりも薄くトンネル酸化膜１４０が形成されている。すなわち、前記トンネル酸化膜１４０は、前記メモリゲート酸化膜１２０よりも薄く一部分に形成されている。前記メモリゲート酸化膜１２０は、半導体基板１００上に形成された第１厚さの第１メモリゲート酸化膜１２０ａと、前記トンネル酸化膜１４０の側面に接して、前記第１厚さと同じ第２厚さで形成された第２メモリゲート酸化膜１２０ｂとで構成される。
前記メモリゲート酸化膜１２０及びトンネル酸化膜１４０上に、フローティングゲート１６０が形成されている。図３で、４００は、フローティングゲートを定義するためのマスクパターンを表す。４００と限定された部分が、エッチングされる部分である。これにより、後で詳細に説明されるように、本発明は、カップリング比を向上させる目的で、チャンネル長手方向に前記フローティングゲート１６０がウェーブ状に形成されている。前記フローティングゲート１６０上に層間絶縁膜１８０及びコントロールゲート２００が形成されている。本発明のＥＥＰＲＯＭ素子は、前記メモリゲート酸化膜１２０、トンネル酸化膜１４０、フローティングゲート１６０、層間絶縁膜１８０及びコントロールゲート２００が順次に形成されて、ゲートスタックを構成する。
前記フローティングゲート１６０及びコントロールゲート２００の一側壁にアラインされて、前記半導体基板１００には、ソース領域２２０（第１拡散領域）が形成されている。前記ソース領域２２０は、半導体基板１００がｐ型シリコン基板である場合、Ｎ＋不純物領域で構成される。前記ソース領域２２０を構成するＮ＋不純物領域は、前記半導体基板１００がｐ型シリコン基板である場合、Ａｓを３０〜８０ＫｅＶのエネルギー及び９.０Ｅ１４〜９．０Ｅ１５／ｃｍ２のドーズ量で注入して形成する。
前記フローティングゲート１６０及びコントロールゲート２００の他側壁にアラインされて形成されつつ、前記トンネル酸化膜１４０の下部の半導体基板１００に、フローティング接合領域２４０（第２拡散領域）が形成されている。さらに詳細に、前記トンネル酸化膜１４０の下部及びトンネル酸化膜１４０の一側の前記半導体基板１００には、Ｎ＋不純物領域２４０ａ及びＮ−不純物領域２４０ｂで構成されるフローティング接合領域２４０が形成されている。前記フローティング接合領域２４０を構成するＮ＋不純物領域２４０ａは、前記トンネル酸化膜１４０の下部に形成され、前記半導体基板１００がｐ型シリコン基板である場合、前記半導体基板１００にＰを５０〜７０ＫｅＶのエネルギー及び７.０Ｅ１３〜１.０Ｅ１４／ｃｍ２のドーズ量で注入するか、またはＡｓを６０〜１２０ＫｅＶのエネルギー及び７.０Ｅ１３〜１.５Ｅ１４／ｃｍ２のドーズ量で注入して形成する。
前記フローティング接合領域２４０を構成するＮ−不純物領域２４０ｂは、前記ゲートスタックの他側の半導体基板１００に形成され、前記半導体基板１００がｐ型シリコン基板である場合、Ｐを７０〜１２０ＫｅＶのエネルギー及び５.０Ｅ１２〜１.２Ｅ１３／ｃｍ２のドーズ量で注入して形成する。特に、前記Ｎ−不純物領域２４０ｂは、前記Ｎ＋不純物領域２４０ａよりも深く形成する。
したがって、本発明のフローティング接合領域２４０は、Ｎ＋不純物領域２４０ａ及びＮ−不純物領域２４０ｂの二重不純物領域で構成される。これにより、本発明は、前記ゲートスタック、ソース領域２２０及びフローティング接合領域２４０（選択トランジスタのない場合には、ドレイン領域である）でメモリトランジスタＭＴＲを構成する。
前記メモリトランジスタＭＴＲと離隔されて、半導体基板１００上に選択ゲート酸化膜２６０が形成されている。前記選択ゲート酸化膜２６０上には、第１導電膜パターン２８０、層間絶縁膜パターン３００及び第２導電膜パターン３２０で構成されるゲート３４０が形成されている。前記選択ゲート酸化膜２６０とゲート３４０とで第２ゲートスタックが構成される。前記ゲート３４０の右側の半導体基板１０には、ドレイン領域３６０（第３拡散領域）が形成されている。前記ドレイン領域３６０には、ビットライン（図示せず）が連結される。
前記ドレイン領域３６０は、半導体基板１００がｐ型シリコン基板である場合、Ｎ＋不純物領域で構成される。前記ドレイン領域３６０を構成するＮ＋不純物領域は、前記半導体基板１００がｐ型シリコン基板である場合、Ａｓを３０〜８０ＫｅＶのエネルギー及び９.０Ｅ１４〜９.０Ｅ１５／ｃｍ２のドーズ量で注入して形成する。結果的に、前記選択ゲート酸化膜２６０、ゲート３４０、フローティング接合領域２４０（選択トランジスタのソース領域である）及びドレイン領域３６０で選択トランジスタＳＴＲ（選択トランジスタ領域）を構成する。
次いで、不揮発性メモリ素子として、フラッシュメモリ素子のセルを例として説明する。
図５は、本発明によるフラッシュメモリ素子のセルレイアウト図であり、図６は、図５のＶＩ−ＶＩによるセル断面図である。図５及び図６で、図３及び図４と同じ参照番号は、同じ部材を表す。
具体的に、図５のＶＩ−ＶＩ方向は、チャンネル長手方向を表す。図５のフラッシュメモリ素子のセルレイアウト図は、図３のＥＥＰＲＯＭ素子のセルレイアウト図と比較する時、便宜上、選択トランジスタを省略した。もちろん、本発明のフラッシュメモリ素子も、前記ＥＥＰＲＯＭ素子で説明したように、選択トランジスタを構成しなくても良い。そして、図６のフラッシュメモリ素子のメモリトランジスタは、図４のＥＥＰＲＯＭ素子のメモリトランジスタと比較する時、トンネル酸化膜の形成部分が若干異なり、プログラム又は消去方式が異なることを除いては、同一である。
さらに詳細に、本発明のフラッシュメモリ素子のセルトランジスタは、半導体基板１００上にトンネル酸化膜１４０及びフローティングゲート１６０が形成されている。特に、トンネル酸化膜１４０は、図４とは違って、半導体基板１００上に均一な（一定の）厚さで形成されている。図５で、４００は、フローティングゲートを定義するためのマスクパターンを表す。４００と限定された部分が、エッチングされる部分である。これにより、後述されるように、本発明は、カップリング比を向上させる目的で、チャンネル長手方向に前記フローティングゲート１６０がウェーブ状に形成されている。前記フローティングゲート１６０上に、層間絶縁膜１８０及びコントロールゲート２００が形成されている。
前記フローティングゲート１６０及びコントロールゲート２００の一側壁にアラインされて、半導体基板１００には、ソース領域２２０が形成されており、前記フローティングゲート１６０及びコントロールゲート２００の他側壁にアラインされて、ドレイン領域３６０が形成されている。前記ソース領域２２０及びドレイン領域３６０は、半導体基板１００がｐ型シリコン基板である場合、Ｎ＋不純物領域で構成される。前記ソース領域２２０及びドレイン領域３６０を構成するＮ＋不純物領域は、前記半導体基板１００がｐ型シリコン基板である場合、Ａｓを３０〜８０ＫｅＶのエネルギー及び９.０Ｅ１４〜９.０Ｅ１５／ｃｍ２のドーズ量で注入して形成する。
結果的に、前記トンネル酸化膜１４０、フローティングゲート１６０、層間絶縁膜１８０、コントロールゲート２００が順次に形成されてゲートスタックを構成する。これにより、前記ゲートスタック、ソース領域２２０及びドレイン領域３６０でメモリトランジスタＭＴＲが構成される。
以上のような本発明のＥＥＰＲＯＭ素子又はフラッシュメモリ素子は、前記コントロールゲート２００に印加される電圧とフローティング接合領域２４０に印加される電圧との差によって、前記トンネル酸化膜１４０を通じて電流が流れる。これにより、前記フローティングゲート１６０に電子を注入するか、または前記フローティングゲート１６０から電子を放出させてセルを消去するか、またはプログラムする。
特に、本発明のＥＥＰＲＯＭ素子又はフラッシュメモリ素子は、前記チャンネル長手方向にフローティングゲートの両側面がウェーブ状に形成されて、前記フローティングゲートとコントロールゲートとの間のキャパシタンス値を増加させる。これにより、本発明のＥＥＰＲＯＭ素子又はフラッシュメモリ素子は、カップリング比を増加させて、プログラム及び消去動作時に使われる動作電圧を低めることができる。
図７は、従来の技術によって、不揮発性半導体メモリ素子のフローティングゲートをパターニングする過程を説明するための図面であり、図８及び図９は、本発明による不揮発性半導体メモリ素子のフローティングゲートをパターニングする過程を説明するための図面である。
具体的に、図７に示したマスクパターンＭ１を利用して、フローティングゲートを写真エッチング工程で形成する場合、右側図面に示したように、パターンプロファイルＰ１の均一なフローティングゲート１６が形成される。図７で、“Ｅ”は、エッチングされる部分を表す。
一方、図８及び図９に示したマスクパターン４００を利用して、写真エッチング工程で形成する場合、右側図面に示したように、パターンプロファイルＰ３がウェーブ状にフローティングゲート１６０を形成する。前記ウェーブ状は、２回以上の周期を有して反復されて形成される。図８及び図９で、“Ｅ”は、エッチングされる部分を表す。特に、図９のフローティングゲート１６０は、図８と比較してさらに激しいウェーブ状である。結果的に、本発明の不揮発性半導体メモリ素子のフローティングゲート１６０は、前記チャンネル長手方向に両側面がウェーブ状に形成される。
図１０は、本発明によって形成される不揮発性半導体メモリ素子のフローティングゲートの形状を模式的に示す斜視図である。
具体的に、図８及び図９に示したマスクパターン４００を利用して、フローティングゲートを写真エッチング工程で形成する場合、パターンプロファイルＰ３がウェーブ状にフローティングゲート１６０を形成する。
図１１は、本発明による不揮発性半導体メモリ素子の製造方法を示すフローチャートである。
具体的に、半導体基板上にトンネル酸化膜を形成する。前記トンネル酸化膜は、不揮発性半導体メモリ素子がＥＥＰＲＯＭ素子である場合、後に形成されるフローティングゲートの下部の一部分に形成され、フラッシュメモリ素子である場合には、後に形成されるフローティングゲートの下部の全部分に一定厚さ（均一な厚さ）で形成される（ステップＳ１）。
次いで、前記トンネル酸化膜上に、カップリング比を向上させるように、両側面がチャンネル長手方向にウェーブ状になるようフローティングゲートを形成する。特に、前記両側面にチャンネル長手方向に屈曲されたフローティングゲートの形成は、前記図８ないし図１０に説明したように、写真エッチング工程を利用して行う（ステップＳ３）。
次いで、前記フローティングゲート上に層間絶縁膜を形成する（ステップＳ５）。次いで、前記層間絶縁膜上にコントロールゲートを形成する（ステップＳ７）。次いで、前記フローティングゲート及びコントロールゲートの両側壁にそれぞれアラインされて、前記半導体基板にソース領域及びドレイン領域とそれら間にチャンネル領域とを形成する（ステップＳ９）。特に、不揮発性半導体メモリ素子がＥＥＰＲＯＭ素子である場合には、前記工程で、前記トンネル酸化膜の下部の半導体基板にもドレイン領域を形成する。
本発明は、添付された図面に示された一実施例を参考として説明されたが、これは例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施例が可能であることが分かる。したがって、本発明の真の保護範囲は、特許請求の範囲によって決定されなければならない。
本発明は、半導体メモリ素子、さらに詳細には、不揮発性半導体メモリ素子、特に、カップリング比を向上させて動作電圧を低めることができる不揮発性反動体メモリ素子に適用可能である。
従来の技術によるＥＥＰＲＯＭ素子のセルレイアウト図である。 図１のＩＩ−ＩＩによるセル断面図である。 本発明によるＥＥＰＲＯＭ素子のセルレイアウト図である。 図３のＩＶ−ＩＶによるセル断面図である。 本発明によるフラッシュメモリ素子のセルレイアウト図である。 図５のＶＩ−ＶＩによるセル断面図である。 従来の技術によって、不揮発性半導体メモリ素子のフローティングゲートをパターニングする過程を説明するための図面である。 本発明による不揮発性半導体メモリ素子のフローティングゲートをパターニングする過程を説明するための図面である。 本発明による不揮発性半導体メモリ素子のフローティングゲートをパターニングする過程を説明するための図面である。 本発明によって形成される不揮発性半導体メモリ素子のフローティングゲートの形状を模式的に示す斜視図である。 本発明による不揮発性半導体メモリ素子の製造方法を示すフローチャートである。
符号の説明
２００ コントロールゲート
２２０ ソース領域
２４０ フローティング接合領域
３２０ 第２導電膜パターン
３６０ ドレイン領域
４００ マスクパターン
ＳＴＲ 選択トランジスタ
ＭＴＲ メモリトランジスタ

Claims (18)

  1. 半導体基板上にトンネル酸化膜、フローティングゲート、層間絶縁膜及びコントロールゲートが順次に形成されたゲートスタックと、
    前記ゲートスタックの一側面の前記半導体基板に形成された第１拡散領域と、
    前記ゲートスタックの他側面の前記半導体基板に形成された第２拡散領域と、
    前記第１拡散領域と第２拡散領域との間に形成されたチャンネル領域と、を含んでなり、
    前記フローティングゲートの両側面がチャンネル長手方向にウェーブ状に形成されたことを特徴とする不揮発性半導体メモリ素子。
  2. 前記トンネル酸化膜は、前記半導体基板上で一定の厚さで形成されていることを特徴とする請求項１に記載の不揮発性半導体メモリ素子。
  3. 前記第１拡散領域及び第２拡散領域は、それぞれ前記ゲートスタックの両側面にアラインされて、前記半導体基板に形成されていることを特徴とする請求項２に記載の不揮発性半導体メモリ素子。
  4. 前記トンネル酸化膜は、前記半導体基板上で薄く形成された領域と厚く形成された領域とを有することを特徴とする請求項１に記載の不揮発性半導体メモリ素子。
  5. 前記ゲートスタック、前記第１拡散領域及び第２拡散領域は、メモリトランジスタ領域をなし、前記ゲートスタックと離隔されて前記半導体基板上に選択トランジスタ領域をさらに含むことを特徴とする請求項１に記載の不揮発性半導体メモリ素子。
  6. 前記選択トランジスタ領域は、第２ゲートスタック及び前記第２ゲートスタックの両側面にそれぞれ第２拡散領域と第３拡散領域とを有することを特徴とする請求項６に記載の不揮発性半導体メモリ素子。
  7. 前記フローティングゲートは、ウェーブ状に形成されてカップリング比を向上させることを特徴とする請求項１に記載の不揮発性半導体メモリ素子。
  8. 前記ウェーブ状は、２回以上の周期を有して反復されることを特徴とする請求項１に記載の不揮発性半導体メモリ素子。
  9. 半導体基板に形成されたメモリトランジスタ及び選択トランジスタを含んでなる不揮発性半導体メモリ素子において、
    前記メモリトランジスタは、半導体基板上に形成されたメモリゲート酸化膜及び前記メモリゲート酸化膜上に形成され、両側面がチャンネル長手方向にウェーブ状に形成されたフローティングゲートと、前記フローティングゲート上に順次に形成された層間絶縁膜及びコントロールゲートと、前記フローティングゲート及びコントロールゲートの一側壁にアラインされて前記半導体基板に形成されたソース領域と、前記フローティングゲート及びコントロールゲートの他側面の半導体基板に形成されたフローティング接合領域と、を含み、
    前記選択トランジスタは、前記メモリトランジスタと離隔されて形成された選択ゲート酸化膜と、前記選択ゲート酸化膜上に形成された選択ゲートと、前記メモリトランジスタのフローティング接合領域をソース領域として利用して、前記選択ゲートの他側壁にアラインされて形成されたドレイン領域と、を含んでなることを特徴とする不揮発性半導体メモリ素子。
  10. 前記フローティングゲートは、ウェーブ状に形成されてカップリング比を向上させることを特徴とする請求項９に記載の不揮発性半導体メモリ素子。
  11. 前記ウェーブ状は、２回以上の周期を有して反復されることを特徴とする請求項９に記載の不揮発性半導体メモリ素子。
  12. 前記メモリトランジスタは、前記メモリゲート酸化膜内に、前記メモリゲート酸化膜よりも薄く形成されたトンネル酸化膜をさらに含むことを特徴とする請求項９に記載の不揮発性半導体メモリ素子。
  13. 前記フローティング接合領域は、前記トンネル酸化膜の下部の半導体基板にも形成されることを特徴とする請求項９に記載の不揮発性半導体メモリ素子。
  14. 前記フローティング接合領域は、前記トンネル酸化膜の下部に形成されたＮ＋不純物領域と、前記フローティングゲート及びコントロールゲートの他側壁の下部の半導体基板に形成されたＮ−不純物領域との二重不純物領域で構成されることを特徴とする請求項９に記載の不揮発性半導体メモリ素子。
  15. 前記Ｎ−不純物領域は、前記Ｎ＋不純物領域よりもさらに深く形成されていることを特徴とする請求項１４に記載の不揮発性半導体メモリ素子。
  16. 半導体基板上に形成されたトンネル酸化膜と、
    前記トンネル酸化膜上に形成され、両側面がチャンネル長手方向にウェーブ状に形成されているフローティングゲートと、
    前記フローティングゲート上に順次に形成された層間絶縁膜及びコントロールゲートと、
    前記フローティングゲート及びコントロールゲートの一側壁にアラインされて、前記半導体基板に形成されたソース領域と、
    前記フローティングゲート及びコントロールゲートの他側面にアラインされて、前記半導体基板に形成されたドレイン領域と、
    を含んでなることを特徴とする不揮発性半導体メモリ素子。
  17. 前記トンネル酸化膜は、前記半導体基板上で一定の厚さで形成されていることを特徴とする請求項１６に記載の不揮発性半導体メモリ素子。
  18. 前記フローティングゲートは、ウェーブ状に形成されてカップリング比を向上させることを特徴とする請求項１６に記載の不揮発性半導体メモリ素子。
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* Cited by examiner, † Cited by third party
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KR101039801B1 (ko) * 2008-10-07 2011-06-09 고려대학교 산학협력단 비휘발성 메모리 소자 및 이를 제조하는 방법
CN103594519A (zh) * 2013-11-11 2014-02-19 苏州智权电子科技有限公司 一种隧穿场效应浮栅晶体管及其制造方法
CN109785870A (zh) * 2018-12-18 2019-05-21 广东三维睿新科技有限公司 一种方便安装的数据快照用存储器
CN114695370B (zh) * 2022-05-31 2023-03-24 广州粤芯半导体技术有限公司 半导体结构及其制备方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4839705A (en) * 1987-12-16 1989-06-13 Texas Instruments Incorporated X-cell EEPROM array
KR930006977B1 (ko) * 1990-12-07 1993-07-24 삼성전자 주식회사 고집적 반도체 메모리장치 및 그 제조방법
JPH0745730A (ja) * 1993-02-19 1995-02-14 Sgs Thomson Microelettronica Spa ２レベルのポリシリコンｅｅｐｒｏｍメモリ・セル並びにそのプログラミング方法及び製造方法、集積されたｅｅｐｒｏｍ記憶回路、ｅｅｐｒｏｍメモリ・セル及びそのプログラミング方法
US5557569A (en) * 1993-10-12 1996-09-17 Texas Instruments Incorporated Low voltage flash EEPROM C-cell using fowler-nordheim tunneling
KR0179791B1 (ko) * 1995-12-27 1999-03-20 문정환 플래쉬 메모리 소자 및 그 제조방법
US5780894A (en) * 1996-02-23 1998-07-14 Nippon Steel Corporation Nonvolatile semiconductor memory device having stacked-gate type transistor
KR19980045174A (ko) * 1996-12-09 1998-09-15 김광호 비휘발성 메모리 장치 및 그 제조 방법
JP3159152B2 (ja) * 1997-12-26 2001-04-23 日本電気株式会社 不揮発性半導体記憶装置及び不揮発性半導体記憶装置のデータ消去方法
JP3983969B2 (ja) * 2000-03-08 2007-09-26 株式会社東芝 不揮発性半導体記憶装置
JP2003007869A (ja) * 2001-06-26 2003-01-10 Fujitsu Ltd 半導体装置及びその製造方法

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