KR100972906B1 - 플래쉬 메모리 셀 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 채널의 길이 방향 단부의 폭을 중심부에 비하여 상대적으로 좁게 형성함으로써 프로그램 동작과 소거 동작을 개선시킨 플래쉬 메모리 셀 제조 방법을 개시한다.
본 발명에 따른 플래쉬 메모리 셀은, 소스와 드레인을 포함하는 액티브 영역의 상부에 게이트가 상기 소스와 드레인 간의 채널을 형성하도록 구성되고, 상기 게이트는 길이 방향의 양단부의 폭이 중심부의 폭에 비하여 좁게 형성되며, 터널 옥사이드의 두께도 상기 길이 방향 양단부가 상대적으로 얇게 형성된다. 따라서, 플래쉬 메모리 셀은 게이트 구조 변경에도 불구하고 쇼트 채널 효과나 캐패시턴스 비의 변화가 거의 없는 상태를 유지하면서 프로그램 동작 특성과 소거 동작 특성이 개선되는 효과가 있다.
Description
도 1은 일반적인 플래쉬 메모리 셀의 프로그램 동작을 설명하는 단면도
도 2는 일반적인 플래쉬 메모리 셀의 소거 동작을 설명하는 단면도
도 3 내지 도 8은 본 발명에 따른 플래쉬 메모리 셀 제조 방법의 실시예를 설명하는 공정도
도 9는 도 8의 9-9 부분 단면도
도 10은 도 8의 10-10 부분 단면도
도 11은 도 8의 10-10 부분의 프로그램 동작을 설명하는 단면도
도 12는 도 8의 10-10 부분의 소거 동작을 설명하는 단면도
본 발명은 플래쉬 메모리 셀 및 그의 제조 방법에 관한 것으로서, 보다 상세하게는 채널의 길이 방향 단부의 폭을 중심부에 비하여 상대적으로 좁게 형성함으로써 프로그램 동작과 소거 동작을 개선시킨 플래쉬 메모리 셀 제조 방법에 관한 것이다.
플래쉬 메모리에 형성되는 셀은 게이트 패턴에 의하여 형성되는 채널의 폭과 옥사이드 막의 두께가 일정하다. 상기한 플래쉬 메모리 셀은 데이터를 기록하는 프로그램 동작과 데이터를 지우는 소거 동작이 보다 효율적으로 수행될 수 있는 구조의 제시가 필요한 실정이다.
플래쉬 메모리 셀은 프로그램 동작시, 도 1과 같이 소스(10)에 0V, 드레인(12)에 +5V를 인가하고 게이트에 +9V를 인가한다. 게이트는 컨트롤 게이트(14), ONO 옥사이드(18), 플로팅 게이트(16), 및 터널 옥사이드(Tunnel Oxide)(20)가 적층되어 있다.
프로그램 동작시 도 1과 같이 전압이 각 단자에 인가되면, 핫 일렉트론(e)이 발생되어서 플로팅 게이트(16)에 주입된다.
또한, 소거 동작시 도 2와 같이 소스(10)에 +5V, 게이트에 -7V를 인가하고, 드레인(12)은 오픈(open)시킨다. 그러면 플로팅 게이트(16)에 존재하는 일렉트론(e)이 F-N 터널링에 의하여 소스(10) 쪽으로 방출된다.
도 1 및 도 2와 같이, 프로그램 동작을 고려하여 핫 일렉트론을 쉽게 발생시키기 위해서, 게이트 채널의 폭을 줄이는 방법이 제시될 수 있다. 그리고, 소거 동작을 고려하여 터널링을 쉽게 발생시키기 위해서, 터널 옥사이드(20)의 폭을 감소시키는 방법이 제시될 수 있다.
그러나, 게이트의 폭을 감소시키면 쇼트 채널 효과(Short channel effect)의 문제점이 발생될 수 있다.
또한, 터널 옥사이드(20)의 폭을 감소시키면 캐패시턴스가 증가되어 그에 따 른 다른 문제점이 야기될 수 있다.
구체적으로, 터널링을 위하여 터널 옥사이드에 인가되는 전압은 컨트롤 게이트(14)에 인가되는 전압에 의한 것이고, 그 양은 겐트롤 게이트(14)와 플로팅 게이트(16) 사이의 ONO 옥사이드(18)와 터널 옥사이드(20)의 캐패시턴스에 좌우된다.
동일 전하량이 저장된 상태에서 캐패시턴스가 증가하면 터널 옥사이드(20)에 인가되는 전압이 감소하며, 결과적으로 프로그램이나 소거 동작시 효율성이 떨어지는 문제점이 있다.
따라서, 종래의 플래쉬 메모리 셀은 그 구조적 문제로 인하여 프로그램 동작과 소거 동작의 효율성을 개선시키는데 한계를 갖는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 플래쉬 메모리 셀의 게이트 폭을 중심부에 비하여 단부를 좁게 형성함으로써 프로그램 동작 특성과 소거 동작 특성을 개선시킴에 있다.
본 발명에 따른 플래쉬 메모리 셀은, 소스와 드레인을 포함하는 액티브 영역의 상부에 게이트가 상기 소스와 드레인 간의 채널을 형성하도록 구성되고, 상기 게이트는 길이 방향의 양단부의 폭이 중심부의 폭에 비하여 좁게 형성되며, 터널 옥사이드의 두께도 상기 길이 방향 양단부가 상대적으로 얇게 형성됨이 바람직하다.
본 발명에 따른 플래쉬 메모리 셀 제조 방법은 기판 상에 소정 부분의 폭이 좁도록 게이트를 패터닝하여 형성하는 제 1 단계 및 상기 게이트의 측벽을 형성하고, 소스와 드레인을 이온주입으로 형성하는 제 2 단계를 구비하다.
여기에서 상기 제 1 단계는, 상기 기판 상에 상기 게이트의 폭을 좁도록 형성할 부분에 산화 억제물을 이온주입시키는 제 3 단계; 상기 기판 상의 상기 게이트를 형성할 영역에 터널 옥사이드, 플로팅 게이트, 옥사이드 및 컨트롤 게이트를 포함하는 상기 게이트 형성을 위한 다층막을 순차적으로 적층시키며, 상기 터널 옥사이드는 상기 산화 억제물의 영향으로 상기 이온주입된 영역의 두께가 상대적으로 얇게 형성되는 제 4 단계; 및 상기 다층막을 소정 부분의 폭이 좁도록 패터닝하여 상기 게이트를 형성하는 제 5 단계를 구비함이 바람직하다.
여기에서, 산화 억제물은 나이트로젠이 사용될 수 있으며, 상기 이온주입 영역은 상기 게이트의 길이 방향 양단으로 제한됨이 바람직하다.
이하, 본 발명에 따른 플래쉬 메모리 셀 및 그 제조 방법의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
본 발명에 따른 실시예는 게이트의 길이 방향 양단의 채널 폭을 중심부에 비하여 좁게 형성하고, 게이트에 포함되는 터널 옥사이드의 두께도 채널 폭이 좁은 곳이 얇도록 형성하는 것이다.
먼저, 상기한 구조를 갖는 플래쉬 메모리 셀 제조 방법을 도 3 내지 도 8을 참조하여 설명한다.
도 3과 같이 실리콘 웨이퍼 상에 웰(30)과 아이솔레이션(32)이 형성되고, 그 후 게이트 공정이 진행된다.
먼저, 후에 증착될 터널 옥사이드(42)의 두께가 영역에 따라 차이를 갖도록 이온주입이 액티브 영역의 서로 대응되는 양변부에 실시된다. 이때 이온주입되는 영역은 차후 패터닝될 게이트 중 폭이 좁은 영역이 형성될 부분에 해당된다.
구체적으로, 도 3의 기판 상에 포토레지스트가 코팅한 후 노광 및 현상되며, 그 결과 도 4a 및 도 4b와 같이 포토레지스트(34)는 상기 과정에 의하여 이온주입할 액티브 영역 즉 웰(30) 영역의 서로 대응되는 양변부가 노출되는 패턴을 갖는다.
그 후 산화 억제물이 도 5a 및 도 5b와 같이 포토레지스트(34)가 형성되지 않은 웰(30) 영역에 이온주입된다. 이때 산화 억제물은 나이트로젠(Nitrogen)(36)이 이용된다.
상기와 같이 웰(30) 영역 즉 액티브 영역에 나이트로젠(36)을 이온주입한 후 포토레지스트(34)가 제거되고, 그 상부에 게이트 형성을 위한 다층막(40)이 도 6a 및 도 6b와 같이 형성된다.
다층막으로 터널 옥사이드(42), 플로팅 게이트(44), ONO 옥사이드(46), 컨트롤 게이트(48)가 포함된다.
이 중, 터널 옥사이드(42)는 단위 산화 공정에 의하여 형성되는데, 산화 과정에서 하부에 나이트로젠이 이온주입된 영역은 다른 영역에 비하여 산화가 작게되어 상대적으로 얇은 두께를 갖는다.
상기와 같이 다층막(40)이 형성된 후 이를 패터닝하여 게이트를 형성한다.
즉, 도 7과 같이 다층막(40)이 형성된 상부에 포토레지스트(50) 패턴이 코 팅, 노광 및 현상을 거쳐서 형성되며, 이때 포토레지스트(50)는 길이 방향 단부 즉 나이트로젠이 이온주입된 영역의 폭이 중심부에 비하여 좁은 형상을 갖는다.
그 후, 식각이 진행되어 포토레지스트(50)가 잔류되지 않은 다층막(40)은 제거됨으로써 도 8과 같이 다층막(40)에 의한 게이트가 패터닝되며, 그 후 측벽(52)이 형성되고, 소스와 드레인(54)이 이온주입에 의하여 형성된다.
상기한 바와 같은 공정에 의하여 본 발명에 따른 플래쉬 메모리 셀이 제조된다.
이때, 도 8의 9-9 부분 단면은 도 9와 같으며, 이를 참조하면 게이트의 채널 폭이 넓게 형성된다. 이와 다르게 도 8의 10-10 부분 단면은 도 10과 같으며, 이를 참조하면 게이트 채널 폭이 도 9에 비하여 좁게 형성된다.
그리고, 도 9의 터널 옥사이드(42)는 도 10의 터널 옥사이드(42)에 비하여 두껍게 형성된다.
그러므로, 본 발명에 따른 실시예는 도 11과 같이 프로그램 동작을 위하여 소스에 0V가 인가되고, 드레인에 +5V가 인가되며, 게이트에 +9V가 인가되면, 플래쉬 메모리 셀은 게이트의 폭이 좁은 부분은 넓은 부분보다 강한 수평 전계가 인가되고, 그에 의하여 핫 일렉트론이 쉽게 생성된다. 또한 게이트의 폭이 좁은 부분은 터널 옥사이드(42)의 두께가 얇기 때문에 일렉트론의 터널링에 의한 프로그램 동작이 용이하다.
이와 반대로, 본 발명에 따른 실시예는 도 12와 같이 소거 동작을 위하여 소스에 +5V가 인가되고, 드레인은 오픈되며, 게이트에 -7V가 인가되면, 플래쉬 메모 리 셀은 게이트의 폭이 좁은 부분은 터널링이 쉽게 발생되며, 결국 소거 동작이 용이해진다.
상기한 바와 같이 게이트의 구조가 변경되지만, 본 발명에 따른 실시예는 게이트의 일부에만 터널 옥사이드의 두께와 폭이 감소되므로 ONO 옥사이드와 대비한 캐패시턴스의 비율이 크게 변화되지 않는다. 그러므로 컨트롤 게이트에 인가되는 전압이 터널 옥사이드에 전달되는데 어려움이 발생되지 않는다.
또한, 상기한 본 발명에 따른 실시예는 결국 플래쉬 메모리 셀에서 쇼트 채널 효과의 발생을 억제하면서 프로그램과 소거 동작에 필요한 동작 전압을 줄일수 있다.
따라서, 본 발명에 의하면 게이트 구조 변경에도 불구하고 쇼트 채널 효과나 캐패시턴스 비의 변화가 거의 없는 상태를 유지하면서 프로그램 동작 특성과 소거 동작 특성이 개선되는 효과가 있다.
Claims (6)
- 소스와 드레인을 포함하는 액티브 영역의 상부에 게이트가 상기 소스와 드레인 간의 채널을 형성하도록 구성되고, 상기 게이트는 길이 방향의 양단부의 폭이 중심부의 폭에 비하여 좁게 형성됨을 특징으로 하는 플래쉬 메모리 셀;
- 제 1 항에 있어서,상기 게이트는 상기 액티브 영역에 접하는 터널 옥사이드를 포함하며, 상기 터널 옥사이드는 상기 길이 방향의 양단부의 폭이 좁은 영역의 두께가 상기 중심부에 비하여 얇게 형성됨을 특징으로 하는 플래쉬 메모리 셀.
- 기판 상에 소정 부분의 폭이 좁도록 게이트를 패터닝하여 형성하는 제 1 단계; 및상기 게이트의 측벽을 형성하고, 소스와 드레인을 이온주입으로 형성하는 제 2 단계를 구비함을 특징으로 하는 플래쉬 메모리 셀 제조 방법.
- 제 3 항에 있어서, 상기 제 1 단계는,상기 기판 상에 상기 게이트의 폭을 좁도록 형성할 부분에 산화 억제물을 이온주입시키는 제 3 단계;상기 기판 상의 상기 게이트를 형성할 영역에 터널 옥사이드, 플로팅 게이 트, 옥사이드 및 컨트롤 게이트를 포함하는 상기 게이트 형성을 위한 다층막을 순차적으로 적층시키며, 상기 터널 옥사이드는 상기 산화 억제물의 영향으로 상기 이온주입된 영역의 두께가 상대적으로 얇게 형성되는 제 4 단계; 및상기 다층막을 소정 부분의 폭이 좁도록 패터닝하여 상기 게이트를 형성하는 제 5 단계를 구비함을 특징으로 하는 플래쉬 메모리 셀 제조 방법.
- 제 4 항에 있어서,상기 제 3 단계에서 산화 억제물은 나이트로젠이 사용됨을 특징으로 하는 플래쉬 메모리 셀 제조 방법.
- 제 3 항에 있어서,상기 이온주입 영역은 상기 게이트의 길이 방향 양단으로 제한됨을 특징으로 하는 플래쉬 메모리 셀 제조 방법.
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