JP2006191004A - メモリ素子及びその製造方法 - Google Patents

メモリ素子及びその製造方法 Download PDF

Info

Publication number
JP2006191004A
JP2006191004A JP2005352408A JP2005352408A JP2006191004A JP 2006191004 A JP2006191004 A JP 2006191004A JP 2005352408 A JP2005352408 A JP 2005352408A JP 2005352408 A JP2005352408 A JP 2005352408A JP 2006191004 A JP2006191004 A JP 2006191004A
Authority
JP
Japan
Prior art keywords
trench
oxide film
floating gate
semiconductor substrate
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005352408A
Other languages
English (en)
Other versions
JP4486032B2 (ja
Inventor
Heung Jin Kim
フン ジン キム
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
DongbuAnam Semiconductor Inc
Original Assignee
DongbuAnam Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by DongbuAnam Semiconductor Inc filed Critical DongbuAnam Semiconductor Inc
Publication of JP2006191004A publication Critical patent/JP2006191004A/ja
Application granted granted Critical
Publication of JP4486032B2 publication Critical patent/JP4486032B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/938—Lattice strain control or utilization

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

【課題】コントロールゲートとフローティングゲートを垂直形態で構成し、セルを小さくし、高カップリング比を実現し、プログラミング時電圧を低減したスプリットゲートフラッシュEEPROMとその製造方法を提供し、コントロール及びフローティングゲートを一部オーバーラップして消去特性を向上する。
【解決手段】トレンチを備えた半導体基板と、トレンチ両側壁に形成したトンネリング酸化膜と、トンネリング酸化膜上のトレンチ両側壁に独立に順次形成したフローティングゲート、誘電体膜及びコントロールゲートと、フローティングゲート、誘電体膜及びコントロールゲート側壁に形成したバッファ誘電体膜と、トレンチ底面半導体基板に形成したソースジャンクションと、ソースジャンクションに電気接続し、バッファ誘電体膜間のトレンチ内に形成したソース電極と、トレンチを除く半導体基板表面に形成したドレインジャンクションを有する。
【選択図】図４ｈ

Description

本発明はメモリ素子に関し、特にスプリットゲートフラッシュＥＥＰＲＯＭ及びその製造方法に関する。
不揮発性メモリセルの１種類のフラッシュＥＥＰＲＯＭセルは、電気的な記録及び消去の機能を有しており、その構造は大きく積層構造と、スプリットゲート構造とに分けられえる。
かかる従来の積層構造のフラッシュＥＥＰＲＯＭと、スプリットゲート構造のフラッシュＥＥＰＲＯＭについて説明する。
図１は、従来の積層型フラッシュＥＥＰＲＯＭセルの断面図で、図２は、従来のスプリットゲートフラッシュＥＥＰＲＯＭセルの断面図である。
従来の積層型フラッシュＥＥＰＲＯＭは、図１に示したように、Ｐ型半導体基板１上にトンネリング酸化膜２、フローティングゲート３、層間ポリ酸化膜４及びコントロールゲート５が順次形成される。そして、前記フローティングゲート３及びコントロールゲート５の両側の前記ｐ型半導体基板１に高濃度のｎ型不純物イオン注入によってソース／ドレイン領域６、７が形成される。
したがって、積層型フラッシュＥＥＰＲＯＭセルは、基板にフローティングゲート３と、コントロールゲート５とが積層された構造を有しているため、セルの占める面積は小さいが、セルを消去する機能時に過剰に消去されるという問題があった。
このようなセルの過剰消去の問題を解決するために提案されたものがスプリットゲートフラッシュＥＥＰＲＯＭである。即ち、従来のスプリットゲートフラッシュＥＥＰＲＯＭは、図２に示したように、ｐ型半導体基板１にトンネリング酸化膜２が形成され、前記トンネリング酸化膜２上の所定の部分にフローティングゲート３が形成される。そして、前記フローティングゲート３上に層間ポリ酸化膜４が形成され、前記フローティングゲート３の一方の前記ｐ型半導体基板１にセレクトゲート酸化膜８が形成され、前記層間ポリ酸化膜４と、セレクトゲート酸化膜８にかけてコントロールゲート５が形成される。前記層間ポリ酸化膜４と、セレクトゲート酸化膜８とは一体に形成される。そして、前記フローティングゲート３及びコントロールゲート５の両側の前記ｐ型半導体基板１に高濃度ｎ型不純物イオン注入によってソース／ドレイン領域６、７が形成される。
これにより、セルを消去する際に過剰に消去される問題点は解決できるものの、前記コントロールゲート５が前記フローティングゲート３上に形成されず、前記フローティングゲート３と、前記ｐ型半導体基板１にかけて形成されるため、セルの占める面積が大きくなり、セル面積を減らすのに限界があるため、最近の半導体素子の超高集積化の傾向に適さないという短所がある。
また、従来のスプリットゲートフラッシュＥＥＰＲＯＭは、コントロールゲートのチャンネルの長さが写真エッチング工程のオーバーレイコントロールによって形成されるため、駆動時にしきい電圧や電流の変動が生じる。また、コントロールゲートがウェーハーの表面に沿って平行に形成されるので、スケーリング時にも上記言及したオーバーレイマージンを考慮しなければならない。
本発明は上記のような問題点を解決するためのもので、スプリットゲートフラッシュＥＥＰＲＯＭセルのコントロールゲートと、フローティングゲート共に垂直形態で構成して、最大限セルの大きさを小さくし、非常に高いカップリング比を実現することで、プログラミング時に電圧を低減させるスプリットゲートフラッシュＥＥＰＲＯＭ及びその製造方法を提供することにその目的がある。
さらに他の目的として、コントロールゲートと、フローティングゲートとが一定の部分オーバーラップするように構成して、消去特性が向上するようにすることにある。
上記目的を達成するための本発明に係るメモリ素子は、トレンチを備えた半導体基板と、前記トレンチの両側壁に形成されたトンネリング酸化膜と、前記トンネリング酸化膜上の前記トレンチの両側壁にそれぞれ独立して順次形成されるフローティングゲート、誘電体膜及びコントロールゲートと、前記フローティングゲート、誘電体膜及びコントロールゲートの側壁に形成されるバッファ誘電体膜と、前記トレンチ底面の前記半導体基板に形成されるソースジャンクションと、前記ソースジャンクションに電気的に連結され、前記バッファ誘電体膜間のトレンチ内に形成されるソース電極と、前記トレンチを除いた前記半導体基板の表面に形成されるドレインジャンクションとを有することを特徴とする。
ここで、前記フローティングゲートの表面は屈曲部を有し、前記フローティングゲートの屈曲部に対応する前記コントロールゲートの背面は、前記フローティングゲートの屈曲部に対応する屈曲部を有することを特徴とする。
前記ソース及びドレインジャンクションは、同一の導電型の互いに異なる種類の不純物イオンを注入して形成されることを特徴とする。
前記フローティングゲートと、前記コントロールゲートとは側面で互いにオーバーラップすることを特徴とする。
また、上記目的を達成するための本発明に係るメモリ素子の製造方法は、半導体基板上に絶縁膜を蒸着し、前記絶縁膜と半導体基板を所定の深さでエッチングして第１トレンチを形成する段階と、前記第１トレンチ内にトンネリング酸化膜を形成する段階と、前記第１トレンチ内の前記トンネリング酸化膜上にフローティングゲート層を形成する段階と、前記フローティングゲート層上に誘電体膜を形成する段階と、前記誘電体膜上の前記第１トレンチ内にコントロールゲート層を形成する段階と、前記コントロールゲート層の表面に酸化膜を形成する段階と、前記第１トレンチ内の酸化膜、コントロールゲート層、誘電体膜、フローティングゲート層及びトンネリング酸化膜の中央部分を除去して、第２トレンチを形成する段階と、前記第２トレンチの側壁にバッファ誘電体膜を形成する段階と、前記第２トレンチの下部の前記半導体基板に不純物イオンを注入して、ソースジャンクションを形成する段階と、前記ソースジャンクションに連結されるように前記第２トレンチ内にソース電極を形成する段階と、前記絶縁膜を除去し、前記絶縁膜が除去された半導体基板に不純物イオン注入によってドレインジャンクションを形成する段階とを有することを特徴とする。
ここで、前記ソース及びドレインジャンクションは、同一の導電型の互いに異なる種類の不純物イオンを注入して形成することを特徴とする。
また、上記目的を達成するための本発明に係るメモリ素子のさらに他の製造方法は、半導体基板上に絶縁膜を蒸着し、前記絶縁膜と半導体基板を所定の深さでエッチングして第１トレンチを形成する段階と、前記第１トレンチ内にトンネリング酸化膜を形成する段階と、前記第１トレンチ内の前記トンネリング酸化膜上にフローティングゲート層を形成する段階と、前記フローティングゲート層の中央部分を所定の深さでエッチングして凹部を形成する段階と、前記フローティングゲート層上に誘電体膜を形成する段階と、前記誘電体膜上の前記第１トレンチ内にコントロールゲート層を形成する段階と、前記コントロールゲート層の表面に酸化膜を形成する段階と、前記第１トレンチ内の酸化膜、コントロールゲート層、誘電体膜、フローティングゲート層及びトンネリング酸化膜の中央部分を除去して、第２トレンチを形成する段階と、前記第２トレンチの側壁にバッファ誘電体膜を形成する段階と、前記第２トレンチの下部の前記半導体基板に不純物イオンを注入し、ソースジャンクションを形成する段階と、前記ソースジャンクションに連結されるよう前記第２トレンチ内にソース電極を形成する段階と、前記絶縁膜を除去し、前記絶縁膜が除去された半導体基板に不純物イオンを注入してドレインジャンクションを形成する段階とを有することを特徴とする。
前記フローティングゲート層の凹部に対応して前記コントロールゲート層が形成され、前記フローティングゲート層と、前記コントロールゲート層とが側面でオーバーラップするようにすることを特徴とする。
本発明に係るメモリ素子及びその製造方法においては次のような効果がある。
第一に、スプリットゲートセルのコントロールゲートと、フローティングゲート共に垂直形態で構成されるので、セルサイズを最大限減らすことができ、さらに集積度の向上を図ることができる。
第二に、非常に高いカップリング比を実現できることで、プログラミング時に電圧を低めることができる。
第三に、スプリットゲートセルのコントロールゲートと、フローティングゲート共に垂直形態で構成しながらソースジャンクションとドレインジャンクションの間のチャンネル領域でコントロールゲートと、フローティングゲートとがオーバーラップするので消去特性が向上する。
以下、本発明に係るメモリ素子及びその製造方法を添付の図面に基づいてより詳細に説明する。
図３ａ乃至３ｇは、本発明の第１実施例によるスプリットゲートフラッシュＥＥＰＲＯＭセルの工程断面図である。
図３ａに示したように、素子分離膜（図示せず）によってアクティブ領域と、フィールド領域とが定められた半導体基板２００上に、バッファ酸化膜２０１と、絶縁膜２０２とを順次蒸着し、前記絶縁膜２０２の上部に第１フォトレジスト２１５を塗布し、露光及び現像工程で前記第１フォトレジスト２１５をパターニングする。ここで、前記絶縁膜２０２は窒化膜を用いる。
図３ｂに示したように、前記パターニングされた第１フォトレジスト２１５をマスクに用いて、前記絶縁膜２０２、バッファ酸化膜２０１及び前記半導体基板２００を所定の深さでエッチングし、セル形成領域にトレンチＴ１を形成する。そして、前記半導体基板２００をクリーンアクティブピット反応性イオンエッチング法でエッチングし洗浄した後、前記半導体基板２００のトレンチ（Ｔ１）内にトンネリング酸化膜２０３を形成する。そして、前記第１フォトレジスト２１５を除去する。
ここで、前記トンネリング酸化膜２０３は、ＣＶＤ又は熱酸化工程によって形成する。
もし、ＣＶＤ方法で形成する場合には、前記絶縁膜２０２を含む基板の全面にトンネリング酸化膜２０２が形成され、熱酸化工程で形成する場合は、トレンチ内の半導体基板２００にのみ形成される。図３ｂでは熱酸化工程によってトンネリング酸化膜２０３が形成されることを示す。
図３ｃに示したように、前記トレンチが形成された半導体基板２００の全面に導電層を蒸着し、エッチバックして前記導電層が前記トレンチ内の所定の部分にのみ残るように前記導電層をエッチバックして、前記トンネリング酸化膜２０３上にフローティングゲート層２０４を形成する。この際、前記エッチバック工程は、トレンチ内に後でコントロールゲートを形成するための空間が確保されるようにする。
図３ｄに示したように、前記フローティングゲート層２０４の上部表面に誘電体膜２０５を形成する。前記誘電体膜２０５は、ＣＶＤ又は熱酸化工程によって形成された酸化膜である。そして、前記半導体基板２００の全面に導電層を蒸着し、エッチバックして前記導電層が前記トレンチ内にのみ残るように前記導電層をエッチバックして、前記誘電体膜２０５の上部にコントロールゲート層２０６を形成する。その後、前記コントロールゲート層２０６の上部表面を酸化させ、酸化膜２０７を形成する。
図３ｅに示したように、前記酸化膜２０７が形成された基板の全面に第２フォトレジスト２１６を形成し、露光及び現像工程で前記トレンチＴ１の中心部分が露出されるように前記第２フォトレジスト２１６をパターニングする。
図３ｆに示したように、前記パターニングされた第２フォトレジスト２１６をマスクに用いて、前記トレンチ中央部分の前記酸化膜２０７、コントロールゲート層２０６、誘電体膜２０５、フローティングゲート層２０４及び前記トンネリング酸化膜２０３をエッチングして２次トレンチＴ２を形成し、前記基板を洗浄する。次いで、前記洗浄された２次トレンチＴ２内にバッファ誘電体膜２０８を形成し、エッチバックして前記２次トレンチＴ２の底面のバッファ誘電体膜２０８を除去する。
そして、前記２次トレンチＴ２の下部の半導体基板２００に不純物イオンを注入し、前記注入された不純物イオンを拡散させ、ソースジャンクション２０９を形成し、前記第２フォトレジスト２１６を除去する。
前記ソースジャンクション２０９のための不純物イオン注入は、種類の異なる不純物イオンを少なくとも２つ以上注入する。例えば、燐（Ｐ＋）とヒ素（Ａｓ＋）を１０14atoms/cm2乃至１０15atoms/cm2程度でイオン注入し、熱処理して拡散させる。すると、軽い燐（Ｐ＋）の不純物イオンは広い範囲で拡散し、ヒ素（Ａｓ＋）はコンタクト抵抗を減少させる機能をする。
図３ｇに示したように、前記２次トレンチＴ２内に充分に埋め込めるよう導電層を蒸着し、写真エッチング工程を用いて前記導電層を選択的に除去して、ソース電極膜２１０を形成し、前記ソース電極膜２１０の表面を熱酸化して酸化膜２１１を形成する。
そして、前記絶縁膜２０２を除去し、前記絶縁膜２０２が除去された半導体基板２００に不純物イオンを注入して、拡散させ、ドレインジャンクション２１２を形成する。前記ドレインジャンクション２１２も前記ソースジャンクション２０９を形成した方法と同一に実施する。
その後、図面には示していないが、前記ドレインジャンクション２１２にドレイン電極膜を形成するなど、以後の工程を進めてメモリ素子を完成する。したがって、スプリットゲートフラッシュＥＥＰＲＯＭセルのコントロールゲートと、フローティングゲート共に垂直形態で構成され、一つのトレンチ内に二つのＥＥＰＲＯＭが形成されるので、セルの大きさを最大限小さくすることができる。
しかし、前記本発明の第１実施例ではソースジャンクション２０９と、ドレインジャンクション２１２の間のチャンネル領域でコントロールゲート層２０６と、フローティングゲート層２０４とがオーバーラップされないので、消去特性が低下することがある。
したがって、消去特性を向上させることのできる本発明の第２実施例を説明する。
図４ａ乃至図４ｈは、本発明の第２実施例によるスプリットゲートフラッシュＥＥＰＲＯＭセルの工程断面図である。
図４ａに示したように、素子分離膜（図示せず）によってアクティブ領域と、フィールド領域とが定められた半導体基板３００上にバッファ酸化膜３０１と、絶縁膜３０２とを順次蒸着し、前記絶縁膜３０２の上部に第１フォトレジスト３１５を塗布し、露光及び現像工程で前記第１フォトレジスト３１５をパターニングする。ここで、前記絶縁膜３０２として窒化膜を用いる。
図４ｂに示したように、前記パターニングされた第１フォトレジスト３１５をマスクに用いて前記絶縁膜３０２、バッファ酸化膜３０１及び前記半導体基板３００を所定の深さでエッチングし、セル形成領域にトレンチＴ１を形成する。そして、前記半導体基板３００をクリーンアクティブピット反応性イオンエッチング法でエッチングし洗浄した後、前記半導体基板３００のトレンチＴ１内にトンネリング酸化膜３０３を形成する。そして、前記第１フォトレジスト３１５を除去する。
ここで、前記トンネリング酸化膜３０３は、ＣＶＤ又は熱酸化工程によって形成する。
もし、ＣＶＤ方法で形成する場合には、前記絶縁膜３０２を含む基板の全面にトンネリング酸化膜３０２が形成され、熱酸化工程で形成する場合はトレンチ内の半導体基板３００にのみ形成される。図４ｂでは熱酸化工程によってトンネリング酸化膜３０３が形成されることを示したものである。
図４ｃに示したように、前記トレンチが形成された半導体基板３００の全面に導電層を蒸着し、エッチバックして前記導電層が前記トレンチ内の所定の部分にのみ残るように前記導電層をエッチバックして、前記トンネリング酸化膜３０３上にフローティングゲート層３０４を形成する。この際、前記エッチバック工程は、トレンチ内に後でコントロールゲートを形成するための空間が確保されるようにする。
図４ｄに示したように、前記フローティングゲート層３０４を含む基板の全面に第２フォトレジスト３１６を蒸着し、露光及び現像して前記フローティングゲート層３０４の中央部分が露出されるようにパターニングする。そして、前記パターニングされた第２フォトレジスト３１６をマスクに用いて前記フローティングゲート層３０４を所定の深さでエッチングした後、前記第２フォトレジスト３１６を除去する。
図４ｅに示したように、前記フローティングゲート層３０４の上部表面に誘電体膜３０５を形成する。前記誘電体膜３０５は、ＣＶＤ又は熱酸化工程によって形成された酸化膜である。
そして、前記半導体基板３００の全面に導電層を蒸着し、エッチバックして、前記導電層が前記トレンチ内にのみ残るように前記導電層をエッチバックして、前記誘電体膜３０５の上部にコントロールゲート層３０６を形成する。その後、前記コントロールゲート層３０６の上部表面を酸化させ、酸化膜３０７を形成する。
図４ｆに示したように、前記酸化膜３０７が形成された基板の全面に第３フォトレジスト３１７を形成し、露光及び現像工程で前記トレンチＴ１の中心部分が露出されるように前記第３フォトレジスト３１７をパターニングする。
図４ｇに示したように、前記パターニングされた第３フォトレジスト３１７をマスクに用いて、前記トレンチ中央部分の前記酸化膜３０７、コントロールゲート層３０６、誘電体膜３０５、フローティングゲート層３０４及び前記トンネリング酸化膜３０３をエッチングして、２次トレンチＴ２を形成し、前記基板を洗浄する。次いで、前記洗浄された２次トレンチＴ２内にバッファ誘電体膜３０８を形成し、エッチバックして前記２次トレンチＴ２の底面のバッファ誘電体膜３０８を除去する。
そして、前記２次トレンチＴ２の下部の半導体基板３００に不純物イオンを注入し、注入された不純物イオンを拡散させ、ソースジャンクション３０９を形成し、前記第３フォトレジスト３１７を除去する。
前記ソースジャンクション３０９のための不純物イオンの注入は、種類の異なる不純物イオンを少なくとも２つ以上注入する。例えば、燐（Ｐ＋）とヒ素（Ａｓ＋）を１０14atoms/cm2乃至１０15atoms/cm2程度でイオン注入し、熱処理して拡散させる。すると、軽い燐（Ｐ＋）の不純物イオンは広く拡散し、ヒ素（Ａｓ＋）はコンタクト抵抗を減少させる機能をする。
図４ｈに示したように、前記２次トレンチＴ２内に充分に埋め込めるよう導電層を蒸着し、写真エッチング工程を用いて前記導電層を選択的に除去して、ソース電極膜３１０を形成し、前記ソース電極膜３１０の表面を熱酸化して酸化膜３１１を形成する。
そして、前記絶縁膜３０２を除去し、前記絶縁膜３０２が除去された半導体基板３００に不純物イオンを注入して、拡散させ、ドレインジャンクション３１２を形成する。前記ドレインジャンクション３１２も前記ソースジャンクション３０９を形成した方法と同一に実施する。
その後、図面には示していないが、前記ドレインジャンクション３１２にドレイン電極膜を形成するなど、以後の工程を進めメモリ素子を完成する。
以上で説明した本発明の第２実施例によるメモリ素子は、図４ｈに示したように、ソースジャンクション３０９と、ドレインジャンクション３１２の間のチャンネル領域でコントロールゲート層３０６と、フローティングゲート層３０４とが側面でオーバーラップするので、消去特性が向上する。
従来の積層型フラッシュＥＥＰＲＯＭセルの断面図である。 従来のスプリットゲートフラッシュＥＥＰＲＯＭセルの断面図である。 本発明の第１実施例によるスプリットゲートフラッシュＥＥＰＲＯＭセルの工程断面図である。 本発明の第１実施例によるスプリットゲートフラッシュＥＥＰＲＯＭセルの工程断面図である。 本発明の第１実施例によるスプリットゲートフラッシュＥＥＰＲＯＭセルの工程断面図である。 本発明の第１実施例によるスプリットゲートフラッシュＥＥＰＲＯＭセルの工程断面図である。 本発明の第１実施例によるスプリットゲートフラッシュＥＥＰＲＯＭセルの工程断面図である。 本発明の第１実施例によるスプリットゲートフラッシュＥＥＰＲＯＭセルの工程断面図である。 本発明の第１実施例によるスプリットゲートフラッシュＥＥＰＲＯＭセルの工程断面図である。 本発明の第２実施例によるスプリットゲートフラッシュＥＥＰＲＯＭセルの工程断面図である。 本発明の第２実施例によるスプリットゲートフラッシュＥＥＰＲＯＭセルの工程断面図である。 本発明の第２実施例によるスプリットゲートフラッシュＥＥＰＲＯＭセルの工程断面図である。 本発明の第２実施例によるスプリットゲートフラッシュＥＥＰＲＯＭセルの工程断面図である。 本発明の第２実施例によるスプリットゲートフラッシュＥＥＰＲＯＭセルの工程断面図である。 本発明の第２実施例によるスプリットゲートフラッシュＥＥＰＲＯＭセルの工程断面図である。 本発明の第２実施例によるスプリットゲートフラッシュＥＥＰＲＯＭセルの工程断面図である。 本発明の第２実施例によるスプリットゲートフラッシュＥＥＰＲＯＭセルの工程断面図である。
符号の説明
２００、３００ 半導体基板
２０１、３０１ バッファ酸化膜
２０２、３０２ 絶縁膜
２０３、３０３ トンネリング酸化膜
２０４、３０４ フローティングゲート層
２０５、２０８、３０５、３０８ 誘電体膜
２０６、３０６ コントロールゲート層
２０７、２１１、３０７、３１１ 酸化膜
２０９、３０９ ソースジャンクション
２１０、３１０ ソース電極膜
２１５、２１６、３１５、３１６、３１７ フォトレジスト

Claims (14)

  1. メモリ素子であって、
    トレンチを備えた半導体基板と、
    前記トレンチの両側壁に形成されたトンネリング酸化膜と、
    前記トンネリング酸化膜上の前記トレンチの両側壁にそれぞれ独立して順次形成されるフローティングゲート、誘電体膜及びコントロールゲートと、
    前記フローティングゲート、誘電体膜及びコントロールゲートの側壁に形成されるバッファ誘電体膜と、
    前記トレンチ底面の前記半導体基板に形成されるソースジャンクションと、
    前記ソースジャンクションに電気的に連結され、前記バッファ誘電体膜間のトレンチ内に形成されるソース電極と、
    前記トレンチを除いた前記半導体基板の表面に形成されるドレインジャンクションと、を有することを特徴とするメモリ素子。
  2. 前記フローティングゲートの表面は屈曲部を有し、前記フローティングゲートの屈曲部に対応する前記コントロールゲートの背面は、前記フローティングゲートの屈曲部に対応する屈曲部を有することを特徴とする請求項１に記載のメモリ素子。
  3. 前記ソース及びドレインジャンクションは、同一の導電型の互いに異なる種類の不純物イオンを注入して形成されることを特徴とする請求項１に記載のメモリ素子。
  4. 前記フローティングゲートと、前記コントロールゲートとは側面で互いにオーバーラップすることを特徴とする請求項１に記載のメモリ素子。
  5. メモリ素子の製造方法であって、
    半導体基板上に絶縁膜を蒸着し、前記絶縁膜と半導体基板を所定の深さでエッチングして第１トレンチを形成する段階と、
    前記第１トレンチ内にトンネリング酸化膜を形成する段階と、
    前記第１トレンチ内の前記トンネリング酸化膜上にフローティングゲート層を形成する段階と、
    前記フローティングゲート層上に誘電体膜を形成する段階と、
    前記誘電体膜上の前記第１トレンチ内にコントロールゲート層を形成する段階と、
    前記コントロールゲート層の表面に酸化膜を形成する段階と、
    前記第１トレンチ内の酸化膜、コントロールゲート層、誘電体膜、フローティングゲート層及びトンネリング酸化膜の中央部分を除去して、第２トレンチを形成する段階と、
    前記第２トレンチの側壁にバッファ誘電体膜を形成する段階と、
    前記第２トレンチの下部の前記半導体基板に不純物イオンを注入して、ソースジャンクションを形成する段階と、
    前記ソースジャンクションに連結されるように前記第２トレンチ内にソース電極を形成する段階と、
    前記絶縁膜を除去し、前記絶縁膜が除去された半導体基板に不純物イオン注入によってドレインジャンクションを形成する段階と、を有することを特徴とするメモリ素子の製造方法。
  6. 前記半導体基板と前記絶縁膜の間にバッファ酸化膜を形成する段階をさらに備えている特徴とする請求項５に記載のメモリ素子の製造方法。
  7. 前記ソース及びドレインジャンクションは、同一の導電型の互いに異なる種類の不純物イオンを注入して形成することを特徴とする請求項５に記載のメモリ素子の製造方法。
  8. 前記トンネリング酸化膜は、ＣＶＤ又は熱酸化工程で形成することを特徴とする請求項５に記載のメモリ素子の製造方法。
  9. 前記フローティングゲート層の中央部分を所定の深さで除去する段階を更に有することを特徴とする請求項５に記載のメモリ素子の製造方法。
  10. 半導体基板上に絶縁膜を蒸着し、前記絶縁膜と半導体基板を所定の深さでエッチングして第１トレンチを形成する段階と、
    前記第１トレンチ内にトンネリング酸化膜を形成する段階と、
    前記第１トレンチ内の前記トンネリング酸化膜上にフローティングゲート層を形成する段階と、
    前記フローティングゲート層の中央部分を所定の深さでエッチングして凹部を形成する段階と、
    前記フローティングゲート層上に誘電体膜を形成する段階と、
    前記誘電体膜上の前記第１トレンチ内にコントロールゲート層を形成する段階と、
    前記コントロールゲート層の表面に酸化膜を形成する段階と、
    前記第１トレンチ内の酸化膜、コントロールゲート層、誘電体膜、フローティングゲート層及びトンネリング酸化膜の中央部分を除去して、第２トレンチを形成する段階と、
    前記第２トレンチの側壁にバッファ誘電体膜を形成する段階と、
    前記第２トレンチの下部の前記半導体基板に不純物イオンを注入し、ソースジャンクションを形成する段階と、
    前記ソースジャンクションに連結されるよう前記第２トレンチ内にソース電極を形成する段階と、
    前記絶縁膜を除去し、前記絶縁膜が除去された半導体基板に不純物イオンを注入してドレインジャンクションを形成する段階と、を有することを特徴とするメモリ素子の製造方法。
  11. 前記半導体基板と前記絶縁膜との間にバッファ酸化膜を更に形成することを特徴とする請求項１０に記載のメモリ素子の製造方法。
  12. 前記ソース及びドレインジャンクションは、同一の導電型の互いに異なる種類の不純物イオンを注入して形成することを特徴とする請求項１０に記載のメモリ素子の製造方法。
  13. 前記トンネリング酸化膜は、ＣＶＤ又は熱酸化工程で形成することを特徴とする請求項１０に記載のメモリ素子の製造方法。
  14. 前記フローティングゲート層の凹部に対応して前記コントロールゲート層が形成され、前記フローティングゲート層と、前記コントロールゲート層とが側面でオーバーラップするようにすることを特徴とする請求項１０に記載のメモリ素子の製造方法。
JP2005352408A 2004-12-31 2005-12-06 メモリ素子の製造方法 Expired - Fee Related JP4486032B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040118276A KR100607785B1 (ko) 2004-12-31 2004-12-31 스플릿 게이트 플래시 이이피롬의 제조방법

Publications (2)

Publication Number Publication Date
JP2006191004A true JP2006191004A (ja) 2006-07-20
JP4486032B2 JP4486032B2 (ja) 2010-06-23

Family

ID=36599579

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005352408A Expired - Fee Related JP4486032B2 (ja) 2004-12-31 2005-12-06 メモリ素子の製造方法

Country Status (5)

Country Link
US (5) US7300846B2 (ja)
JP (1) JP4486032B2 (ja)
KR (1) KR100607785B1 (ja)
CN (1) CN100517760C (ja)
DE (1) DE102005061199B4 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI458050B (zh) * 2010-08-27 2014-10-21 Rexchip Electronics Corp 分離式字元線之製程

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6815758B1 (en) * 2003-08-22 2004-11-09 Powerchip Semiconductor Corp. Flash memory cell
KR20050035678A (ko) * 2003-10-14 2005-04-19 엘지전자 주식회사 광디스크 장치의 부가 데이터 재생방법 및 장치와, 이를위한 광디스크
KR100607785B1 (ko) * 2004-12-31 2006-08-02 동부일렉트로닉스 주식회사 스플릿 게이트 플래시 이이피롬의 제조방법
KR100620223B1 (ko) * 2004-12-31 2006-09-08 동부일렉트로닉스 주식회사 스플릿 게이트 플래쉬 이이피롬의 제조방법
KR100741923B1 (ko) * 2005-10-12 2007-07-23 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
US7772060B2 (en) * 2006-06-21 2010-08-10 Texas Instruments Deutschland Gmbh Integrated SiGe NMOS and PMOS transistors
JP2008218899A (ja) * 2007-03-07 2008-09-18 Toshiba Corp 半導体装置及びその製造方法
US7442614B1 (en) * 2008-03-21 2008-10-28 International Business Machines Corporation Silicon on insulator devices having body-tied-to-source and methods of making
KR100958798B1 (ko) * 2008-04-04 2010-05-24 주식회사 하이닉스반도체 반도체 소자 제조 방법
KR100976064B1 (ko) * 2008-07-23 2010-08-16 한양대학교 산학협력단 분리된 게이트를 가지는 2비트 멀티레벨 플래시 메모리
CN101986435B (zh) * 2010-06-25 2012-12-19 中国科学院上海微系统与信息技术研究所 防止浮体及自加热效应的mos器件结构的制造方法
CN102456403B (zh) 2010-10-22 2014-11-12 北京大学 利用分裂槽栅快闪存储器实现四位存储的方法
CN102543697B (zh) * 2010-12-22 2014-02-26 中芯国际集成电路制造(上海)有限公司 制作电擦除可编程存储器中的隧道氧化层窗口的方法
CN102403233B (zh) * 2011-12-12 2014-06-11 复旦大学 垂直沟道的隧穿晶体管的制造方法
JP2014063931A (ja) * 2012-09-21 2014-04-10 Toshiba Corp 電力用半導体素子
US9178143B2 (en) 2013-07-29 2015-11-03 Industrial Technology Research Institute Resistive memory structure
FR3011678B1 (fr) * 2013-10-07 2017-01-27 St Microelectronics Crolles 2 Sas Procede de relaxation des contraites mecaniques transversales dans la region active d'un transistor mos, et circuit integre correspondant
US9171855B2 (en) * 2013-12-30 2015-10-27 Globalfoundries Singapore Pte. Ltd. Three-dimensional non-volatile memory
CN104916544B (zh) * 2015-04-17 2017-09-05 苏州东微半导体有限公司 一种沟槽式分栅功率器件的制造方法
CN104952718B (zh) * 2015-06-12 2017-09-05 苏州东微半导体有限公司 一种分栅功率器件的制造方法
TWI597826B (zh) * 2016-01-27 2017-09-01 聯華電子股份有限公司 具內埋式單元之半導體元件及其製造方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4727046A (en) * 1986-07-16 1988-02-23 Fairchild Semiconductor Corporation Method of fabricating high performance BiCMOS structures having poly emitters and silicided bases
JP2735193B2 (ja) * 1987-08-25 1998-04-02 株式会社東芝 不揮発性半導体装置及びその製造方法
JPH01291470A (ja) * 1988-05-18 1989-11-24 Mitsubishi Electric Corp 半導体装置
US5998263A (en) * 1996-05-16 1999-12-07 Altera Corporation High-density nonvolatile memory cell
US6399970B2 (en) * 1996-09-17 2002-06-04 Matsushita Electric Industrial Co., Ltd. FET having a Si/SiGeC heterojunction channel
DE19720008A1 (de) * 1997-05-13 1998-11-19 Siemens Ag Integrierte CMOS-Schaltungsanordnung und Verfahren zu deren Herstellung
JP3178412B2 (ja) * 1998-04-27 2001-06-18 日本電気株式会社 トレンチ・アイソレーション構造の形成方法
US6369420B1 (en) * 1998-07-02 2002-04-09 Silicon Storage Technology, Inc. Method of self-aligning a floating gate to a control gate and to an isolation in an electrically erasable and programmable memory cell, and a cell made thereby
US6130453A (en) * 1999-01-04 2000-10-10 International Business Machines Corporation Flash memory structure with floating gate in vertical trench
US6703271B2 (en) * 2001-11-30 2004-03-09 Taiwan Semiconductor Manufacturing Company Complementary metal oxide semiconductor transistor technology using selective epitaxy of a strained silicon germanium layer
US6756633B2 (en) * 2001-12-27 2004-06-29 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with horizontally oriented floating gate edges
US6492216B1 (en) * 2002-02-07 2002-12-10 Taiwan Semiconductor Manufacturing Company Method of forming a transistor with a strained channel
TW530416B (en) * 2002-03-26 2003-05-01 Nanya Technology Corp Structure and manufacturing method of split gate flash memory
US6756276B1 (en) * 2002-09-30 2004-06-29 Advanced Micro Devices, Inc. Strained silicon MOSFET having improved source/drain extension dopant diffusion resistance and method for its fabrication
JP2004103805A (ja) * 2002-09-09 2004-04-02 Sharp Corp 半導体基板の製造方法、半導体基板及び半導体装置
TW565906B (en) * 2002-10-21 2003-12-11 Nanya Technology Corp A trench type split gate flash memory and the method to fabricate the same
US6946373B2 (en) * 2002-11-20 2005-09-20 International Business Machines Corporation Relaxed, low-defect SGOI for strained Si CMOS applications
US20060220093A1 (en) * 2002-12-19 2006-10-05 Koninklijke Philips Electronics N.V. Non-volatile memory cell and method of fabrication
US7307308B2 (en) * 2003-04-07 2007-12-11 Silicon Storage Technology, Inc. Buried bit line non-volatile floating gate memory cell with independent controllable control gate in a trench, and array thereof, and method of formation
US6822287B1 (en) * 2003-05-30 2004-11-23 Silicon Storage Technology, Inc. Array of integrated circuit units with strapping lines to prevent punch through
US6846720B2 (en) * 2003-06-18 2005-01-25 Agency For Science, Technology And Research Method to reduce junction leakage current in strained silicon on silicon-germanium devices
KR100549586B1 (ko) * 2003-07-21 2006-02-08 매그나칩 반도체 유한회사 비휘발성 메모리 트랜지스터 제조방법
US7078722B2 (en) * 2004-09-20 2006-07-18 International Business Machines Corporation NFET and PFET devices and methods of fabricating same
KR100607785B1 (ko) * 2004-12-31 2006-08-02 동부일렉트로닉스 주식회사 스플릿 게이트 플래시 이이피롬의 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI458050B (zh) * 2010-08-27 2014-10-21 Rexchip Electronics Corp 分離式字元線之製程

Also Published As

Publication number Publication date
DE102005061199B4 (de) 2010-08-19
US20080042124A1 (en) 2008-02-21
US7883966B2 (en) 2011-02-08
JP4486032B2 (ja) 2010-06-23
US20090317952A1 (en) 2009-12-24
US20060145267A1 (en) 2006-07-06
CN100517760C (zh) 2009-07-22
US7300846B2 (en) 2007-11-27
US7598563B2 (en) 2009-10-06
US20090317953A1 (en) 2009-12-24
KR100607785B1 (ko) 2006-08-02
DE102005061199A1 (de) 2006-07-13
KR20060079013A (ko) 2006-07-05
CN1812130A (zh) 2006-08-02
US7923326B2 (en) 2011-04-12
US20060146640A1 (en) 2006-07-06
US7838934B2 (en) 2010-11-23

Similar Documents

Publication Publication Date Title
JP4486032B2 (ja) メモリ素子の製造方法
KR100395755B1 (ko) 비휘발성 메모리 소자 및 그 제조방법
US7410871B2 (en) Split gate type flash memory device and method for manufacturing same
US6468864B1 (en) Method of fabricating silicon nitride read only memory
JP2005183970A (ja) 自己整列された電荷トラップ層を含む半導体メモリ素子及びその製造方法
JP2012114269A (ja) 半導体装置および半導体装置の製造方法
JP2008227535A (ja) Ｓｏｎｏｓフラッシュメモリ素子及びその形成方法
US6784039B2 (en) Method to form self-aligned split gate flash with L-shaped wordline spacers
JP2010517270A (ja) 不揮発性メモリデバイスを作製する方法
KR100510541B1 (ko) 고전압 트랜지스터 및 그 제조 방법
KR100620223B1 (ko) 스플릿 게이트 플래쉬 이이피롬의 제조방법
KR100854504B1 (ko) 플래쉬 메모리 소자의 제조방법 및 그에 의해 제조된플래쉬 메모리 소자
JP2005197708A (ja) スプリットゲート型フラッシュメモリー素子の製造方法
KR100351051B1 (ko) 이층 구조의 플로팅 게이트를 갖는 불휘발성 메모리 셀의 제조 방법
US8956950B2 (en) Method of manufacturing semiconductor devices
US7948022B2 (en) Flash memory device and method for manufacturing the same
JP2004228575A (ja) Ｅｅｐｒｏｍセル及びその製造方法
KR100642383B1 (ko) 개선된 소거효율을 갖는 플래시 메모리소자 및 그 제조방법
KR100871982B1 (ko) 플래시 메모리 셀 및 그 제조 방법
KR100720510B1 (ko) 반도체 소자의 트랜지스터 및 그 형성방법
KR100660327B1 (ko) 반도체 소자의 트랜지스터 및 그 형성방법
KR20010037863A (ko) 플래시 메모리 소자의 제조방법
KR100660337B1 (ko) 반도체 소자의 트랜지스터 형성방법
TW202418550A (zh) 快閃記憶體及其製造方法
JP5566013B2 (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080901

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091005

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20100105

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20100108

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100204

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100301

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100325

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130402

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees