JP2010517270A - 不揮発性メモリデバイスを作製する方法 - Google Patents

不揮発性メモリデバイスを作製する方法 Download PDF

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Abstract

方法は、半導体基板（１２）を使用して不揮発性メモリデバイス（１０）を形成する。半導体基板の上に電荷蓄積層（１４）が形成され、電荷蓄積層（１４）の上にゲート材料層が形成されて、コントロールゲート電極（１６）を形成する。保護層（１８，２０）はゲート材料層の上に設けられる。ドーパントは、半導体基板（１２）内に打込まれ、コントロールゲート電極（１６）の少なくとも一方の面上で、コントロールゲート電極に自己整合して、コントロールゲート電極（１６）の対向する面上で半導体基板内にソース（３４）およびドレイン（３６）を形成する。保護層は、ドーパントがコントロールゲート電極内に浸透することを防止する。ゲート材料層の上の保護層は除去される。コントロールゲート電極（１６）、ソース（３４）およびドレイン（３６）に対して電気コンタクト（４２、４４および４８）が作製される。一形態では、セレクトゲート（２８）もまたメモリデバイス内に設けられる。

Description

本発明は、一般に、半導体デバイスに関し、より具体的には、不揮発性メモリに関する。
不揮発性メモリ（ＮＶＭ）は、スタンドアローンデバイスとしてまたはロジックを有するオンボードチップなどの埋め込み用途として現在の半導体製品において主要な役割を果たす。マイクロコントローラの高いパーセンテージが、こうしたＮＶＭを含む。通常、こうしたＮＶＭは、各メモリデバイス用の浮遊ゲートを有する。利用可能になりつつある代替法は、電荷蓄積層についてナノ結晶を使用することであり、ナノ結晶は、改善された信頼性を提供するが、プログラムされた状態とイレーズされた状態との間の差が小さい点で小さなメモリウィンドウを有する。これの主要な原因は、イレーズ中に、電極が、電荷蓄積層内に逆方向注入されることである。イレーズの場合、典型的であるＮＭＯＳメモリセル内のコントロールゲートは、基板に対して負電圧でバイアスされて、電子を電荷蓄積層から基板に押しやる。コントロールゲートは、通常、ソースおよびドレインと同じ伝導型にドープされるため、負バイアスは、また、電子をコントロールゲートから蓄積層に押しやる。イレーズ中に、蓄積層からの除去電子のレートが、ゲートから電荷層に到着する電子レートと同じになる点に達する。これが起こると、たとえ電子の正味の平衡が電荷蓄積層内に残っていても、さらなるイレーズは起こらない。この現象は、また、シリコン酸化物窒化物酸化物シリコン(silicon-oxide-nitride oxide-silicon)（ＳＯＮＯＳ）メモリセル内でかなりの程度に存在する。
この逆方向注入を低減するための知られている手法は、Ｎ型ソース／ドレインを有するＰドープされたゲートを使用することである。しかし、このデバイスは製造するのが難しい。それは、ゲートが、好ましくは、ソース／ドレイン打込み中にマスクとして使用されるため、特別なマスキングステップが使用されない限り、ゲートが、ソース／ドレインと同じドーピングを受けるからである。さらなるマスキングは、ソース／ドレインが、ゲートに自己整合しないようにさせる傾向がある。
そのため、ソース／ドレインと異なる伝導型にドープされるコントロールゲートを得るときの改良された技法についての必要性が存在する。
一態様では、不揮発性メモリ（ＮＶＭ）セルは、最初に、電荷蓄積層の上にあるゲート材料層をＰ型にドープし、次に、ゲート材料の上に打込みマスキング層を形成することによって得られる。マスキング層およびゲート材料は、同時にパターニングされることができるため、打込みマスクは、ソース／ドレイン用のエリアではなく、コントロールゲートの真上にある。ソース／ドレインは、その後、コントロールゲートの上の所定場所に打込みマスクによって打込まれる。打込みマスクは、ソース／ドレイン打込み用のマスクであるだけでなく、酸化物、窒化物およびシリコンなどのＭＯＳトランジスタを作製するために存在する他の材料に対して選択性を持ってエッチングされることもできる材料であるように選択される。打込みマスクは、ソース／ドレイン用の打込み後に除去されるため、ゲートはＰ型のまま残る。これは、図面および以下の説明を参照してよりよく理解される。
第１の実施形態による処理内のステージにおける半導体デバイスの断面図。 処理内の後続のステージにおける図１の半導体デバイスの断面図。 処理内の後続のステージにおける図２の半導体デバイスの断面図。 処理内の後続のステージにおける図３の半導体デバイスの断面図。 処理内の後続のステージにおける図４の半導体デバイスの断面図。 処理内の後続のステージにおける図５の半導体デバイスの断面図。 処理内の後続のステージにおける図６の半導体デバイスの断面図。 処理内の後続のステージにおける図７の半導体デバイスの断面図。 処理内の後続のステージにおける図８の半導体デバイスの断面図。 処理内の後続のステージにおける図９の半導体デバイスの断面図。 処理内の後続のステージにおける図１０の半導体デバイスの断面図。 処理内の後続のステージにおける図１１の半導体デバイスの断面図。 第２の実施形態による処理内のステージにおける半導体デバイスの断面図。 処理内の後続のステージにおける図１３の半導体デバイスの断面図。 処理内の後続のステージにおける図１４の半導体デバイスの断面図。 処理内の後続のステージにおける図１５の半導体デバイスの断面図。 処理内の後続のステージにおける図１６の半導体デバイスの断面図。 処理内の後続のステージにおける図１７の半導体デバイスの断面図。 処理内の後続のステージにおける図１８の半導体デバイスの断面図。 処理内の後続のステージにおける図１９の半導体デバイスの断面図。
本発明は、例として示され、同じ参照が類似の要素を指示する添付図面によって制限されない。図の要素は、簡潔かつ明確にするために示され、必ずしも一定比例尺に従って描かれていないことを当業者は理解する。
図１には、半導体デバイス１０が示され、半導体デバイス１０は、基板１２、基板１２の上の電荷蓄積層１４、電荷蓄積層１４の上の高濃度にドープされた（heavily-doped）ポリシリコン層１６、ポリシリコン層１６の上の打込み遮断層１８および打込み遮断層１８の上の酸化物層２０を備える。基板１２は、好ましくは、シリコンであるが、ゲルマニウムまたはシリコンゲルマニウム（ＳｉＧｅ）などの別の半導体材料であることができる。シリコン基板１２は、バルクシリコン基板として示されるが、１つの代替として、セミコンダクタオンインシュレータ(semiconductor-on-insulator)（ＳＯＩ）基板内の上部の半導体層であることができる。電荷蓄積層１４は、絶縁層によってポリシリコン層１６および基板１２から絶縁されるナノ結晶１５などのナノ結晶を含む。ナノ結晶はナノクラスタとも呼ばれる。打込み遮断層１８は、好ましくは、シリコンゲルマニウムまたは窒化チタンである。他の材料、たとえば、窒化チタン以外の窒化材料もまた、有効であることがわかる場合がある。打込み遮断層１８は、打込みを遮断するのに有効であるべきであり、また、酸化物、窒化物およびシリコンに対して選択性を持ってエッチングされることができるべきである。打込み遮断層１８は、ソース／ドレイン打込み中にポリシリコン層１６用の保護層として機能する。電荷蓄積層１４は、好ましくは、約１７０〜３５０オングストローム厚である。ポリシリコン層１６および打込み遮断層１８は、好ましくは１０００および１５００オングストロームと同じ厚さであってよい。酸化物層は、好ましくは、約１００〜３００オングストロームである。ポリシリコンは共通ゲート材料である。
図２には、酸化物層２０、打込み遮断層１８、ポリシリコン層１６および電荷蓄積層１４を通るゲートパターニングステップ後の半導体デバイス１０が示される。これは、基板１２を露出させる作用を有する。ポリシリコン層１６の残りの部分は、形成される不揮発性メモリセルのコントロールゲートになるためのものである。このエッチは、フォトレジストマスクを使用し、また、種々の層がエッチングされるにつれて、化学物質の変化を要求してもよい。打込み遮断層１８が窒化チタンである場合、打込み遮断層１８用の有効なエッチ化学物質は、アルゴンと塩素の混合物である。打込み遮断層１８がシリコンゲルマニウムある場合、臭化水素（ＨＢｒ）化学物質が誘導結合式プラズマチャンバ内で使用されてもよい。酸化物、ポリシリコンおよび電荷蓄積層１４用の従来のエッチ化学物質が使用されてもよい。電荷蓄積層１４は、通常、ポリシリコンナノ結晶および酸化物を含むことになるが、異なる絶縁材料または異なるナノ結晶を有してもよい。
図３には、ポリシリコン層１６の残りの部分および露出した基板１２の面上に酸化物層２２を形成する酸化物成長ステップを実施した後の半導体デバイス１０が示される。
図４には、ポリシリコン層１６、打込み遮断層１８、酸化物層２０および電荷蓄積層１４の残りの部分の周りに側壁スペーサ２４を形成した後の半導体デバイス１０が示される。側壁スペーサは、好ましくは、実質的にコンフォーマルな堆積を実施し、それに続き異方性エッチを実施することによって従来のスペーサ様式で形成される高温酸化物(high temperature oxide)（ＨＴＯ）スペーサである。異方性エッチは、側壁スペーサ２４に隣接する基板を露出されたままにする。酸化物層２０は、多少薄化されるが、実質的に残ったままになることになる。酸化物層２２の上にある側壁スペーサ２４の底部は、好ましくは、約１００オングストロームである。
図５には、酸化物層２６を形成するために、基板１２の露出した部分に関して酸化物成長ステップを実施した後の半導体デバイス１０が示される。
図６には、側壁スペーサ２４の面上に側壁スペーサ２８を形成した後の半導体デバイス１０が示される。側壁スペーサ２８は、好ましくはポリシリコンを含む。側壁スペーサ２８を形成する異方性エッチ中に、側壁スペーサ２８を形成するときに使用されるエッチャントを打込み遮断層１８が受けることを防止するように酸化物層２０が働く。
図７には、ポリシリコン層１６、打込み遮断層１８、酸化物層２０および電荷蓄積層１４の残りの部分の一方の面から側壁スペーサ２８を除去した後の半導体デバイス１０が示される。このエッチステップは、マスクを要求するが、非常に精密なマスクを必要としない。マスクは、残ったままになる側壁スペーサ２８の面を露出することを回避するのに十分に精密である必要があるだけであり、容易に達成される。残りの側壁スペーサ２８は、形成されるＮＶＭセル用のセレクトゲートであるためのものである。
図８には、側壁スペーサ２４および側壁スペーサ２８をマスクとして使用して、Ｎ型ドーパント、好ましくはヒ素のエクステンション打込みを実施し、それにより、側壁スペーサ２４に隣接するドレイン領域３０および側壁スペーサ２８に隣接するソース領域３１の形成がもたらされた後の半導体デバイス１０が示される。側壁スペーサ２８は、また、この打込みによって、Ｎ型に部分的にドープされる。図８にはまた、側壁スペーサ２４および側壁スペーサ２８の周りの窒化物の側壁スペーサ３２が示される。
図９には、ソース／ドレインコンタクトを作製するためにドーピング濃度を増加するディープソース／ドレイン打込みを実施した後の半導体デバイス１０が示される。この打込みは、ドレイン領域３４およびソース領域３６をもたらす。ディープソース／ドレイン打込みは、リンか、ヒ素か、または両方によってもよい。側壁スペーサ２８は、またさらに、この打込みによってＮ型ドープされる。
図１０には、酸化物層２０および打込み遮断層１８の残りの部分を除去した後の半導体デバイス１０が示される。これは、おそらく、酸化物のエッチングからシリコンゲルマニウムまたは窒化チタンのエッチングに到るのに化学物質の変化を要求することになる。打込み遮断層１８を除去するために湿潤化学物質が好ましい。除去時に、打込み遮断層１８が除去され、側壁スペーサ３２から窒化物、側壁スペーサ２８からポリシリコン、側壁スペーサ２４から酸化物および基板１２からシリコンが露出する。こうして、打込み遮断層を除去するために選択されたエッチ化学物質は、打込み遮断層１８をエッチングすることができなければならないが、好ましくは、酸化物、窒化物またはシリコンを大幅にはエッチングしない。これは、打込み遮断層をエッチングするときのエッチ化学物質が、好ましくは、酸化物、窒化物またはシリコンに対して選択性を有するとして述べられることができる。打込み遮断層１８がＳｉＧｅである場合、ＲＣＡ洗浄がウェットエッチについて使用されてもよい。一形態では、ＲＣＡ洗浄は、２ステッププロセスであり、第１ステップは、水酸化アンモニウム、過酸化水素および水を含む混合物に対する暴露を含む。第２ステップは、塩酸、過酸化水素および水を含む混合物に対する暴露を含む。打込み遮断層１８がＴｉＮである場合、硫酸および過酸化水素の混合物を含むピラニア洗浄がウェットエッチについて使用されてもよい。
図１１には、ベース側壁スペーサ３２において側壁スペーサ３８を、ポリシリコン層１６の残りの部分の上で、かつ、側壁スペーサ２４に隣接して側壁スペーサ４０を形成した後の半導体デバイス１０が示される。打込み遮断層１８がＳｉＧｅである場合、ＲＣＡ洗浄がウェットエッチについて使用されてもよい。一形態では、ＲＣＡ洗浄は、２ステッププロセスであり、第１ステップは、水酸化アンモニウム、過酸化水素および水を含む混合物に対する暴露を含む。第２ステップは、塩酸、過酸化水素および水を含む混合物に対する暴露を含む。打込み遮断層１８がＴｉＮである場合、硫酸および過酸化水素の混合物を含むピラニア洗浄がウェットエッチについて使用されてもよい。
図１２には、ゲートおよびソース／ドレインコンタクトを作製するためのシリサイド形成ステップを実施した後の半導体デバイス１０が示される。これは、側壁スペーサ２８の上部部分内にシリサイド領域４６を、ポリシリコン部分１６内にシリサイド領域４４を、ドレイン領域３４内にシリサイド領域４２を、ソース領域３６内にシリサイド領域４８をもたらす。図１２の半導体デバイス１０は、コントロールゲートがＰ型であり、ソースおよびドレインがＮ型である不揮発性メモリを示す。セレクトゲートとしての側壁スペーサ２８はまた、ソースおよびドレイン領域３４および３６を形成する打込みを受けるためＮ型である。側壁スペーサ２８は、同様にその場でドープされてもよい。後続のアニールは、側壁スペーサ２８が、Ｎ型により均等にドープされるようにさせる。側壁スペーサ２４は、コントロールゲートとセレクトゲートとの間の電気絶縁を提供する。ソース領域３４およびドレイン領域３６は、コントロールゲートの対向する面上にある。
図１３には、半導体デバイス５０が示され、半導体デバイス５０は、基板５２、基板５２の上の電荷蓄積層５４、電荷蓄積層５４の上のポリシリコン層５６、ポリシリコン層５６の上の打込み遮断層５８および打込み遮断層５８の上の酸化物層６０を備える。図１の場合と同様に、基板５２は、好ましくは、シリコンであるが、ゲルマニウムまたはシリコンゲルマニウムなどの別の半導体材料であることができる。シリコン基板５２は、バルクシリコン基板として示されるが、１つの代替として、セミコンダクタオンインシュレータ（ＳＯＩ）基板内の上部の半導体層であることができる。電荷蓄積層５４は、絶縁層によってポリシリコン層５６および基板５２から絶縁されるナノ結晶５５などのナノ結晶を含む。打込み遮断層５８は、好ましくは、シリコンゲルマニウムまたは窒化チタンである。他の材料もまた、有効であることがわかる場合がある。打込み遮断層５８は、打込みを遮断するのに有効であるべきであり、また、酸化物、窒化物およびシリコンに対して選択性を持ってエッチングされることができるべきである。電荷蓄積層５４は、好ましくは、約１７０〜３５０オングストローム厚である。ポリシリコン層５６および打込み遮断層５８は、好ましくは１０００および１５００オングストロームと同じ厚さであってよい。酸化物層６０は、好ましくは、約１００〜３００オングストロームである。ポリシリコン層５６は、Ｐ型に高濃度にドープされる。これは、打込み遮断層５８の堆積前に実施される打込みによって、または、その場でのドープによって達成される可能性がある。その場でのドープは、付加的なステップとなる打込みステップを回避するために好ましい。
図１４には、図２の場合と同様に、酸化物層６０、打込み遮断層５８、ポリシリコン層５６および電荷蓄積層５４を通るゲートパターニングステップ後の半導体デバイス５０が示される。これは、基板５２を露出させる作用を有する。ポリシリコン層５６の残りの部分は、形成される不揮発性メモリセルのコントロールゲートになるためのものである。このエッチは、フォトレジストマスクを使用し、また、種々の層がエッチングされるにつれて、化学物質の変化を要求してもよい。打込み遮断層５８が窒化チタンである場合、打込み遮断層５８用の有効なエッチ化学物質は、アルゴンと塩素の混合物である。打込み遮断層５８がＳｉＧｅある場合、臭化水素（ＨＢｒ）化学物質が誘導結合式プラズマチャンバ内で使用されてもよい。酸化物、ポリシリコンおよび電荷蓄積層５４用の従来のエッチ化学物質が使用されてもよい。電荷蓄積層５４は、通常、ポリシリコンナノ結晶および酸化物を含むことになるが、異なる絶縁材料または異なるナノ結晶を有してもよい。
図１５には、層５４、５６、５８および６０の残りの部分の周りにＨＴＯの側壁スペーサ６２を形成した後の半導体デバイス５０が示される。酸化物層６０のある程度の薄化が起こる場合があるが、実質的に残ったままになることになる。
図１６には、打込み遮断層５８によって、打込みがポリシリコン層５６の残りの部分に達するのを防止するＮ型エクステンション打込みを実施した後の半導体デバイス５０が示される。この打込みは、側壁スペーサ６２の面に隣接するソース／ドレイン領域６４の形成をもたらす。ポリシリコン層５６の残りの部分はコントロールゲートになることになるため、また、さらなる加熱ステップが存在することになるため、ソース／ドレイン領域６４は、実質的にコントロールゲートに隣接し、両者間にチャネルを有することになる。
図１７には、層５４、５６、５８および６０の残りの部分の周りに側壁スペーサ６６を形成した後の半導体デバイス５０が示される。これは窒化物スペーサである。
図１８には、ソース／ドレイン領域６８を形成するためにディープソース／ドレイン打込みを実施した後の半導体デバイス５０が示される。
図１９には、酸化物層６０および打込み遮断層５８を除去した後の半導体デバイス５０が示される。図１０において酸化物層２０および打込み遮断層１８を除去する場合と同様に、これは、おそらく、酸化物のエッチングからシリコンゲルマニウムまたは窒化チタンのエッチングに到るのに化学物質の変化を要求することになる。打込み遮断層５８を除去するために湿潤化学物質が好ましい。除去時に、打込み遮断層５８が除去され、側壁スペーサ６６から窒化物、側壁スペーサ２４から酸化物および基板１２からシリコンが露出する。こうして、打込み遮断層を除去するために選択されたエッチ化学物質は、打込み遮断層５８をエッチングすることができなければならないが、好ましくは、酸化物、窒化物またはシリコンを大幅にはエッチングしない。これは、打込み遮断層をエッチングするときのエッチ化学物質が、好ましくは、酸化物、窒化物またはシリコンに対して選択性を有するとして述べられることができる。打込み遮断層５８がＳｉＧｅである場合、ＲＣＡ洗浄がウェットエッチについて使用されてもよい。一形態では、ＲＣＡ洗浄は、２ステッププロセスであり、第１ステップは、水酸化アンモニウム、過酸化水素および水を含む混合物に対する暴露を含む。第２ステップは、塩酸、過酸化水素および水を含む混合物に対する暴露を含む。打込み遮断層５８がＴｉＮである場合、硫酸および過酸化水素の混合物を含むピラニア洗浄がウェットエッチについて使用されてもよい。
図２０には、層５６の残りの部分内にシリサイド領域７０を、基板５２およびソース／ドレイン６８内にシリサイド領域７２を形成した後の半導体デバイス５０が示される。図２０の半導体デバイス５０は、シリサイド化ソース／ドレイン、シリサイド化コントロールゲートおよびＰ型コントロールゲートを有するＮＶＭセルである。
ゲート内にＰ型ドーピングが存在する場合、ゲート内の電子は非常に少なく、そのため、ゲートから電荷蓄積層１４または５４への電子移動または電子束は無視できる。これは、一実施形態では、コントロールゲートがドレインに自己整合し、また、セレクトゲートがソースに自己整合するという利益を有し、別の実施形態では、ソースおよびドレインがコントロールゲートに自己整合するという利益を有するプロセスによって達成される。述べた両方の実施形態において打込み遮断層を除去することは、露出された他の元素に対して選択性を有する化学物質を使用することによって達成される。これは、打込みマスキング層のマスク無し除去を可能にするため、コントロールゲートに対する接触が容易に行われる可能性がある。
先の仕様では、本発明は特定の実施形態を参照して述べられた。しかし、添付特許請求項において述べられる本発明の範囲から逸脱することなく、種々の修正および変更が行われることができることを当業者は理解する。たとえば、記載されたのと別の化学物質が使用されて、露出された他のフィーチャに対する選択性を有して遮断層がエッチングされる。窒化物側壁スペーサを形成する前に、薄い酸化物層がポリシリコン側壁スペーサ上に成長されるなどの、さらなるステップが実施されてもよい。相応して、仕様および図は、制限的な意味ではなく例示的な意味で考えられ、また、全てのこうした修正は、本発明の範囲内に含まれることが意図される。
利益、利点、問題に対する解決策、および、任意の利益、利点または解決策を思いつくようにさせるか、または、より明白にさせる任意の要素（複数可）は、任意のまたは全ての特許請求項の重要な、要求される、または必須の特徴または要素と解釈されない。本明細書で使用される「あるa)」または「ある(an)」という用語は、他の要素が、特許請求項または仕様において１つまたは複数であるとして明確に述べられても、１つまたは２つ以上として規定される。本明細書で使用される「複数の(plurality)」という用語は、２つまたは３つ以上として規定される。本明細書で使用される「別の(another)」という用語は、少なくとも第２のまたは第３以降のとして規定される。本明細書で使用される「結合される(coupled)」という用語は、必ずしも直接的にではなく、また、必ずしも機械的にではないが、接続される(connected)として規定される。さらに、もしあれば、説明および特許請求項内の「前のfront」、「後のback」、「上部のtop」、「底部のbottom」、「上にover」、「下にunder」などの用語は、記述のために使用され、必ずしも、永久的な相対位置を記述するために使用されるわけではない。こうして使用される用語は、適切な状況下で交換可能であるため、本明細書で述べられる本発明の実施形態は、たとえば、示されるか、そうでなければ本明細書で述べられる配向以外の配向で動作可能であることが理解される。

Claims (20)

  1. 半導体基板を使用する、不揮発性メモリの製造方法において、
    前記半導体基板の上に電荷蓄積層を形成する工程と、
    前記電荷蓄積層の上にゲート材料層を形成することによって、コントロールゲート電極を形成する、コントロールゲートを形成する工程と、
    前記ゲート材料層の上に保護層を形成する工程と、
    前記コントロールゲート電極の少なくとも一方の面上で、前記コントロールゲート電極に自己整合した前記半導体基板内にドーパントを打込む工程であって、前記ドーパントは、前記コントロールゲート電極の対向する面上で前記半導体基板内にソースおよびドレインを形成し、前記保護層は、前記ドーパントが前記コントロールゲート電極内に浸透することを防止する、前記ドーパントを打込む工程と、
    前記ゲート材料層の上に前記保護層を除去する工程と、
    前記コントロールゲート電極、前記ソースおよび前記ドレインに対して電気コンタクトを形成する工程とを備える、方法。
  2. 前記保護層は、前記不揮発性メモリデバイスのシリコン、窒化シリコンおよび酸化シリコンのいずれの露出表面も除去することなくエッチングされることができる材料からなる請求項１に記載の方法。
  3. 前記保護層としてシリコンゲルマニウムまたは窒化チタンの一方を使用する、請求項２に記載の方法。
  4. ナノクラスタ層または窒化物を含む材料層を使用して前記電荷蓄積層を形成する、請求項１に記載の方法。
  5. 前記ソースおよび前記ドレインを形成するために前記帯電したイオンを前記半導体基板内に打込む前に、前記コントロールゲート電極に隣接し、かつ、前記コントロールゲート電極から電気的に絶縁されたセレクトゲート電極を形成する工程とをさらに備える、請求項１に記載の方法。
  6. 前記コントロールゲート電極に隣接し、かつ、前記コントロールゲート電極と前記セレクトゲート電極との間に第１スペーサを形成し、前記コントロールゲート電極の上に第２スペーサを形成することによって、前記コントロールゲート電極から前記セレクトゲート電極を電気的に分離する工程をさらに備える、請求項５に記載の方法。
  7. 前記保護層を形成する工程は、
    シリコンゲルマニウムまたは窒化材料を含む第１材料層を形成する工程と、
    前記第１材料層の上に、酸化物を含む第２材料層を形成する工程とをさらに備える、請求項１に記載の方法。
  8. 前記半導体基板内にドーパントを打込むことは、前記コントロールゲート電極の２つの対向する面上で前記コントロールゲート電極の自己整合にて行われる、請求項１に記載の方法。
  9. 半導体基板を使用する、不揮発性メモリの製造方法において、
    電荷を蓄積する材料を含む電荷蓄積層を形成する工程と、
    前記電荷蓄積層の上にコントロールゲート電極を形成する工程と、
    前記コントロールゲート電極の上に設けられる保護層であって、酸化物、シリコンおよび窒化物をエッチングしないエッチャントによってエッチングされることができることによってエッチ選択性を可能にする、保護層を形成する工程と、
    前記コントロールゲート電極に隣接する第１側壁スペーサを形成する工程と、
    前記第１側壁スペーサに隣接する第２側壁スペーサを形成する工程と、
    前記コントロールゲート電極の対向する面に隣接する残りの第２側壁スペーサを残したまま、前記コントロールゲート電極の一方の面から前記第２側壁スペーサを除去する工程と、
    前記第１側壁スペーサの外側縁部および前記第２側壁スペーサの外側縁部にそれぞれ整合して前記半導体基板内に第１および第２電流電極領域を形成する工程と、
    前記残りの第２側壁スペーサからセレクトゲート電極を形成する工程と、
    前記コントロールゲート電極の上の前記保護層を除去する工程と、
    前記コントロールゲート電極、前記セレクトゲート電極ならびに前記第１および第２電流電極領域に対して電気コンタクトを作製する工程とを備える、方法。
  10. ナノクラスタ層として前記電荷蓄積層を形成する工程をさらに備える、請求項９に記載の方法。
  11. 前記保護層を形成する工程は、
    シリコンゲルマニウムまたは窒化材料を含む第１材料層を形成する工程と、
    前記第１材料層の上に設けられる酸化物を含む第２材料層を形成する工程とをさらに備える、請求項９に記載の方法。
  12. 誘電性材料から前記第１側壁スペーサを形成する工程と、
    伝導性材料から前記第２側壁スペーサを形成する工程とをさらに備える、請求項９に記載の方法。
  13. 前記残りの第２側壁スペーサおよび前記第１側壁スペーサの露出した部分に隣接して、誘電性材料を含む第３側壁スペーサを形成する工程をさらに備える、請求項９に記載の方法。
  14. 前記コントロールゲート電極の一部分の上に設けられるとともに、前記第１側壁スペーサの露出した内側側壁に隣接するように、電気絶縁性材料からなる第４側壁スペーサを形成する工程と、
    前記第３側壁スペーサの外側で横方向に、同様に電気絶縁性材料を含む第５側壁スペーサを形成する工程とをさらに備える、請求項１３に記載の方法。
  15. 半導体基板を使用する、不揮発性メモリの製造方法において、
    前記半導体基板の上に電荷蓄積層を形成する工程と、
    前記電荷蓄積層の上にコントロールゲート電極を形成する工程と、
    前記コントロールゲート電極の上に設けられる保護層であって、酸化物、シリコンおよび窒化物をエッチングしないエッチャントによってエッチングされることができることによってエッチ選択性を提供する材料を含む、保護層を形成する工程と、
    前記電荷蓄積層、前記コントロールゲート電極および前記保護層の露出した面に隣接して絶縁性側壁スペーサを形成する工程と、
    前記コントロールゲート電極の対向する面に整合して前記半導体基板内に第１および第２電流電極領域を形成する工程であって、前記第１および第２電流電極領域は、前記保護層によって前記コントロールゲート電極から遮断されるドーパントによって形成される、前記第１および第２電流電極領域を形成する工程と、
    前記コントロールゲート電極の上に延在する前記絶縁性側壁スペーサを残すように、酸化物、シリコンおよび窒化物をエッチングしないエッチャントによって、前記コントロールゲート電極の上から前記保護層を除去する工程と、
    前記コントロールゲート電極ならびに前記第１および第２電流電極領域に対して電気コンタクトを作製する工程とを備える方法。
  16. 前記絶縁性側壁スペーサを形成する工程は、前記電荷蓄積層、前記コントロールゲート電極および前記保護層の側壁に隣接して酸化物側壁スペーサを形成し、それに続いて、前記酸化物側壁スペーサに隣接し、かつ、前記酸化物側壁スペーサよりも前記コントロールゲート電極からさらに離れた窒化物側壁スペーサを形成する、請求項１５に記載の方法。
  17. 前記保護層としてシリコンゲルマニウムまたは窒化チタンの一方を使用する、請求項１５に記載の方法。
  18. 前記保護層を形成する工程は、
    シリコンゲルマニウムまたは窒化材料を含む第１材料層を形成する工程と、
    前記第１材料層の上に設けられる、酸化物を含む第２材料層を形成する工程とをさらに備える、請求項１５に記載の方法。
  19. 前記電荷蓄積層を形成する工程は、酸化物層内に複数のナノクラスタを形成することを形成する工程をさらに備える、請求項１５に記載の方法。
  20. 前記コントロールゲート電極を形成する工程では、前記保護層を形成する前に、前記コントロールゲート電極のためのＰ伝導性ポリシリコン材料層を形成することをさらに含み、前記不揮発性メモリデバイスは、マスキング層を使用することなく、かつ、Ｐ伝導性ポリシリコン材料層を改質することなく、前記第１および第２電流電極領域をＮ伝導性領域に変換するドーパントを受ける、請求項１５に記載の方法。
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