JP2006100531A - 半導体装置 - Google Patents
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Abstract
【解決手段】 第1のMONOS型不揮発性記憶素子と、前記第1のMONOS型不揮発性記憶素子よりもゲート幅が広い第2のMONOS型不揮発性記憶素子とを同一基板に混載し、前記第1のMONOS型不揮発性記憶素子を書換回数が少ないプログラムのデータ記憶用として用い、前記第2のMONOS型不揮発性記憶素子を書換回数が多い処理データ記憶用として用いる。
【選択図】 図1
Description
電荷蓄積用絶縁膜が書換回数に応じて劣化する。このようなことから、MONOS型不揮発性記憶素子では、消去動作時における電荷蓄積用絶縁膜の劣化により書換回数が制限されている。
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
本発明によれば、不揮発性記憶素子を有する半導体装置の高集積化及び書換回数向上を図ることができる。
図1は、マイクロ・コンピュータの平面レイアウト図、
図2は、図1のマイクロ・コンピュータに搭載されたプログラム用不揮発性メモリ・モジュールの一部を示す等価回路図、
図3は、図1のマイクロ・コンピュータに搭載されたプログラム用不揮発性メモリ・モジュールの一部を示す模式的平面図、
図4は、図3のa−a'に沿う模式的断面図、
図5は、図3のb−b'線に沿う模式的断面図、
図6は、図3のc−c'線に沿う模式的断面図、
図7は、図1のマイクロコンピュータに搭載されたデータ用不揮発性メモリ・モジュールの一部を示す模式的平面図、
図8は、図1のマイクロ・コンピュータに搭載されたデータ用不揮発性メモリ・モジュールの一部を示す模式的平面図、
図9は、図8のd−d'線に沿う模式的断面図、
図10は、図8のe−e'線に沿う模式的断面図、
図11は、図8のf−f'線に沿う模式的断面図、
図12は、図1のマイクロ・コンピュータを搭載したICカードを示す模式的平面図である。
このように構成されたマイクロ・コンピュータ20aは、図12に示すように、非接触型のICカード30に搭載される。
図13は、書換回数と書換時間との関係を示す図であり、図14は、消去動作による電荷蓄積用絶縁膜の劣化モデルを示す図である。
このように、本実施例1によれば、マイクロ・コンピュータ20aの書換回数向上及び高集積化を図ることができる。
図17は、マイクロ・コンピュータの平面レイアウト図、
図18は、図17の不揮発性メモリ・モジュールの一部を示す等価回路図、
図19は、図17の不揮発性メモリ・モジュールの一部を示す模式的平面図、
図20は、図19のg−g'線に沿う模式的断面図である。
図21は、図19のh−h'線に沿う模式的断面図である。
また、センスアンプSAがプログラムデータの記憶に使用される不揮発性記憶素子Qm1と、処理データ用の記憶に使用される不揮発性記憶素子Qm2で共通となる構成であるため、実施例1と比較して、不揮発性メモリモジュールの微細化を図ることが出来る。
図22は、マイクロ・コンピュータに搭載されたプログラム用不揮発性メモリ・モジュールの一部を示す模式的平面図、
図23は、図22のi−i'線に沿う模式的断面図、
図24は、図22のj−j'線に沿う模式的断面図、
図25は、図22のk−k'線に沿う模式的断面図、
図26は、マイクロ・コンピュータに搭載されたデータ用不揮発性メモリ・モジュールの一部を示す模式的平面図、
図27は、図26のl−l'線に沿う模式的断面図、
図28は、図26のm−m'線に沿う模式的断面図、
図29は、図26のn−n'線に沿う模式的断面図である。
本実施例3の不揮発性記憶素子Qm3は、メモリ・ゲート電極MG下のチャネル形成領域側(基板1側)から電荷蓄積用絶縁膜5の窒化シリコン膜5b中にホットエレクトロンを注入することによってデータの書き込みが行われ、電荷蓄積用絶縁膜9の下層の酸化シリコン膜9aを通過させて、メモリ・ゲート電極MG下のチャネル形成領域側(基板1側)から電荷蓄積用絶縁膜5の窒化シリコン膜5b中にホットホールを注入させることによってデータの書き換えが行われる。このような不揮発性記憶素子Qm3では、前述の不揮発性記憶素子Qm1と同様に、1000回前後にて書換時間が桁で遅くなるため、製品としての書換動作ができなくなってしまう。これは、消去動作時に電荷蓄積用絶縁膜が劣化することに起因するとされている。不揮発性記憶素子Qm3は、ソース領域端からのホットホール注入によってデータの消去を行っているため、図30に示すように、主に酸化シリコン膜5aが劣化するものと考えられる。
図31は、不揮発性メモリ・モジュールの一部を示す等価回路図、
図32は、図31の不揮発性メモリ・モジュールの一部を示す模式的平面図、
図33は、図32のo−o'線に沿う模式的断面図、
図34は、図32のp−p'線に沿う模式的断面図、
図35は、図32のq−q'線に沿う模式的断面図、
図36は、図31の不揮発性メモリ・モジュールへのサブビット線の接続を示す模式的平面図である。
20a,20b…マイクロ・コンピュータ(半導体装置)、21…プログラム用不揮発性メモリ・モジュール、22…データ用不揮発性メモリ・モジュール、23…周辺回路モジュール、24…RAMモジュール、25…論理演算回路モジュール、26…不揮発性メモリ・モジュール、
41…p型半導体領域、42…ゲート絶縁膜、43…p型半導体領域、44…n型半導体領域、45…サイドウォールスペーサ、46a,46b…n型半導体領域、
CG…コントロール・ゲート電極、MG…メモリ・ゲート電極、Mc1,Mc2…メモリセル、Qm1〜Qm7…不揮発性記憶素子。
Claims (20)
- 半導体基板の主面に電荷蓄積用絶縁膜を介在してゲート電極が設けられた第1及び第2の不揮発性記憶素子を有し、
前記第1の不揮発性記憶素子は、プログラムを構成するデータの記憶に使用され、
前記第2の不揮発性記憶素子は、前記プログラムの実行によって処理されたデータの記憶に使用され、かつ、ゲート幅が前記第1の不揮発性記憶素子のゲート幅よりも広いことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記電荷蓄積用絶縁膜は、窒化膜を含む膜であることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記第1及び第2の不揮発性記憶素子の各々のゲート電極は、ゲート配線の一部で形成されていることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記第1の不揮発性記憶素子のゲート電極は、第1のゲート配線の一部で形成され、
前記第2の不揮発性記憶素子のゲート電極は、前記第1のゲート配線とは異なる第2のゲート配線の一部で形成されていることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記第1及び第2の不揮発性記憶素子のゲート幅は、前記半導体基板の主面に形成された素子分離領域で規定されていることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記第1及び第2の不揮発性記憶素子の各々のゲート電極は、メモリ・ゲート電極であり、
前記第1及び第2の不揮発性記憶素子の各々は、前記半導体基板の主面上にゲート絶縁膜を介在して設けられたコントロール・ゲート電極を有することを特徴とする半導体装置。 - 請求項6に記載の半導体装置において、
前記第2の不揮発性記憶素子のメモリ・ゲート電極下におけるゲート幅は、前記第1の不揮発性記憶素子のメモリ・ゲート電極下におけるゲート幅よりも広いことを特徴とする半導体装置。 - 請求項6に記載の半導体装置において、
前記第2の不揮発性記憶素子のコントロール・ゲート電極下におけるゲート幅は、前記第1の不揮発性記憶素子のコントロール・ゲート電極下におけるゲート幅よりも広いことを特徴とする半導体装置。 - 請求項6に記載の半導体装置において、
前記第2の不揮発性記憶素子のメモリ・ゲート電極下におけるゲート幅は、前記第1の不揮発性記憶素子のメモリ・ゲート電極下におけるゲート幅よりも広く、
前記第2の不揮発性記憶素子のコントロール・ゲート電極下におけるゲート幅は、前記第1の不揮発性記憶素子のコントロール・ゲート電極下におけるゲート幅よりも広いことを特徴とする半導体装置。 - 請求項6に記載の半導体装置において、
前記第1及び第2の不揮発性記憶素子の各々のメモリ・ゲート電極下におけるゲート幅、並びに前記第1及び第2の不揮発性記憶素子の各々のコントロール・ゲート電極下におけるゲート幅は、前記半導体基板の主面に形成された素子分離領域で規定されていることを特徴とする半導体装置。 - 請求項6に記載の半導体装置において、
前記第1及び第2不揮発性記憶素子の各々のメモリ・ゲート電極は、第1のゲート配線の一部で形成され、
前記第1及び第2の不揮発性記憶素子の各々のコントロール・ゲート電極は、第2のゲート配線の一部で形成されていることを特徴とする半導体装置。 - 請求項6に記載の半導体装置において、
前記第1の不揮発性記憶素子のメモリ・ゲート電極は、第1のゲート配線の一部で形成され、
前記第2の不揮発性記憶素子のコントロール・ゲート電極は、第2のゲート配線の一部で形成され、
前記第2の不揮発性記憶素子のメモリ・ゲート電極は、前記第1のゲート配線とは異なる第3のゲート配線の一部で形成され、
前記第2の不揮発性記憶素子のコントロール・ゲート電極は、前記第2のゲート配線とは異なる第4のゲート配線の一部で形成されていることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記電荷蓄積用絶縁膜は、窒化膜を含む膜で形成され、
前記第1及び第2の不揮発性記憶素子は、前記電荷蓄積用絶縁膜の窒化膜から前記ゲート電極に電子を放出させることによってデータの書き換えが行われることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記電荷蓄積用絶縁膜は、窒化膜を含む膜で形成され、
前記第1及び第2の不揮発性記憶素子は、前記メモリ・ゲート電極MG下のチャネル形成領域側から前記電荷蓄積用絶縁膜の窒化膜中にホットホールを注入させることによってデータの書き換えが行われることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記第1および第2の不揮発性記憶素子は、共通のセンスアンプに接続されていることを特徴とした半導体装置。 - 半導体基板の主面に電荷蓄積用絶縁膜を介在してゲート電極が設けられた複数の不揮発性記憶素子と、
前記不揮発性記憶素子を含んで構成される第1および第2の不揮発性メモリセルとを有する半導体装置において、
前記第1の不揮発性メモリセルは、前記複数の不揮発性記憶素子のうち1つの不揮発性記憶素子で構成され、
前記第2の不揮発性メモリセルは、前記複数の不揮発性記憶素子のうち、少なくとも2つ以上の不揮発性記憶素子で構成されていることを特徴とした半導体装置。 - 請求項16に記載の半導体装置において、
前記第1の不揮発性メモリセルは、プログラムを構成するデータの記憶に使用され、
前記第2の不揮発性メモリセルは、前記プログラムの実行によって処理されたデータの記憶に使用されることを特徴とした半導体装置。 - 請求項16に記載の半導体装置において、
前記第1および第2の不揮発性メモリセルを構成する不揮発性記憶素子は、そのゲート幅がそれぞれ等しいことを特徴とした半導体装置。 - 請求項16に記載の半導体装置において、
前記第2の不揮発性メモリセルを構成する2つ以上の不揮発性記憶素子は、それぞれのビット線が、前記第2の不揮発性メモリセルの上方に配置された配線によって電気的に接続されていることを特徴とした半導体装置。 - 請求項16に記載の半導体装置において、
前記電荷蓄積用絶縁膜は、窒化膜を含む膜であることを特徴とする半導体装置。
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