JP2004158084A - 半導体集積回路装置 - Google Patents
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Abstract
【課題】低消費電力と高速化を実現したＳＲＡＭを備えた半導体集積回路装置を提供する。
【解決手段】書き込みと読み出しが可能にされたメモリセルをアドレス選択回路で選択し、書き込み回路により選択されたメモリセルに書き込み信号を伝え、読み出し回路により選択されたメモリセルからの読み出し信号を伝え、クロック信号を受けるタイミング生成回路により、上記アドレス選択回路、書き込み回路及び読み出し回路に伝えられる動作タイミング信号を生成してなるメモリ回路のうち、動作タイミングに余裕のある回路について、他の回路のＭＯＳＦＥＴに比べて高しきい値電圧のＭＯＳＦＥＴにより構成する。
【選択図】 図１
【解決手段】書き込みと読み出しが可能にされたメモリセルをアドレス選択回路で選択し、書き込み回路により選択されたメモリセルに書き込み信号を伝え、読み出し回路により選択されたメモリセルからの読み出し信号を伝え、クロック信号を受けるタイミング生成回路により、上記アドレス選択回路、書き込み回路及び読み出し回路に伝えられる動作タイミング信号を生成してなるメモリ回路のうち、動作タイミングに余裕のある回路について、他の回路のＭＯＳＦＥＴに比べて高しきい値電圧のＭＯＳＦＥＴにより構成する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、例えばスタティック型ランダム・アクセス・メモリ（ＳＲＡＭ）のようなメモリ回路を搭載した半導体集積回路装置に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
セル及び書き込み用列スイッチ等を高しきい値電圧のＭＯＳＦＥＴで構成し、センスアンプを低しきい値電圧のＭＯＳＦＥＴで構成したスタティック型ランダム・アクセス・メモリ（ＳＲＡＭ）の例として、特開２００２−１００１９０公報がある。メモリセルを高しきい値電圧として、他の周辺回路で低しきい値電圧と高しきい値電圧のＭＯＳＦＥＴを用いているＳＲＡＭの例として、特開平９−５１０４２号公報がある。更に、プルアップＭＯＳＦＥＴを他のＮチャネルＭＯＳＦＥＴよりも高しきい値電圧としたＭＯＳＦＥＴを用いている例として、特開平４−３４４３９５号公報がある。
【０００３】
【特許文献１】
特開２００２−１００１９０公報
【特許文献２】
特開平９−５１０４２号公報
【特許文献３】
特開平４−３４４３９５号公報
【０００４】
【発明が解決しようとする課題】
１チップマイクロコンピュータ等のような大規模半導体集積回路装置（ＬＳＩ）に搭載されるＳＲＡＭ（以下、オンチップＳＲＡＭという）の動作は、（１）メモリセルへのアクセス〜ビット線へのデータ遷移〜データの増幅〜出力データのラッチ〜出力の経路と、（２）メモリセルヘのアクセス及び書き込みデータの入力〜ビット線へのデータ遷移（ライトＳＷを開く）〜メモリセルヘの書き込みの経路に大別される。
【０００５】
上記のオンチップＳＲＡＭの動作速度は、上記（１）の経路で律則され、標準しきい電圧（Ｖｔｈ）のＭＯＳＦＥＴデバイス（以下、高Ｖｔｈデバイスと言う）を用いて設計した場合、半導体集積回路装は１３３ＭＨｚでの動作が限界であると考えられる。例えば、半導体集積回路装を２００ＭＨｚのような更なる高速動作をさせる為にはＭＯＳＦＥＴデバイスのしきい電圧Ｖｔｈを下げる（以下、低Ｖｔｈデバイスと言う）ことが有益である。しかしながら、相反して低Ｖｔｈデバイスは、リーク電流が大きく消費電流を増大させてしまい、低消費電力であるというＳＲＡＭの特徴を失わせてしまう。このように、ＳＲＡＭでは高速化と低消費電力とは互いにトレードオフの関係にある。
【０００６】
この発明の目的は、低消費電力と高速化を実現したスタティック型ランダム・アクセス・メモリを備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。書き込みと読み出しが可能にされたメモリセルをアドレス選択回路で選択し、書き込み回路により選択されたメモリセルに書き込み信号を伝え、読み出し回路により選択されたメモリセルからの読み出し信号を伝え、クロック信号を受けるタイミング生成回路により、上記アドレス選択回路、書き込み回路及び読み出し回路に伝えられる動作タイミング信号を生成してなるメモリ回路のうち、動作タイミングに余裕のある回路について、他の回路のＭＯＳＦＥＴに比べて高しきい値電圧のＭＯＳＦＥＴにより構成する。
【０００８】
書き込みと読み出しが可能にされたメモリセルをアドレス選択回路で選択し、書き込み回路により選択されたメモリセルに書き込み信号を伝え、読み出し回路により選択されたメモリセルからの読み出し信号を伝え、クロック信号を受けるタイミング生成回路により、上記アドレス選択回路、書き込み回路及び読み出し回路に伝えられる動作タイミング信号を生成してなるメモリ回路のうち、大きな負荷容量に対して動作タイミング信号を伝える駆動回路は、他の回路のＭＯＳＦＥＴに比べて高しきい値電圧のＭＯＳＦＥＴにより構成し、チャネル幅を大きくして上記負荷容量に対応した駆動電流を流すようにする。
【０００９】
【発明の実施の形態】
図１には、この発明に係る半導体集積回路装置に搭載されるスタティック型ＲＡＭの一実施例の回路図が示されている。スタティック型ＲＡＭは、メモリセルアレイと、その周辺回路に設けられたアドレス選択回路、読み出し回路及び書き込み回路と、その動作を制御するタイミング生成回路から構成される。
【００１０】
メモリセルアレイとして、１本のワード線ＷＬと、２対の相補ビット線ＢＬ，／ＢＬと、その交点に設けられた２つのメモリセルが代表として例示的に示されている。上記メモリセルは、ＰチャネルＭＯＳＦＥＴＱ１，Ｑ３とＮチャネルＭＯＳＦＥＴＱ２，Ｑ４からなる２つのＣＭＯＳインバータ回路の入力と出力とが交差接続されたラッチ回路と、このラッチ回路の一対の入出力ノードとビット線ＢＬと／ＢＬとの間に、ＮチャネルＭＯＳＦＥＴＱ５とＱ６からなる選択スイッチとから構成される。これらのＭＯＳＦＥＴＱ５とＱ６のゲートは、上記ワード線ＷＬに接続される。
【００１１】
特に制限されないが、上記メモリセルアレイは、１つのワード線ＷＬに１２８個のメモリセルが配置される。それ故、相補ビット線ＢＬ，／ＢＬは、１２８対から構成される。一対のビット線ＢＬと／ＢＬには、２５６個のメモリセルが配置される。それ故、ワード線ＷＬは、０〜２５５のような２５６本から構成される。上記各ビット線ＢＬ，／ＢＬには、プリチャージ＆イコライズ回路ＰＣ／ＥＱが設けられる。プリチャージ回路＆イコライズ回路ＰＣ／ＥＱは、相補ビット線ＢＬと／ＢＬに電源電圧のようなプリチャージ電圧を与えるＰチャネルＭＯＳＦＥＴと、上記相補ビット線ＢＬと／ＢＬとの間を短絡するＰチャネルＭＯＳＦＥＴから構成される。上記相補ビット線ＢＬと／ＢＬと電源端子との間には、ゲートとドレインとが交差接続されたＰチャネルＭＯＳＦＥＴがプルアップＭＯＳＦＥＴとして設けられる。
【００１２】
上記１２８対のビット線は、ＰチャネルＭＯＳＦＥＴからなる読み出し用カラムスイッチにより３２対の相補の読み出しデータ線ＲＤ，／ＲＤに接続される。１つの読み出しデータ線ＲＤ，／ＲＤには、４対のビット線ＢＬ，／ＢＬのうちいずれか１つに接続される。上記読み出しデータ線ＲＤ，／ＲＤには、センスアンプＳＡが設けられる。センスアンプＳＡは、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴからなる２つのＣＭＯＳインバータ回路の入力と出力とが交差接続されてなるＣＭＯＳラッチ回路と、このＣＭＯＳラッチ回路のＮチャネルＭＯＳＦＥＴのソースと回路の接地電位に設けられたＮチャネルＭＯＳＦＥＴから構成される。上記読み出しデータ線ＲＤ，／ＲＤが上記のように３２対設けられることに対応してセンスアンプＳＡも全体で３２個設けられる。
【００１３】
上記センスアンプＳＡを活性化させるＮチャネルＭＯＳＦＥＴのゲート及び上記センスアンプＳＡの増幅信号を伝えるゲート回路には、タイミング生成回路で形成されたタイミング信号と、センスアンプ選択信号ｓａｃを受けるゲート回路で形成されたタイミング制御信号φｓａｃが制御パスＣＰ７を構成するインバータ回路を通して伝えられる。このタイミング制御信号φｓａｃは、前記読み出し用カラムスイッチの選択信号としても用いられる。センスアンプＳＡは、上記選択信号により活性化されて読み出しデータ線ＲＤ，／ＲＤの信号を増幅する。
【００１４】
上記センスアンプＳＡの増幅信号は、ＭＯＳＦＥＴ Ｑ７からＱ１１により構成されるラッチ回路ＬＴに伝えられ、出力回路ＯＢにより出力信号ｄｏｕｔが形成される。ラッチ回路ＬＴは、出力ラッチ制御信号ｏｌｃに基づいて形成された信号φｏｌｃにより制御されるスルーラッチ回路から構成される。出力回路ＯＢは、出力ドライバ制御信号ｏｄｃに基づいて形成された信号φｏｄｃにより制御されるゲート回路と出力インバータ回路から構成される。
【００１５】
この実施例のＳＲＡＭは、特に制限されないが、上記３２個のセンスアンプＳＡを全て活性化して３２ビットからなる読み出し信号を出力させる読み出し動作、上記３２個のセンスアンプＳＡうちの１６個を活性化して１６ビットからなる読み出し信号を出力させる読み出し動作、あるいは上記３２個のセンスアンプＳＡのうちの８個を活性化して８ビットからなる読み出し信号を出力させる読み出し動作が選択的に可能にされる。上記センスアンプ選択信号ｓａｃは、上記３種類の読み出し動作に対応してセンスアンプＳＡ等の制御を行うとともに、リードスイッチ制御信号ｒｓｗｃやカラム選択信号ｓｅｌによりＰチャネルＭＯＳＦＥＴからなる読み出し用カラムスイッチの非選択信号として用いられる。
【００１６】
上記１２８対のビット線は、ＮチャネルＭＯＳＦＥＴからなる書き込み用カラムスイッチ（ＷＣＰ４）により３２対の相補の書き込みデータ線ＷＤ，／ＷＤに接続される。１つの書き込みデータ線ＷＤ，／ＷＤは、上記カラムスイッチにより４対のビット線ＢＬ，／ＢＬのうちいずれか１つに接続される。上記書き込みデータ線ＷＤ，／ＷＤには、書き込み信号ｄｉｎを書き込みデータ線ＷＤに伝えるインバータ回路列（ＷＤＰ１）と、反転の書き込み信号を形成するインバータ回路（ＷＤＰ３）及び反転の書き込み信号を書き込みデータ線／ＷＤに伝えるインバータ回路列（ＷＤＰ２）からなる書き込み回路（ライトアンプ）が設けられる。この書き込み回路も、上記３２対の相補の書き込みデータ線ＷＤ，／ＷＤに対応して３２個から構成される。
【００１７】
この実施例のＳＲＡＭは、特に制限されないが、上記３２個のライトアンプで形成された３２ビットからなる書き込み信号を有効とする書き込み動作、上記３２個のライトアンプのうち１６個で形成された１６ビットからなる読み出し信号を有効とする書き込み動作、あるいは上記３２個のライトアンプのうちの８個で形成された８ビットからなる書き込み信号を有効とする書き込み動作のいずれかが選択的に可能にされる。このため、ライトスイッチ制御信号ｗｓｗｃが用いられる。この実施例では、上記カラム選択信号がライトスイッチ制御信号ｗｓｗｃと組み合わされてＮチャネルＭＯＳＦＥＴからなる書き込み用カラムスイッチ（ＷＣＰ３）に伝えられる。
【００１８】
上記センスアンプＳＡの増幅信号は、ゲート回路を通してＭＯＳＦＥＴＱ７〜Ｑ１２と、インバータ回路からなるラッチ回路に伝えられ、ゲート回路及び出力インバータ回路を通して出力信号ｄｏｕｔが形成される。上記センスアンプＳＡを活性化させるＮチャネルＭＯＳＦＥＴのゲート及び上記センスアンプＳＡの増幅信号を伝えるゲート回路には、タイミング生成回路で形成されたタイミング信号と、センスアンプ選択信号ｓａｃを受けるゲート回路で形成されたタイミング制御信号φｓａｃが制御パスＣＰ７を構成するインバータ回路を通して伝えられる。このタイミング制御信号φｓａｃは、前記読み出し用カラムスイッチの非選択信号としても用いられる。
【００１９】
タイミング生成回路は、クロックＣＬＫとリード／ライト制御信号Ｒ／Ｗを代表とするような複数の制御信号を受けて、ＳＲＡＭの読み出し動作、書き込み動作あるいはスタンバイ動作等の動作モードに対応して、ＳＲＡＭの動作に必要な各種のタイミング信号を生成する。
【００２０】
上記２５６本からなるワード線ＷＬのうちの１本がデコーダ回路により形成された選択信号を受けるワードドライバＣＰ１によって選択される。デコーダ回路は、タイミング生成回路で形成されたタイミング信号とアドレス信号ａｄｄを受けて、上記ワード線の選択信号やカラムの選択信号を形成する。デコーダ回路で形成されたカラム選択信号は、図示しない論理回路により、前記３２ビット動作、１６ビット動作及び８ビット動作に対応して前記制御信号ｓａｃ，ｒｓｗｃ，ｗｓｗｃ等を形成するために用いられる。
【００２１】
本願においては、高速動作を要求されるメモリの開発を行うに際し、高速デバイスとして標準Ｖｔｈデバイス（以下高ＶｔｈＭＯＳと呼称する。）に対し、Ｖｔｈを下げたデバイス（以下低ＶｔｈＭＯＳと呼称する。）を複合して用いることを考えた。高速化に向けて低ＶｔｈＭＯＳを用いると、高ＶｔｈＭＯＳと比較してリーク電流が大きく、スタンバイ時やメモリ非アクセス時の電力増加を招いてしまう。その為リーク電流に伴う電力の増加を防止しつつ、高速化を実現するために遅延パス解析を行い、高速動作が要求されないパスや高速動作が要求されるパスでも適用箇所を限定して高ＶｔｈＭＯＳを用いることを考えた。
【００２２】
（１）出力データパス：アドレスデコード〜メモリセルアクセス〜メモリデータ増幅〜出力ラツチ〜出力ドライバはメモリの動作速度を決定するパスの為、高速動作が要求される。従ってこのパスの回路は全て低Ｖｔｈデバイスを適用する。つまり、前記図１において、読み出し用カラムスイッチを構成するＰチャネルＭＯＳＦＥＴ、センスアンプＳＡ、ラッチ回路ＬＴ及び出力回路ＯＢは、低ＶｔｈＭＯＳＦＥＴにより構成される。
【００２３】
（２）出力制御系パス：出力制御系パスのうち出力チッチ制御信号及び出力ドライバ制御信号は、メモリアクセス（アドレスプリデコード）〜メモリデータ増幅時間（センスマージン）により遅延したデータを処理する為、データが各回路に到達するまでに時間的余裕が生まれる。 従って出力ラッチ制御信号及び出力ドライバ制御信号パスには高ＶｔｈＭＯＳを適用する。つまり、図１において、制御信号ｏｌｃ，ｏｄｃ及びタイミング生成回路からのタイミング信号を受けて上記信号φｏｌｃ，φｏｄｃを形成する制御パスＣＰ８は、高ＶｔｈＭＯＳにより構成される。
【００２４】
（３）ライト系制御パス：メモリ書き込み時の動作を考えたとき、１動作サイクルの中でメモリセルヘの書き込みが終了すればよく、メモリセルヘの書き込みがデータ及び制御信号が終点となる。 従ってタイミング設計でライト期間を動作サイクルの後半に設定することで書き込みデータパス及びライト制御信号パスに高ＶｔｈＭＯＳを適用する。つまり、図１において、ライトデータ入力パスＷＤＰ１〜ＷＤＰ３、書き込み用選択信号φｗｓｗｃを形成するライト制御パスＣＰ５、ＷＣＰ１，ＷＣＰ２及び書き込み用カラムスイッチＷＣＰ３，ＷＣＰ４は、高ＶｔｈＭＯＳにより構成される。
【００２５】
（４）直接周辺回路部へ入力するドライバ最終段：直接周辺回路部へ入力するドライバ最終段は駆動負荷が必然的大きくなり、その為ＭＯＳのゲート幅は大きくなってしまう。 そこでゲート幅が大きい最終段のみ高ＶｔｈＭＯＳを適用し、低ＶｔｈＭＯＳ並みの駆動能力を有するゲート幅で設計し高速動作をカバーする。つまり、図１において、ワード線の選択信号を形成するワードドライバＣＰ１、プリチャージ＆イコライズ回路の制御信号φｐｃ１を形成する最終段パスＣＰ２、読み出し用カラムスイッチの選択信号φｒｓｗｃを形成する最終段パスＣＰ４，ＣＰ６は、高ＶｔｈＭＯＳにより構成される。
【００２６】
（５）プリチャージ及びイコライズ回路：プリチャージ及びイコライズ回路は動作タイミング内で特性を満足できれば高速である必要がない為、高ＶｔｈＭＯＳ適用を前提にＭＯＳのゲート幅を設計する。つまり、図１において、ビット線ＢＬ，／ＢＬと読み出しデータ線ＲＤ，／ＲＤに設けられたプリチャージ＆イコライズ回路ＰＣ／ＥＱと、上記ビット線ＢＬ，／ＢＬに設けられたプリチャージ＆イコライズ回路ＰＣ／ＥＱに含まれるプルアップＭＯＳＦＥＴは、高ＶｔｈＭＯＳにより構成される。
【００２７】
高ＶｔｈＭＯＳ適用を前提にＭＯＳのゲート幅を設計するという意味は、低ＶｔｈＭＯＳ比較して負荷に対する駆動電流が小さい高Ｖｔｈを使用する場合，負荷に対する駆動電流減少分をそのチャネル幅を大きく形成して補うようにするものである。チャネル幅を大きくすると、そのチャネル幅に比例してリーク電流も大きくなるが、同じ駆動電流を流すために低ＶｔｈＭＯＳを用いた場合に流れるリーク電流と比較すると小さくすることができる。このような原理によって、高速化と低消費電力化を実現するものである。
【００２８】
以上のように、高ＶｔｈＭＯＳと低ＶｔｈＭＯＳとを用いた半導体集積回路装置に搭載されるＳＲＡＭにおいて、（Ａ）タイミングに余裕の有るパスである（１）中の出力データのラッチ制御信号系及び出力部の制御信号系と（２）中のライトデータ入力系及びライトＳＷ制御信号系の素子を選択的に高Ｖｔｈデバイスを適用し消費電流を抑える。（Ｂ）駆動負荷が大きくなる直接周辺回路部制御信号パスの最終段はゲート幅が大きくなる為、高Ｖｔｈデバイスを適用し消費電流を抑える。（Ｃ）プリチャージ回路及びイコライズ回路は特性を満足出来れば高速動作させなくても問題ない為高Ｖｔｈデバイスを適用し消費電流を抑える。以上（Ａ）ないし（Ｃ）からなる３点を高Ｖｔｈデバイス、他の素子を低Ｖｔｈデバイスを適用することで高速動作と低消費電力の両立を図ることができる。
【００２９】
図２には、この発明に係るＳＲＡＭの読み出し動作の一例を説明するためのタイミング図が示されている。この実施例のＳＲＡＭは、クロックＣＬＫの１周期内に読み出し信号ＤＯＵＴが出力される。クロックＣＬＫの立ち上がりに同期して図示しないアドレスが確定し、時間ｔ１、ｔ３を経過してプリチャージ信号φｐｃ１、φｐｃ２がハイレベルに変化し、プリチャージ（イコライズ）動作が終了する。この後、上記アドレスを解読してワード線ＷＬの選択動作が行われる。
【００３０】
ワード線の選択動作によって、ビット線ＢＬ，／ＢＬにはメモリセルの記憶情報に従った電位変化が生じる。それが読み出し用カラムスイッチを通して読み出しデータ線ＲＤ，／ＲＤに伝えられ、センスアンプ活性化信号ＳＡによってセンスアンプが動作を介して増幅信号を形成する。この増幅信号は、ラッチ制御信号φｏｌｃによりラッチ回路に取り込まれ、出力ドライバ制御信号φｏｄｃにより出力回路から出力信号ＤＯＵＴが出力される。このようにラッチ制御信号φｏｌｃＯＬＣや出力ドライバ制御信号φｏｄｃは、クロックＣＬＫからメモリアクセス〜メモリデータ増幅時間を経て遅延してくるデータに合わせたタイミングで発生させればよく時間的余裕を有する。プリチャージ時間ｔ２、ｔ４の時間を持って上記クロックＣＬＫの１周期が終わるように設定される。
【００３１】
したがって、プリチャージ時間は、前サイクルでのプリチャージ時間ｔ２、ｔ４に現サイクルのプリチャージ時間ｔ１、ｔ２を加えた時間ｔ１＋ｔ２、及びｔ３＋ｔ４により設定される。クロックＣＬＫの１サイクルは、上記プリチャージ時間及びメモリセルからデータ出力までの要する時間からなり、高速化のためには、ワード線ＷＬの選択やセンスアンプＳＡの増幅動作の高速化が必須である反面、上記のように出力系制御パスは高Ｖｔｈデバイスを用いることができる。
【００３２】
図３には、この発明に係るＳＲＡＭの書き込み動作の一例を説明するためのタイミング図が示されている。この実施例のＳＲＡＭは、クロックＣＬＫの１周期内に書き込み信号ＤＩＮがメモリセルに書き込まれる。前記同様に、クロックＣＬＫの立ち上がりに同期して図示しないアドレスが確定し、時間ｔ１、ｔ３を経過してプリチャージ信号φｐｃ１、φｐｃ２がハイレベルに変化し、プリチャージ（イコライズ）動作が終了する。この後、上記アドレスを解読してワード線ＷＬの選択動作が行われる。
【００３３】
前記のようにプリチャージ時間ｔ２、ｔ４を確保するようにワード線の選択期間が確保されているから、ワード線が選択されている間にメモリセルへの書き込みが行われればよい。このため、ライトスイッチ制御信号φｗｓｗｃやメモリセルへの書き込み信号ＤＩＮの入力タイミングは、プリチャージ時間ｔ４が確保できるタイミングで終了できればよく時間的余裕を有する。したがって、前記のようにライト系制御パスやライトデータパスは、前記のように高Ｖｔｈデバイスを用いることができる。
【００３４】
図４には、図１のＳＲＡＭのデコーダ回路の一実施例の回路図が示されている。アドレス信号ａ１０とａ１１の２ビットにより、４通りのプリデコード信号が形成される。アドレス信号ａ７〜ａ９の３ビットにより、８通りのプリデコード信号が形成される。上記ａ１０とａ１１による４通りのプリデコード信号と、ａ７〜ａ９による８通りのプリデコード信号が２入力のゲート回路に入力されて３２通りのプリデコード信号が形成される。同図には、その半分の１６通りのプリデコード信号を形成するナンドゲート回路及びインバータ回路が例示的に示されている。
【００３５】
アドレス信号ａ４〜ａ５の３ビットにより８通りのプリデコード信号が形成される。上記８通りのプリデコード信号をそれぞれ受ける８個のＣＭＯＳインバータ回路と、これら８個のＣＭＯＳインバータ回路のＮチャネルＭＯＳＦＥＴのソースに回路の接地電位又は電源電圧を与えるＣＭＯＳインバータ回路が設けられ、アドレス信号ａ１１〜ａ７で指定される１／３２のプリデコード信号が供給される。これにより、３２×８＝２５６本のワード線ＷＬのうちの１つの選択信号が形成される。
【００３６】
アドレス信号ａ０とａ１は、前記４組のビット線ＢＬ，／ＢＬを１つの読み出しデータ線ＲＤ，／ＲＤ、書き込みデータ線ＷＤ，／ＷＤに接続する１／４のカラム選択信号を形成するために設けられる。アドレス信号ａ２とａ３は、動作モードに応じて選択的に有効とされる。例えば、アドレス信号ａ２とａ３が有効とされたときには、上記３２個のセンスアンプ又はライトアンプのうち、１／４である８個のセンスアンプ又はライトアンプを指定するセレクト信号が形成される。
【００３７】
アドレス信号ａ２が無効とされ、アドレス信号ａ３が有効とされたときには、上記３２個のセンスアンプ又はライトアンプのうち、２／４である１６個のセンスアンプ又はライトアンプを指定するセレクト信号が形成され、アドレス信号ａ２とａ３が無効とされたときには、４／４である上記３２個のセンスアンプ又はライトアンプの全てを指定するセレクト信号が形成される。このようにして動作モードに応じて１／４、２／４、４／４のセレクト信号が形成されて前記８ビット、１６ビット又は３２ビット単位でのデータの読み出し又は書き込みが可能にされる。これらのデコーダ回路は、高速化のために低ＶｔｈＭＯＳが用いられる。
【００３８】
図５には、この発明が適用されたマイクロプロセッサ（以下、マイコンＬＳＩという）の様なデータ処理装置の一実施例のブロック図が示されている。同図の各回路ブロックは、公知のＣＭＯＳ（相補型ＭＯＳ）半導体集積回路の製造技術によって、単結晶シリコンのような１個の基板上において形成される。
【００３９】
上記マイコンＬＳＩは、特に制限されないが、ＲＩＳＣ（Ｒｅｄｕｃｅｄ ｉｎｓｔｒｕｃｔｉｏｎｓｅｔ ｃｏｍｐｕｔｅｒ）タイプの中央処理装置ＣＰＵにより、高性能な演算処理を実現し、システム構成に必要な周辺機器を集積し、携帯機器応用に向けられている。中央処理装置ＣＰＵは、ＲＩＳＣタイプの命令セットを持っており、基本命令はパイプライン処理を行って１命令１ステート（１システムクロックサイクル）で動作する。この中央処理装置ＣＰＵとデータシグナルプロセッサＤＳＰを中心として、例えば携帯電話機に向けて以下のような周辺回路が搭載されている。
【００４０】
内部バスは、Ｉバス、Ｙバス、Ｘバス、Ｌバス及び周辺バスからなり、最少部品点数によりユーザーシステムを構成できるように内蔵周辺モジュールとして、画像処理に向けたメモリＸＹＭＥＭ、メモリコントローラＸＹＣＮＴが設けられる。このメモリＸＹＭＥＭ及びコントローラＸＹＣＮＴは、Ｉバス、Ｘ，Ｙバス及びＬバスに接続され、画像処理のためのデータ入出力及び表示動作のためのデータ出力動作が行われる。上記メモリＸＹＭＥＭとして、前記図１のようなＳＲＡＭが用いられる。
【００４１】
上記Ｉバスには、キュッシュメモリＣＡＣＨＥ及びキャッシュメモリコントローラＣＣＮ、メモリマネージメントコントローラＭＭＵ、トランスレーションルックアサイドバッファＴＬＢ、割り込みコントローラＩＮＴＣ、クロック発振器／ウォッチドッグタイマＣＰＧ／ＷＤＴ、ビデオＩ／ＯモジュールＶＩＯ及び外部バスインターフェイスが設けられる。この外部バスインターフェイスを介して、図示しない外部のメモリＬＳＩ等と接続される。
【００４２】
Ｌバスには、上記キュッシュメモリＣＡＣＨＥ及びキャッシュメモリコントローラＣＣＮ、メモリマネージメントコントローラＭＭＵ、トランスレーションルックアサイドバッファＴＬＢと、上記中央処理装置ＣＰＵ、データシグナルプロセッサＤＳＰ、ユーザーブレークコントローラＵＢＣ及びアドバンストユーザーデバッガＡＵＤが接続される。
【００４３】
上記周辺バスには、１６ビットのタイマユニットＴＭＵ、コンペアマッチタイマＣＭＴ、シリアルＩ／Ｏ（ＦＩＦＯ付き）ＳＩＯＦ０、ＦＩＦＯ内蔵シリアルコミュニケーションインターフェイスＳＣＩＦ１、Ｉ２ ＣコントローラＩ２ Ｃ、多機能インターフェイスＭＦＩ、ＮＡＮＤ／ＡＮＤフラッシュインターフェイスＦＬＣＴＬ、ユーザーデバックインターフェイスＨ−ＵＤＩ、ＡＳＥメモリＡＳＥＲＡＭ及びピンファンクションコントローラＰＦＣ、ＲＣＬＫ動作ウォッチドッグタイマＲＷＤＴが接続される。上記周辺バスとＩバスには、バスステートコントローラＢＳＣ、ダイレクトメモリアクセスコントローラＤＭＡＣが接続される。
【００４４】
画像処理に向けたメモリＸＹＭＥＭの高速化及び低消費電力化が可能となり、高速動作仕様を満たし，かつ低消費電力なＬＳＩを実現することができる。このように本願発明をシステムＬＳＩのオンチップメモリに適用することにより、高性能のＬＳＩを実現することができる。
【００４５】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、半導体集積回路装置に搭載されるＳＲＡＭのメモリセルアレイを構成するワード線やビット線の本数は、種々の実施形態を採ることができる。ワード線やビット線の本数に対応して、制御パスＣＰ１等の最終段の負荷容量が異なるので、負荷容量に対応した駆動電流を得るべく高ＶｔｈＭＯＳのチャネル幅の大きさが設定される。ＳＲＡＭは、半導体集積回路装置に混載されるＳＲＡＭの他に、汎用メモリとしてのＤＲＡＭにも同様に適用することができる。この発明は、前記のようなメモリ回路を含む半導体集積回路装置に広く利用することができる。
【００４６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。書き込みと読み出しが可能にされたメモリセルをアドレス選択回路で選択し、書き込み回路により選択されたメモリセルに書き込み信号を伝え、読み出し回路により選択されたメモリセルからの読み出し信号を伝え、クロック信号を受けるタイミング生成回路により、上記アドレス選択回路、書き込み回路及び読み出し回路に伝えられる動作タイミング信号を生成してなるメモリ回路のうち、動作タイミングに余裕のある回路について、他の回路のＭＯＳＦＥＴに比べて高しきい値電圧のＭＯＳＦＥＴにより構成することにより、高速化と低消費電力化を実現することができる。
【００４７】
書き込みと読み出しが可能にされたメモリセルをアドレス選択回路で選択し、書き込み回路により選択されたメモリセルに書き込み信号を伝え、読み出し回路により選択されたメモリセルからの読み出し信号を伝え、クロック信号を受けるタイミング生成回路により、上記アドレス選択回路、書き込み回路及び読み出し回路に伝えられる動作タイミング信号を生成してなるメモリ回路のうち、大きな負荷容量に対して動作タイミング信号を伝える駆動回路は、他の回路のＭＯＳＦＥＴに比べて高しきい値電圧のＭＯＳＦＥＴにより構成し、チャネル幅を大きくして上記負荷容量に対応した駆動電流を流すようにすることにより、高速化と低消費電力化を実現することができる。
【図面の簡単な説明】
【図１】この発明に係る半導体集積回路装置に搭載されるスタティック型ＲＡＭの一実施例を示す回路図である。
【図２】この発明に係るＳＲＡＭの読み出し動作の一例を説明するためのタイミング図である。
【図３】この発明に係るＳＲＡＭの書き込み動作の一例を説明するためのタイミング図である。
【図４】図１のＳＲＡＭのデコーダ回路の一実施例を示す回路図である。
【図５】この発明が適用されたマイコンＬＳＩの一実施例を示すブロック図である。
【符号の説明】
ＣＰ１〜ＣＰ８…制御パス、ＷＤＰ１〜ＷＤＰ３…ライトデータ入力パス（ライトアンプ）、ＷＣＰ１〜ＷＣＰ３…ライト系制御パス、ＬＴ…ラッチ回路、ＯＢ…出力回路、ＳＡ…センスアンプ、ＰＣ／ＥＱ…プリチャージ＆イコライズ回路、Ｑ１〜Ｑ６…ＭＯＳＦＥＴ、ＢＬ，／ＢＬ…ビット線、ＲＤ，／ＲＤ…読み出しデータ線、ＷＤ，／ＷＤ…書き込みデータ線、
ＣＰＵ…中央処理装置（マイクロプロセッサ）、ＤＳＰ…データシグナルプロセッサＤＳＰ、ＸＹＭＥＭ…メモリ、ＸＹＣＮＴ…メモリコントローラ、ＣＡＣＨＥ…キュッシュメモリ、ＣＣＮ…キャッシュメモリコントローラ、ＭＭＵ…メモリマネージメントコントローラ、ＴＬＢ…トランスレーションルックアサイドバッファ、ＩＮＴＣ…割り込みコントローラ、ＣＰＧ／ＷＤＴ…クロック発振器／ウォッチドッグタイマ、ＶＩＯ…ビデオＩ／Ｏモジュール、ＵＢＣ…ユーザーブレークコントローラ、ＡＵＤ…アドバンストユーザーデバッガ、ＴＭＵ…タイマユニット、ＣＭＴ…コンペアマッチタイマ、ＳＩＯＦ０…シリアルＩ／Ｏ（ＦＩＦＯ付き）、ＳＣＩＦ１…ＦＩＦＯ内蔵シリアルコミュニケーションインターフェイス、Ｉ２ Ｃ…Ｉ２ Ｃコントローラ、ＭＦＩ…多機能インターフェイス、ＦＬＣＴＬ…ＮＡＮＤ／ＡＮＤフラッシュインターフェイス、Ｈ−ＵＤＩ…ユーザーデバックインターフェイス、ＡＳＥＲＡＭ…ＡＳＥメモリ、ＰＦＣ…メモリピンファンクションコントローラ、ＲＷＤＴ…ＲＣＬＫ動作ウォッチドッグタイマ、ＢＳＣ…バスステートコントローラ、ＤＭＡＣ…ダイレクトメモリアクセスコントローラ。
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、例えばスタティック型ランダム・アクセス・メモリ（ＳＲＡＭ）のようなメモリ回路を搭載した半導体集積回路装置に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
セル及び書き込み用列スイッチ等を高しきい値電圧のＭＯＳＦＥＴで構成し、センスアンプを低しきい値電圧のＭＯＳＦＥＴで構成したスタティック型ランダム・アクセス・メモリ（ＳＲＡＭ）の例として、特開２００２−１００１９０公報がある。メモリセルを高しきい値電圧として、他の周辺回路で低しきい値電圧と高しきい値電圧のＭＯＳＦＥＴを用いているＳＲＡＭの例として、特開平９−５１０４２号公報がある。更に、プルアップＭＯＳＦＥＴを他のＮチャネルＭＯＳＦＥＴよりも高しきい値電圧としたＭＯＳＦＥＴを用いている例として、特開平４−３４４３９５号公報がある。
【０００３】
【特許文献１】
特開２００２−１００１９０公報
【特許文献２】
特開平９−５１０４２号公報
【特許文献３】
特開平４−３４４３９５号公報
【０００４】
【発明が解決しようとする課題】
１チップマイクロコンピュータ等のような大規模半導体集積回路装置（ＬＳＩ）に搭載されるＳＲＡＭ（以下、オンチップＳＲＡＭという）の動作は、（１）メモリセルへのアクセス〜ビット線へのデータ遷移〜データの増幅〜出力データのラッチ〜出力の経路と、（２）メモリセルヘのアクセス及び書き込みデータの入力〜ビット線へのデータ遷移（ライトＳＷを開く）〜メモリセルヘの書き込みの経路に大別される。
【０００５】
上記のオンチップＳＲＡＭの動作速度は、上記（１）の経路で律則され、標準しきい電圧（Ｖｔｈ）のＭＯＳＦＥＴデバイス（以下、高Ｖｔｈデバイスと言う）を用いて設計した場合、半導体集積回路装は１３３ＭＨｚでの動作が限界であると考えられる。例えば、半導体集積回路装を２００ＭＨｚのような更なる高速動作をさせる為にはＭＯＳＦＥＴデバイスのしきい電圧Ｖｔｈを下げる（以下、低Ｖｔｈデバイスと言う）ことが有益である。しかしながら、相反して低Ｖｔｈデバイスは、リーク電流が大きく消費電流を増大させてしまい、低消費電力であるというＳＲＡＭの特徴を失わせてしまう。このように、ＳＲＡＭでは高速化と低消費電力とは互いにトレードオフの関係にある。
【０００６】
この発明の目的は、低消費電力と高速化を実現したスタティック型ランダム・アクセス・メモリを備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。書き込みと読み出しが可能にされたメモリセルをアドレス選択回路で選択し、書き込み回路により選択されたメモリセルに書き込み信号を伝え、読み出し回路により選択されたメモリセルからの読み出し信号を伝え、クロック信号を受けるタイミング生成回路により、上記アドレス選択回路、書き込み回路及び読み出し回路に伝えられる動作タイミング信号を生成してなるメモリ回路のうち、動作タイミングに余裕のある回路について、他の回路のＭＯＳＦＥＴに比べて高しきい値電圧のＭＯＳＦＥＴにより構成する。
【０００８】
書き込みと読み出しが可能にされたメモリセルをアドレス選択回路で選択し、書き込み回路により選択されたメモリセルに書き込み信号を伝え、読み出し回路により選択されたメモリセルからの読み出し信号を伝え、クロック信号を受けるタイミング生成回路により、上記アドレス選択回路、書き込み回路及び読み出し回路に伝えられる動作タイミング信号を生成してなるメモリ回路のうち、大きな負荷容量に対して動作タイミング信号を伝える駆動回路は、他の回路のＭＯＳＦＥＴに比べて高しきい値電圧のＭＯＳＦＥＴにより構成し、チャネル幅を大きくして上記負荷容量に対応した駆動電流を流すようにする。
【０００９】
【発明の実施の形態】
図１には、この発明に係る半導体集積回路装置に搭載されるスタティック型ＲＡＭの一実施例の回路図が示されている。スタティック型ＲＡＭは、メモリセルアレイと、その周辺回路に設けられたアドレス選択回路、読み出し回路及び書き込み回路と、その動作を制御するタイミング生成回路から構成される。
【００１０】
メモリセルアレイとして、１本のワード線ＷＬと、２対の相補ビット線ＢＬ，／ＢＬと、その交点に設けられた２つのメモリセルが代表として例示的に示されている。上記メモリセルは、ＰチャネルＭＯＳＦＥＴＱ１，Ｑ３とＮチャネルＭＯＳＦＥＴＱ２，Ｑ４からなる２つのＣＭＯＳインバータ回路の入力と出力とが交差接続されたラッチ回路と、このラッチ回路の一対の入出力ノードとビット線ＢＬと／ＢＬとの間に、ＮチャネルＭＯＳＦＥＴＱ５とＱ６からなる選択スイッチとから構成される。これらのＭＯＳＦＥＴＱ５とＱ６のゲートは、上記ワード線ＷＬに接続される。
【００１１】
特に制限されないが、上記メモリセルアレイは、１つのワード線ＷＬに１２８個のメモリセルが配置される。それ故、相補ビット線ＢＬ，／ＢＬは、１２８対から構成される。一対のビット線ＢＬと／ＢＬには、２５６個のメモリセルが配置される。それ故、ワード線ＷＬは、０〜２５５のような２５６本から構成される。上記各ビット線ＢＬ，／ＢＬには、プリチャージ＆イコライズ回路ＰＣ／ＥＱが設けられる。プリチャージ回路＆イコライズ回路ＰＣ／ＥＱは、相補ビット線ＢＬと／ＢＬに電源電圧のようなプリチャージ電圧を与えるＰチャネルＭＯＳＦＥＴと、上記相補ビット線ＢＬと／ＢＬとの間を短絡するＰチャネルＭＯＳＦＥＴから構成される。上記相補ビット線ＢＬと／ＢＬと電源端子との間には、ゲートとドレインとが交差接続されたＰチャネルＭＯＳＦＥＴがプルアップＭＯＳＦＥＴとして設けられる。
【００１２】
上記１２８対のビット線は、ＰチャネルＭＯＳＦＥＴからなる読み出し用カラムスイッチにより３２対の相補の読み出しデータ線ＲＤ，／ＲＤに接続される。１つの読み出しデータ線ＲＤ，／ＲＤには、４対のビット線ＢＬ，／ＢＬのうちいずれか１つに接続される。上記読み出しデータ線ＲＤ，／ＲＤには、センスアンプＳＡが設けられる。センスアンプＳＡは、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴからなる２つのＣＭＯＳインバータ回路の入力と出力とが交差接続されてなるＣＭＯＳラッチ回路と、このＣＭＯＳラッチ回路のＮチャネルＭＯＳＦＥＴのソースと回路の接地電位に設けられたＮチャネルＭＯＳＦＥＴから構成される。上記読み出しデータ線ＲＤ，／ＲＤが上記のように３２対設けられることに対応してセンスアンプＳＡも全体で３２個設けられる。
【００１３】
上記センスアンプＳＡを活性化させるＮチャネルＭＯＳＦＥＴのゲート及び上記センスアンプＳＡの増幅信号を伝えるゲート回路には、タイミング生成回路で形成されたタイミング信号と、センスアンプ選択信号ｓａｃを受けるゲート回路で形成されたタイミング制御信号φｓａｃが制御パスＣＰ７を構成するインバータ回路を通して伝えられる。このタイミング制御信号φｓａｃは、前記読み出し用カラムスイッチの選択信号としても用いられる。センスアンプＳＡは、上記選択信号により活性化されて読み出しデータ線ＲＤ，／ＲＤの信号を増幅する。
【００１４】
上記センスアンプＳＡの増幅信号は、ＭＯＳＦＥＴ Ｑ７からＱ１１により構成されるラッチ回路ＬＴに伝えられ、出力回路ＯＢにより出力信号ｄｏｕｔが形成される。ラッチ回路ＬＴは、出力ラッチ制御信号ｏｌｃに基づいて形成された信号φｏｌｃにより制御されるスルーラッチ回路から構成される。出力回路ＯＢは、出力ドライバ制御信号ｏｄｃに基づいて形成された信号φｏｄｃにより制御されるゲート回路と出力インバータ回路から構成される。
【００１５】
この実施例のＳＲＡＭは、特に制限されないが、上記３２個のセンスアンプＳＡを全て活性化して３２ビットからなる読み出し信号を出力させる読み出し動作、上記３２個のセンスアンプＳＡうちの１６個を活性化して１６ビットからなる読み出し信号を出力させる読み出し動作、あるいは上記３２個のセンスアンプＳＡのうちの８個を活性化して８ビットからなる読み出し信号を出力させる読み出し動作が選択的に可能にされる。上記センスアンプ選択信号ｓａｃは、上記３種類の読み出し動作に対応してセンスアンプＳＡ等の制御を行うとともに、リードスイッチ制御信号ｒｓｗｃやカラム選択信号ｓｅｌによりＰチャネルＭＯＳＦＥＴからなる読み出し用カラムスイッチの非選択信号として用いられる。
【００１６】
上記１２８対のビット線は、ＮチャネルＭＯＳＦＥＴからなる書き込み用カラムスイッチ（ＷＣＰ４）により３２対の相補の書き込みデータ線ＷＤ，／ＷＤに接続される。１つの書き込みデータ線ＷＤ，／ＷＤは、上記カラムスイッチにより４対のビット線ＢＬ，／ＢＬのうちいずれか１つに接続される。上記書き込みデータ線ＷＤ，／ＷＤには、書き込み信号ｄｉｎを書き込みデータ線ＷＤに伝えるインバータ回路列（ＷＤＰ１）と、反転の書き込み信号を形成するインバータ回路（ＷＤＰ３）及び反転の書き込み信号を書き込みデータ線／ＷＤに伝えるインバータ回路列（ＷＤＰ２）からなる書き込み回路（ライトアンプ）が設けられる。この書き込み回路も、上記３２対の相補の書き込みデータ線ＷＤ，／ＷＤに対応して３２個から構成される。
【００１７】
この実施例のＳＲＡＭは、特に制限されないが、上記３２個のライトアンプで形成された３２ビットからなる書き込み信号を有効とする書き込み動作、上記３２個のライトアンプのうち１６個で形成された１６ビットからなる読み出し信号を有効とする書き込み動作、あるいは上記３２個のライトアンプのうちの８個で形成された８ビットからなる書き込み信号を有効とする書き込み動作のいずれかが選択的に可能にされる。このため、ライトスイッチ制御信号ｗｓｗｃが用いられる。この実施例では、上記カラム選択信号がライトスイッチ制御信号ｗｓｗｃと組み合わされてＮチャネルＭＯＳＦＥＴからなる書き込み用カラムスイッチ（ＷＣＰ３）に伝えられる。
【００１８】
上記センスアンプＳＡの増幅信号は、ゲート回路を通してＭＯＳＦＥＴＱ７〜Ｑ１２と、インバータ回路からなるラッチ回路に伝えられ、ゲート回路及び出力インバータ回路を通して出力信号ｄｏｕｔが形成される。上記センスアンプＳＡを活性化させるＮチャネルＭＯＳＦＥＴのゲート及び上記センスアンプＳＡの増幅信号を伝えるゲート回路には、タイミング生成回路で形成されたタイミング信号と、センスアンプ選択信号ｓａｃを受けるゲート回路で形成されたタイミング制御信号φｓａｃが制御パスＣＰ７を構成するインバータ回路を通して伝えられる。このタイミング制御信号φｓａｃは、前記読み出し用カラムスイッチの非選択信号としても用いられる。
【００１９】
タイミング生成回路は、クロックＣＬＫとリード／ライト制御信号Ｒ／Ｗを代表とするような複数の制御信号を受けて、ＳＲＡＭの読み出し動作、書き込み動作あるいはスタンバイ動作等の動作モードに対応して、ＳＲＡＭの動作に必要な各種のタイミング信号を生成する。
【００２０】
上記２５６本からなるワード線ＷＬのうちの１本がデコーダ回路により形成された選択信号を受けるワードドライバＣＰ１によって選択される。デコーダ回路は、タイミング生成回路で形成されたタイミング信号とアドレス信号ａｄｄを受けて、上記ワード線の選択信号やカラムの選択信号を形成する。デコーダ回路で形成されたカラム選択信号は、図示しない論理回路により、前記３２ビット動作、１６ビット動作及び８ビット動作に対応して前記制御信号ｓａｃ，ｒｓｗｃ，ｗｓｗｃ等を形成するために用いられる。
【００２１】
本願においては、高速動作を要求されるメモリの開発を行うに際し、高速デバイスとして標準Ｖｔｈデバイス（以下高ＶｔｈＭＯＳと呼称する。）に対し、Ｖｔｈを下げたデバイス（以下低ＶｔｈＭＯＳと呼称する。）を複合して用いることを考えた。高速化に向けて低ＶｔｈＭＯＳを用いると、高ＶｔｈＭＯＳと比較してリーク電流が大きく、スタンバイ時やメモリ非アクセス時の電力増加を招いてしまう。その為リーク電流に伴う電力の増加を防止しつつ、高速化を実現するために遅延パス解析を行い、高速動作が要求されないパスや高速動作が要求されるパスでも適用箇所を限定して高ＶｔｈＭＯＳを用いることを考えた。
【００２２】
（１）出力データパス：アドレスデコード〜メモリセルアクセス〜メモリデータ増幅〜出力ラツチ〜出力ドライバはメモリの動作速度を決定するパスの為、高速動作が要求される。従ってこのパスの回路は全て低Ｖｔｈデバイスを適用する。つまり、前記図１において、読み出し用カラムスイッチを構成するＰチャネルＭＯＳＦＥＴ、センスアンプＳＡ、ラッチ回路ＬＴ及び出力回路ＯＢは、低ＶｔｈＭＯＳＦＥＴにより構成される。
【００２３】
（２）出力制御系パス：出力制御系パスのうち出力チッチ制御信号及び出力ドライバ制御信号は、メモリアクセス（アドレスプリデコード）〜メモリデータ増幅時間（センスマージン）により遅延したデータを処理する為、データが各回路に到達するまでに時間的余裕が生まれる。 従って出力ラッチ制御信号及び出力ドライバ制御信号パスには高ＶｔｈＭＯＳを適用する。つまり、図１において、制御信号ｏｌｃ，ｏｄｃ及びタイミング生成回路からのタイミング信号を受けて上記信号φｏｌｃ，φｏｄｃを形成する制御パスＣＰ８は、高ＶｔｈＭＯＳにより構成される。
【００２４】
（３）ライト系制御パス：メモリ書き込み時の動作を考えたとき、１動作サイクルの中でメモリセルヘの書き込みが終了すればよく、メモリセルヘの書き込みがデータ及び制御信号が終点となる。 従ってタイミング設計でライト期間を動作サイクルの後半に設定することで書き込みデータパス及びライト制御信号パスに高ＶｔｈＭＯＳを適用する。つまり、図１において、ライトデータ入力パスＷＤＰ１〜ＷＤＰ３、書き込み用選択信号φｗｓｗｃを形成するライト制御パスＣＰ５、ＷＣＰ１，ＷＣＰ２及び書き込み用カラムスイッチＷＣＰ３，ＷＣＰ４は、高ＶｔｈＭＯＳにより構成される。
【００２５】
（４）直接周辺回路部へ入力するドライバ最終段：直接周辺回路部へ入力するドライバ最終段は駆動負荷が必然的大きくなり、その為ＭＯＳのゲート幅は大きくなってしまう。 そこでゲート幅が大きい最終段のみ高ＶｔｈＭＯＳを適用し、低ＶｔｈＭＯＳ並みの駆動能力を有するゲート幅で設計し高速動作をカバーする。つまり、図１において、ワード線の選択信号を形成するワードドライバＣＰ１、プリチャージ＆イコライズ回路の制御信号φｐｃ１を形成する最終段パスＣＰ２、読み出し用カラムスイッチの選択信号φｒｓｗｃを形成する最終段パスＣＰ４，ＣＰ６は、高ＶｔｈＭＯＳにより構成される。
【００２６】
（５）プリチャージ及びイコライズ回路：プリチャージ及びイコライズ回路は動作タイミング内で特性を満足できれば高速である必要がない為、高ＶｔｈＭＯＳ適用を前提にＭＯＳのゲート幅を設計する。つまり、図１において、ビット線ＢＬ，／ＢＬと読み出しデータ線ＲＤ，／ＲＤに設けられたプリチャージ＆イコライズ回路ＰＣ／ＥＱと、上記ビット線ＢＬ，／ＢＬに設けられたプリチャージ＆イコライズ回路ＰＣ／ＥＱに含まれるプルアップＭＯＳＦＥＴは、高ＶｔｈＭＯＳにより構成される。
【００２７】
高ＶｔｈＭＯＳ適用を前提にＭＯＳのゲート幅を設計するという意味は、低ＶｔｈＭＯＳ比較して負荷に対する駆動電流が小さい高Ｖｔｈを使用する場合，負荷に対する駆動電流減少分をそのチャネル幅を大きく形成して補うようにするものである。チャネル幅を大きくすると、そのチャネル幅に比例してリーク電流も大きくなるが、同じ駆動電流を流すために低ＶｔｈＭＯＳを用いた場合に流れるリーク電流と比較すると小さくすることができる。このような原理によって、高速化と低消費電力化を実現するものである。
【００２８】
以上のように、高ＶｔｈＭＯＳと低ＶｔｈＭＯＳとを用いた半導体集積回路装置に搭載されるＳＲＡＭにおいて、（Ａ）タイミングに余裕の有るパスである（１）中の出力データのラッチ制御信号系及び出力部の制御信号系と（２）中のライトデータ入力系及びライトＳＷ制御信号系の素子を選択的に高Ｖｔｈデバイスを適用し消費電流を抑える。（Ｂ）駆動負荷が大きくなる直接周辺回路部制御信号パスの最終段はゲート幅が大きくなる為、高Ｖｔｈデバイスを適用し消費電流を抑える。（Ｃ）プリチャージ回路及びイコライズ回路は特性を満足出来れば高速動作させなくても問題ない為高Ｖｔｈデバイスを適用し消費電流を抑える。以上（Ａ）ないし（Ｃ）からなる３点を高Ｖｔｈデバイス、他の素子を低Ｖｔｈデバイスを適用することで高速動作と低消費電力の両立を図ることができる。
【００２９】
図２には、この発明に係るＳＲＡＭの読み出し動作の一例を説明するためのタイミング図が示されている。この実施例のＳＲＡＭは、クロックＣＬＫの１周期内に読み出し信号ＤＯＵＴが出力される。クロックＣＬＫの立ち上がりに同期して図示しないアドレスが確定し、時間ｔ１、ｔ３を経過してプリチャージ信号φｐｃ１、φｐｃ２がハイレベルに変化し、プリチャージ（イコライズ）動作が終了する。この後、上記アドレスを解読してワード線ＷＬの選択動作が行われる。
【００３０】
ワード線の選択動作によって、ビット線ＢＬ，／ＢＬにはメモリセルの記憶情報に従った電位変化が生じる。それが読み出し用カラムスイッチを通して読み出しデータ線ＲＤ，／ＲＤに伝えられ、センスアンプ活性化信号ＳＡによってセンスアンプが動作を介して増幅信号を形成する。この増幅信号は、ラッチ制御信号φｏｌｃによりラッチ回路に取り込まれ、出力ドライバ制御信号φｏｄｃにより出力回路から出力信号ＤＯＵＴが出力される。このようにラッチ制御信号φｏｌｃＯＬＣや出力ドライバ制御信号φｏｄｃは、クロックＣＬＫからメモリアクセス〜メモリデータ増幅時間を経て遅延してくるデータに合わせたタイミングで発生させればよく時間的余裕を有する。プリチャージ時間ｔ２、ｔ４の時間を持って上記クロックＣＬＫの１周期が終わるように設定される。
【００３１】
したがって、プリチャージ時間は、前サイクルでのプリチャージ時間ｔ２、ｔ４に現サイクルのプリチャージ時間ｔ１、ｔ２を加えた時間ｔ１＋ｔ２、及びｔ３＋ｔ４により設定される。クロックＣＬＫの１サイクルは、上記プリチャージ時間及びメモリセルからデータ出力までの要する時間からなり、高速化のためには、ワード線ＷＬの選択やセンスアンプＳＡの増幅動作の高速化が必須である反面、上記のように出力系制御パスは高Ｖｔｈデバイスを用いることができる。
【００３２】
図３には、この発明に係るＳＲＡＭの書き込み動作の一例を説明するためのタイミング図が示されている。この実施例のＳＲＡＭは、クロックＣＬＫの１周期内に書き込み信号ＤＩＮがメモリセルに書き込まれる。前記同様に、クロックＣＬＫの立ち上がりに同期して図示しないアドレスが確定し、時間ｔ１、ｔ３を経過してプリチャージ信号φｐｃ１、φｐｃ２がハイレベルに変化し、プリチャージ（イコライズ）動作が終了する。この後、上記アドレスを解読してワード線ＷＬの選択動作が行われる。
【００３３】
前記のようにプリチャージ時間ｔ２、ｔ４を確保するようにワード線の選択期間が確保されているから、ワード線が選択されている間にメモリセルへの書き込みが行われればよい。このため、ライトスイッチ制御信号φｗｓｗｃやメモリセルへの書き込み信号ＤＩＮの入力タイミングは、プリチャージ時間ｔ４が確保できるタイミングで終了できればよく時間的余裕を有する。したがって、前記のようにライト系制御パスやライトデータパスは、前記のように高Ｖｔｈデバイスを用いることができる。
【００３４】
図４には、図１のＳＲＡＭのデコーダ回路の一実施例の回路図が示されている。アドレス信号ａ１０とａ１１の２ビットにより、４通りのプリデコード信号が形成される。アドレス信号ａ７〜ａ９の３ビットにより、８通りのプリデコード信号が形成される。上記ａ１０とａ１１による４通りのプリデコード信号と、ａ７〜ａ９による８通りのプリデコード信号が２入力のゲート回路に入力されて３２通りのプリデコード信号が形成される。同図には、その半分の１６通りのプリデコード信号を形成するナンドゲート回路及びインバータ回路が例示的に示されている。
【００３５】
アドレス信号ａ４〜ａ５の３ビットにより８通りのプリデコード信号が形成される。上記８通りのプリデコード信号をそれぞれ受ける８個のＣＭＯＳインバータ回路と、これら８個のＣＭＯＳインバータ回路のＮチャネルＭＯＳＦＥＴのソースに回路の接地電位又は電源電圧を与えるＣＭＯＳインバータ回路が設けられ、アドレス信号ａ１１〜ａ７で指定される１／３２のプリデコード信号が供給される。これにより、３２×８＝２５６本のワード線ＷＬのうちの１つの選択信号が形成される。
【００３６】
アドレス信号ａ０とａ１は、前記４組のビット線ＢＬ，／ＢＬを１つの読み出しデータ線ＲＤ，／ＲＤ、書き込みデータ線ＷＤ，／ＷＤに接続する１／４のカラム選択信号を形成するために設けられる。アドレス信号ａ２とａ３は、動作モードに応じて選択的に有効とされる。例えば、アドレス信号ａ２とａ３が有効とされたときには、上記３２個のセンスアンプ又はライトアンプのうち、１／４である８個のセンスアンプ又はライトアンプを指定するセレクト信号が形成される。
【００３７】
アドレス信号ａ２が無効とされ、アドレス信号ａ３が有効とされたときには、上記３２個のセンスアンプ又はライトアンプのうち、２／４である１６個のセンスアンプ又はライトアンプを指定するセレクト信号が形成され、アドレス信号ａ２とａ３が無効とされたときには、４／４である上記３２個のセンスアンプ又はライトアンプの全てを指定するセレクト信号が形成される。このようにして動作モードに応じて１／４、２／４、４／４のセレクト信号が形成されて前記８ビット、１６ビット又は３２ビット単位でのデータの読み出し又は書き込みが可能にされる。これらのデコーダ回路は、高速化のために低ＶｔｈＭＯＳが用いられる。
【００３８】
図５には、この発明が適用されたマイクロプロセッサ（以下、マイコンＬＳＩという）の様なデータ処理装置の一実施例のブロック図が示されている。同図の各回路ブロックは、公知のＣＭＯＳ（相補型ＭＯＳ）半導体集積回路の製造技術によって、単結晶シリコンのような１個の基板上において形成される。
【００３９】
上記マイコンＬＳＩは、特に制限されないが、ＲＩＳＣ（Ｒｅｄｕｃｅｄ ｉｎｓｔｒｕｃｔｉｏｎｓｅｔ ｃｏｍｐｕｔｅｒ）タイプの中央処理装置ＣＰＵにより、高性能な演算処理を実現し、システム構成に必要な周辺機器を集積し、携帯機器応用に向けられている。中央処理装置ＣＰＵは、ＲＩＳＣタイプの命令セットを持っており、基本命令はパイプライン処理を行って１命令１ステート（１システムクロックサイクル）で動作する。この中央処理装置ＣＰＵとデータシグナルプロセッサＤＳＰを中心として、例えば携帯電話機に向けて以下のような周辺回路が搭載されている。
【００４０】
内部バスは、Ｉバス、Ｙバス、Ｘバス、Ｌバス及び周辺バスからなり、最少部品点数によりユーザーシステムを構成できるように内蔵周辺モジュールとして、画像処理に向けたメモリＸＹＭＥＭ、メモリコントローラＸＹＣＮＴが設けられる。このメモリＸＹＭＥＭ及びコントローラＸＹＣＮＴは、Ｉバス、Ｘ，Ｙバス及びＬバスに接続され、画像処理のためのデータ入出力及び表示動作のためのデータ出力動作が行われる。上記メモリＸＹＭＥＭとして、前記図１のようなＳＲＡＭが用いられる。
【００４１】
上記Ｉバスには、キュッシュメモリＣＡＣＨＥ及びキャッシュメモリコントローラＣＣＮ、メモリマネージメントコントローラＭＭＵ、トランスレーションルックアサイドバッファＴＬＢ、割り込みコントローラＩＮＴＣ、クロック発振器／ウォッチドッグタイマＣＰＧ／ＷＤＴ、ビデオＩ／ＯモジュールＶＩＯ及び外部バスインターフェイスが設けられる。この外部バスインターフェイスを介して、図示しない外部のメモリＬＳＩ等と接続される。
【００４２】
Ｌバスには、上記キュッシュメモリＣＡＣＨＥ及びキャッシュメモリコントローラＣＣＮ、メモリマネージメントコントローラＭＭＵ、トランスレーションルックアサイドバッファＴＬＢと、上記中央処理装置ＣＰＵ、データシグナルプロセッサＤＳＰ、ユーザーブレークコントローラＵＢＣ及びアドバンストユーザーデバッガＡＵＤが接続される。
【００４３】
上記周辺バスには、１６ビットのタイマユニットＴＭＵ、コンペアマッチタイマＣＭＴ、シリアルＩ／Ｏ（ＦＩＦＯ付き）ＳＩＯＦ０、ＦＩＦＯ内蔵シリアルコミュニケーションインターフェイスＳＣＩＦ１、Ｉ２ ＣコントローラＩ２ Ｃ、多機能インターフェイスＭＦＩ、ＮＡＮＤ／ＡＮＤフラッシュインターフェイスＦＬＣＴＬ、ユーザーデバックインターフェイスＨ−ＵＤＩ、ＡＳＥメモリＡＳＥＲＡＭ及びピンファンクションコントローラＰＦＣ、ＲＣＬＫ動作ウォッチドッグタイマＲＷＤＴが接続される。上記周辺バスとＩバスには、バスステートコントローラＢＳＣ、ダイレクトメモリアクセスコントローラＤＭＡＣが接続される。
【００４４】
画像処理に向けたメモリＸＹＭＥＭの高速化及び低消費電力化が可能となり、高速動作仕様を満たし，かつ低消費電力なＬＳＩを実現することができる。このように本願発明をシステムＬＳＩのオンチップメモリに適用することにより、高性能のＬＳＩを実現することができる。
【００４５】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、半導体集積回路装置に搭載されるＳＲＡＭのメモリセルアレイを構成するワード線やビット線の本数は、種々の実施形態を採ることができる。ワード線やビット線の本数に対応して、制御パスＣＰ１等の最終段の負荷容量が異なるので、負荷容量に対応した駆動電流を得るべく高ＶｔｈＭＯＳのチャネル幅の大きさが設定される。ＳＲＡＭは、半導体集積回路装置に混載されるＳＲＡＭの他に、汎用メモリとしてのＤＲＡＭにも同様に適用することができる。この発明は、前記のようなメモリ回路を含む半導体集積回路装置に広く利用することができる。
【００４６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。書き込みと読み出しが可能にされたメモリセルをアドレス選択回路で選択し、書き込み回路により選択されたメモリセルに書き込み信号を伝え、読み出し回路により選択されたメモリセルからの読み出し信号を伝え、クロック信号を受けるタイミング生成回路により、上記アドレス選択回路、書き込み回路及び読み出し回路に伝えられる動作タイミング信号を生成してなるメモリ回路のうち、動作タイミングに余裕のある回路について、他の回路のＭＯＳＦＥＴに比べて高しきい値電圧のＭＯＳＦＥＴにより構成することにより、高速化と低消費電力化を実現することができる。
【００４７】
書き込みと読み出しが可能にされたメモリセルをアドレス選択回路で選択し、書き込み回路により選択されたメモリセルに書き込み信号を伝え、読み出し回路により選択されたメモリセルからの読み出し信号を伝え、クロック信号を受けるタイミング生成回路により、上記アドレス選択回路、書き込み回路及び読み出し回路に伝えられる動作タイミング信号を生成してなるメモリ回路のうち、大きな負荷容量に対して動作タイミング信号を伝える駆動回路は、他の回路のＭＯＳＦＥＴに比べて高しきい値電圧のＭＯＳＦＥＴにより構成し、チャネル幅を大きくして上記負荷容量に対応した駆動電流を流すようにすることにより、高速化と低消費電力化を実現することができる。
【図面の簡単な説明】
【図１】この発明に係る半導体集積回路装置に搭載されるスタティック型ＲＡＭの一実施例を示す回路図である。
【図２】この発明に係るＳＲＡＭの読み出し動作の一例を説明するためのタイミング図である。
【図３】この発明に係るＳＲＡＭの書き込み動作の一例を説明するためのタイミング図である。
【図４】図１のＳＲＡＭのデコーダ回路の一実施例を示す回路図である。
【図５】この発明が適用されたマイコンＬＳＩの一実施例を示すブロック図である。
【符号の説明】
ＣＰ１〜ＣＰ８…制御パス、ＷＤＰ１〜ＷＤＰ３…ライトデータ入力パス（ライトアンプ）、ＷＣＰ１〜ＷＣＰ３…ライト系制御パス、ＬＴ…ラッチ回路、ＯＢ…出力回路、ＳＡ…センスアンプ、ＰＣ／ＥＱ…プリチャージ＆イコライズ回路、Ｑ１〜Ｑ６…ＭＯＳＦＥＴ、ＢＬ，／ＢＬ…ビット線、ＲＤ，／ＲＤ…読み出しデータ線、ＷＤ，／ＷＤ…書き込みデータ線、
ＣＰＵ…中央処理装置（マイクロプロセッサ）、ＤＳＰ…データシグナルプロセッサＤＳＰ、ＸＹＭＥＭ…メモリ、ＸＹＣＮＴ…メモリコントローラ、ＣＡＣＨＥ…キュッシュメモリ、ＣＣＮ…キャッシュメモリコントローラ、ＭＭＵ…メモリマネージメントコントローラ、ＴＬＢ…トランスレーションルックアサイドバッファ、ＩＮＴＣ…割り込みコントローラ、ＣＰＧ／ＷＤＴ…クロック発振器／ウォッチドッグタイマ、ＶＩＯ…ビデオＩ／Ｏモジュール、ＵＢＣ…ユーザーブレークコントローラ、ＡＵＤ…アドバンストユーザーデバッガ、ＴＭＵ…タイマユニット、ＣＭＴ…コンペアマッチタイマ、ＳＩＯＦ０…シリアルＩ／Ｏ（ＦＩＦＯ付き）、ＳＣＩＦ１…ＦＩＦＯ内蔵シリアルコミュニケーションインターフェイス、Ｉ２ Ｃ…Ｉ２ Ｃコントローラ、ＭＦＩ…多機能インターフェイス、ＦＬＣＴＬ…ＮＡＮＤ／ＡＮＤフラッシュインターフェイス、Ｈ−ＵＤＩ…ユーザーデバックインターフェイス、ＡＳＥＲＡＭ…ＡＳＥメモリ、ＰＦＣ…メモリピンファンクションコントローラ、ＲＷＤＴ…ＲＣＬＫ動作ウォッチドッグタイマ、ＢＳＣ…バスステートコントローラ、ＤＭＡＣ…ダイレクトメモリアクセスコントローラ。
Claims (17)
- 書き込みと読み出しが可能にされたメモリセルと、
上記メモリセルを選択するアドレス選択回路と、
上記アドレス選択回路により選択されたメモリセルへの書き込み信号を伝える書き込み回路と、
上記アドレス選択回路により選択されたメモリセルからの読み出し信号を伝える読み出し回路と、
クロック信号を受けて、上記アドレス選択回路、書き込み回路及び読み出し回路に伝える動作タイミング信号を生成するタイミング生成回路とを備え、
動作タイミングに余裕のある回路は、他の回路のＭＯＳＦＥＴに比べて高しきい値電圧のＭＯＳＦＥＴにより構成してなることを特徴とする半導体集積回路装置。 - 請求項１において、
上記メモリセルは、上記高しきい値電圧のＭＯＳＦＥＴにより構成され、
上記動作タイミングに余裕のある回路は、上記読み出し回路に含まれる出力回路に動作タイミング信号を与える回路からなることを特徴とする半導体集積回路装置。 - 請求項２において、
上記動作タイミングに余裕のある回路は、上記書き込み回路に含まれて書き込み信号を形成するライトアンプ、上記アドレス選択回路に含まれる書き込み専用のカラムスイッチと、カラムスイッチに選択信号を伝える回路も含むものであることを特徴とする半導体集積回路装置。 - 請求項３において、
上記メモリセルは、相補ビット線とワード線との交点に設けられたスタティック型メモリセルであり、
上記相補ビット線及び読み出し系の相補読み出し信号線には、上記動作タイミングに余裕のある回路として、上記高しきい値電圧のＭＯＳＦＥＴで構成されたプリチャージ及びイコライズ回路も含むものであることを特徴とする半導体集積回路装置。 - 請求項１において、
上記動作タイミングに余裕のある回路は、上記書き込み回路に含まれて書き込み信号を形成するライトアンプ、上記アドレス選択回路に含まれる書き込み専用のカラムスイッチと、カラムスイッチに選択信号を伝える回路も含むものであることを特徴とする半導体集積回路装置。 - 請求項５において、
上記メモリセルは、相補ビット線とワード線との交点に設けられたスタティック型メモリセルであり、
上記相補ビット線及び読み出し系の相補読み出し信号線には、上記動作タイミングに余裕のある回路として、上記高しきい値電圧のＭＯＳＦＥＴで構成されたプリチャージ及びイコライズ回路も含むものであることを特徴とする半導体集積回路装置。 - 書き込みと読み出しが可能にされたメモリセルと、
上記メモリセルを選択するアドレス選択回路と、
上記アドレス選択回路により選択されたメモリセルへの書き込み信号を伝える書き込み回路と、
上記アドレス選択回路により選択されたメモリセルからの読み出し信号を伝える読み出し回路と、
クロック信号を受けて、上記アドレス選択回路、書き込み回路及び読み出し回路に伝える動作タイミング信号を生成するタイミング生成回路とを備え、
大きな負荷容量に対して動作タイミング信号を伝える駆動回路は、他の回路のＭＯＳＦＥＴに比べて高しきい値電圧のＭＯＳＦＥＴにより構成し、チャネル幅を大きくして上記負荷容量に対応した駆動電流を流すようにしてなることを特徴とする半導体集積回路装置。 - 請求項７において、
大きな負荷容量に対して動作タイミング信号を伝える駆動回路は、ワードドライバ及びファンアウト数の多いタイミング信号を出力するドライバであることを特徴とする半導体集積回路装置。 - 請求項８において、
動作タイミングに余裕のある回路は、上記高しきい値電圧のＭＯＳＦＥＴにより構成してなることを特徴とする半導体集積回路装置。 - 請求項９において、
上記メモリセルは、上記高しきい値電圧のＭＯＳＦＥＴにより構成され、
上記動作タイミングに余裕のある回路は、上記読み出し回路に含まれる出力回路に動作タイミング信号を与える回路からなることを特徴とする半導体集積回路装置。 - 請求項１０において、
上記動作タイミングに余裕のある回路は、上記書き込み回路に含まれて書き込み信号を形成するライトアンプ、上記アドレス選択回路に含まれる書き込み専用のカラムスイッチと、カラムスイッチに選択信号を伝える回路も含むものであることを特徴とする半導体集積回路装置。 - 請求項１１において、
上記メモリセルは、相補ビット線とワード線との交点に設けられたスタティック型メモリセルであり、
上記相補ビット線及び読み出し系の相補読み出し信号線には、上記動作タイミングに余裕のある回路として、上記高しきい値電圧のＭＯＳＦＥＴで構成されたプリチャージ及びイコライズ回路も含むものであることを特徴とする半導体集積回路装置。 - 書き込みと読み出しが可能にされたメモリセルと、
上記メモリセルを選択するアドレス選択回路と、
上記アドレス選択回路により選択されたメモリセルへの書き込み信号を伝える書き込み回路と、
上記アドレス選択回路により選択されたメモリセルからの読み出し信号を伝える読み出し回路と、
クロック信号を受けて、上記アドレス選択回路、書き込み回路及び読み出し回路に伝える動作タイミング信号を生成するタイミング生成回路とを備え、
上記読み出し回路は、データ出力ラッチ回路と、データ出力バッファとを有し上記タイミング生成回路は、上記データ出力ラッチ回路にラッチタイミング信号を与える第１回路と、上記データ出力バッファにデータ出力タイミング信号を与える第２回路とを有し、
上記第１及び第２回路の出力トランジスタは、そのサイズが大きくされるとともに、そのしきい値電圧は、他の回路を構成するトランジスタのそれより高くされることを特徴とする半導体集積回路装置。 - 請求項１３において、
上記データ出力ラッチ回路と上記データ出力バッファとは複数組もうけられることを特徴とする半導体集積回路装置。 - 請求項１４において、
上記メモリセルは、高しきい値電圧のＭＯＳＦＥＴにより構成されることを特徴とする半導体集積回路装置。 - 請求項１５において、
上記アドレス選択回路は、ワード線を駆動するワード線ドライバ回路を有し、
上記ワード線ドライバ回路の最終段回路以外の回路は、低しきい値電圧のトランジスタによって構成されることを特徴とする半導体集積回路装置。 - 請求項１５において、
上記メモリセルは、相補ビット線とワード線との交点に設けられたスタティック型メモリセルであり、
上記相補ビット線及び読み出し系の相補読み出し信号線には、上記動作タイミングに余裕のある回路として、上記高しきい値電圧のＭＯＳＦＥＴで構成されたプリチャージ及びイコライズ回路も含むものであることを特徴とする半導体集積回路装置。
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Cited By (4)
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|---|---|---|---|---|
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