JP2001023382A - 消去セクタサイズ可変フラッシュメモリ - Google Patents

消去セクタサイズ可変フラッシュメモリ

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JP2001023382A
JP2001023382A JP2000186399A JP2000186399A JP2001023382A JP 2001023382 A JP2001023382 A JP 2001023382A JP 2000186399 A JP2000186399 A JP 2000186399A JP 2000186399 A JP2000186399 A JP 2000186399A JP 2001023382 A JP2001023382 A JP 2001023382A
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bank
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Michael S Briner
エス． ブライナー マイケル
David Sweetman
スウィートマン デイヴィッド
Tam Nguyen
ニュイエン タム
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    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups

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Abstract

(57)【要約】 【課題】 物理メモリバンクにおいてデータとコードと
の仮想的分離が可能なフラッシュメモリを提供するこ
と。 【解決手段】 フラッシュメモリは、アドレスバスと、
データバスと、制御線と、前記アドレスバスおよびデー
タバスに接続したアドレス指定可能不揮発性メモリセル
アレイとを備える。ラッチは、制御信号に応じて活性化
し、前記アドレスバスまたはデータバスからの信号を格
納する。デコーダは、前記ラッチに格納した信号を復号
し、第１復号信号に応じて各々が第１サイズを有する複
数の第１セクタに前記メモリセルアレイを分割し、第２
復号信号に応じて各々が前記第１サイズとは異なる第２
サイズを有する複数の第２セクタに前記メモリセルアレ
イを分割する。制御回路は、前記第１または第２復号信
号に応じて前記メモリアレイの第１または第２セクタの
消去を制御する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】(技術分野)本発明は、フラッ
シュメモリに関する。さらに詳しくは、消去セクタサイ
ズが可変であり、物理メモリバンクにおいてデータとコ
ードとの仮想分離が可能なフラッシュメモリに関する。
このフラッシュメモリは、２以上の物理メモリバンクを
有することにより並行動作が可能である。
【０００２】
【従来の技術】(背景技術)フラッシュメモリは、近年登
場した重要な不揮発性メモリであり、ＥＰＲＯＭの高密
度とＥＥＰＲＯＭの電気的消去性との利点を合わせ持
つ。
【０００３】フラッシュメモリの名は、ブロックまたは
セクタ内の複数のメモリセルを同時に消去することに由
来する。フラッシュメモリは、プログラムコードとデー
タとを記憶するために使う。データを記憶するには、セ
クタサイズを小さくし、少数のメモリセルを消去および
プログラム可能にすることが望まれる。一方プログラム
コードを記憶するには、セクタサイズを大きくし、多数
のメモリセルを同時に消去可能とすることが望まれる。
また物理的に分離した複数のメモリセルバンクを有し、
１つのバンクにプログラムコードを記憶し、他のバンク
にデータを記憶することが望ましい。これにより２つの
動作、例えばプログラムバンクからの読み出しとデータ
バンクへの書き込みを同時に行える。異なる情報（プロ
グラムコードとデータ）を２つのメモリバンクに記憶す
る場合、個別の消去セクタサイズを必要とする。この場
合、２つの物理メモリバンクを用意し、各々が独自の消
去メモリサイズを選択できることが望ましい。
【０００４】これらのことから、従来のフラッシュメモ
リシステムは、複数のメモリバンクを設け、その１つに
プログラムコードを記憶し、他にデータを記憶する。こ
れらバンクは物理的に分離している。すなわち各バンク
は、システム（チップ）内で異なる物理的位置にあり、
異なる内部アドレス線を介してアクセスする。また各バ
ンクは、固有のビット線を持ち、２つの動作を同時に実
行できる。例えばコードバンクからの読み出しとデータ
バンクへの書き込みを並行して実行できる。
【０００５】しかしながら従来のフラッシュバンクメモ
リシステムは、大きな欠点を持つ。この欠点は、アプリ
ケーションが異なると各バンクにおける必要記憶量も異
なることが原因である。例えばあるアプリケーション
は、７メガビットの記憶密度のバンクと、１メガビット
の記憶密度のバンクを必要とする。他のアプリケーショ
ンは、６メガビットの記憶密度のバンクと、２メガビッ
トの記憶密度のバンクを必要とする。この場合、メモリ
システムの製造者は、異なるサイズのメモリバンクを在
庫しなければならない。
【０００６】図５は、従来のフラッシュメモリシステム
１を示す。このフラッシュメモリ１は、異なるサイズの
２つのメモリバンク２ａおよび２ｂを有する。例えばメ
モリバンク２ａは１メガビットメモリバンクであり、そ
の最小消去セクタサイズは４Ｋバイトである。一方メモ
リバンク２ｂは７メガビットメモリバンクであり、その
消去セクタサイズは３２Ｋバイトである。なお１バイト
は８ビットである。一般にメモリバンク２ａは、例えば
１６Ｋバイトセクタと８Ｋバイトセクタからなるブート
およびパラメータブロックを備える。
【０００７】メモリバンク２ｂは、チップ許可線（chip
enable line）／ＣＥと書込み許可線（write enable l
ine）／ＷＥとを有する。メモリバンク２ａ、２ｂは、
異なるアドレス線すなわちアドレスバス３を用いて物理
的に分離する。アドレスバス３は、メモリアドレスビッ
トＡ０〜Ａ１８を含む。メモリバンク２ａ、２ｂは物理
的に分離しているが、そのアドレス範囲は実質的に連続
して構わない。例えばメモリバンク２ａ、２ｂは、共通
のアドレス範囲Ａ０〜Ａ１８において別々にアドレス指
定できる。なおメモリバンク２ａ、２ｂは、各自のアド
レス線ラッチとビット線とを持つ。
【０００８】一般にプログラムまたはコードは、１つの
メモリバンク例えばメモリバンク２ｂに格納し、データ
は他のメモリバンク例えばメモリバンク２ａに格納す
る。このため各バンクに対する並行動作が可能である。
例えばメモリバンク２ａへデータを書き込むと同時に、
メモリバンク２ｂからプログラムまたはコードを読み出
すことができる。メモリバンク２ｂから読み出すプログ
ラムまたはコードは、メモリバンク２ａへのデータ書き
込みを制御するためのものであっても良い。
【０００９】動作において、１つのメモリバンクへデー
タを書き込むと共に、他のメモリバンクからプログラム
を読み出しそれをコントローラによって実行する。しか
しながら前記したように、この種のフラッシュメモリシ
ステムは、特定のアプリケーションに対して特定サイズ
のメモリバンクを用意しなければならない問題がある。
従って特定サイズのメモリバンクを必要とする様々なア
プリケーションに対し、様々なメモリを製造し在庫しな
ければならない。これに関連して米国特許第５，８６
７，４３０号は、並行動作可能な２バンクを開示してい
る。
【００１０】ソフトウエアデータ保護（ＳＤＰ）コマン
ドに対応したフラッシュメモリも良く知られている。Ｓ
ＤＰコマンドは、ＪＥＤＥＣが標準化した（ＪＥＤＥＣ
規格２１−Ｃ）。あるＳＤＰコマンドは、アドレスバス
およびまたはデータバスを介してバイト可変またはフラ
ッシュＥＥＰＲＯＭ不揮発性メモリへ信号を送る。この
不揮発性メモリは、前記信号を翻訳し、例えば消去やプ
ログラム（プログラムの場合は書き込みに先立って消去
を行う）等の所定の機能を実行する。このため不揮発性
メモリは、アドレスおよびデータバスからの信号を格納
するためのラッチと、そのラッチ内の信号を復号するた
めのデコーダと、デコーダに応じて不揮発性メモリの動
作、例えばプログラム動作や消去動作を制御するための
制御回路とを有する。
【００１１】
【課題を解決するための手段】(発明の開示)本発明は、
フラッシュメモリを提供する。このフラッシュメモリ
は、アドレスバスと、データバスと、１つ以上のアドレ
ス指定可能不揮発性メモリセルアレイとを備える。この
メモリセルアレイは、前記アドレスバスとデータバスに
接続する。ラッチは、前記アドレスバスとデータバスか
らの信号を格納する。デコーダは、前記ラッチ内の信号
を復号し、第１復号信号に応じて各々が第１サイズを有
する複数の第１セクタに前記メモリセルアレイを分割
し、第２復号信号に応じて各々が前記第１サイズとは異
なる第２サイズを有する第２セクタに前記メモリセルア
レイを分割する。第２セクタは、例えばブロックであ
る。制御回路は、前記第１復号信号または第２復号信号
に応じて前記メモリセルアレイの第１セクタまたは第２
セクタの消去を制御する。
【００１２】
【発明の実施の形態】(発明を実施するための最良の形
態)図１は、本発明のフラッシュメモリ２０を示すブロ
ック図である。フラッシュメモリ２０は、第１ラッチ５
２を有する。第１ラッチ５２は、データバス５０から供
給されるデータ信号を格納すると共に、データバス５０
へ供給するデータ信号を格納する。フラッシュメモリ２
０は、第２ラッチ５４をさらに有する。第２ラッチ５４
は、アドレスバス４０から供給されるアドレス信号を格
納する。第１ラッチ５２および第２ラッチ５４の一方ま
たは両方に格納した信号は、デコーダ回路５６へ供給す
る。デコーダ回路５６は、ラッチ５２およびまたは５４
内の信号をフラッシュメモリ２０用の実行コマンドとし
て翻訳すべきか否かを決定する。これらコマンドはＪＥ
ＤＥＣ規格に基づいたＳＤＰコマンドであり、当業者に
は良く知られている。
【００１３】第１ラッチ５２からの信号は、フラッシュ
メモリ２０へ供給すべきデータ信号であれば、カラムア
ドレスデコーダ（column address decoder）６２へ供給
する。（フラッシュメモリ２０からのデータ出力は、セ
ンスアンプ５８からラッチ５２へ供給する）。第２ラッ
チ５４からの信号は、ロウアドレスデコーダ（row addr
ess decoder）６０とカラムアドレスデコーダ６２とへ
供給し、そこから不揮発性メモリアレイ６４のアドレス
を指定する。制御回路７０は、デコーダ５６の出力と、
バンク許可信号／ＢＥと、書き込み許可信号／ＷＥと、
出力許可信号／ＯＥとを受け取り、これら信号に応じて
センスアンプ５８とロウアドレスデコーダ６０とカラム
アドレスデコーダ６２との動作を制御する。従来から良
く知られているように、制御回路７０は、高電圧発生器
（図示せず）等の回路を制御することによりバイトレベ
ルのプログラムを可能にする。
【００１４】本発明において、電気的消去可能不揮発性
メモリアレイ６４は、米国特許第５，０２９，１３０号
および第５，５７２，０５４号記載の不揮発性メモリセ
ルで構成することが好ましい。これら米国特許の開示
は、参照によってここに組み込む。これら開示が示すよ
うに、メモリセルの消去は、フローティングゲートから
制御ゲートへのファウラー・ノルトハイムのトンネリン
グメカニズムによって実現する。なおこの制御ゲート
は、ワード線に沿って接続する。ワード線に高電圧を印
加することにより、そのワード線に接続する全メモリセ
ルを消去する。すなわち最小消去要素は、ワード線であ
る。最小消去要素が１本のワード線であるため、複数の
ワード線を様々に組み合わせて選択し消去できる。この
結果、異なるセクタサイズを選択して消去できる。
【００１５】デコーダ５６の出力は、カラムプリデコー
ダ（column pre-decoder）６１とロウプリデコーダ（ro
w pre-decoder）５９とにも供給する。デコーダ５６
は、アレイ６４内の所定サイズのセクタを消去するコマ
ンドとしてアドレス信号およびまたはデータ信号の組み
合わせを検出すると、プリデコーダ５９、６１に適切な
アドレス信号を送る。これにより適切なサイズのバンク
セクタまたはブロックを消去する。
【００１６】図２は、ロウプリデコーダ５９の一部とそ
れに対応するロウデコーダ６０の詳細を示す。これらの
動作は、カラムプリデコーダ６１とカラムデコーダ６２
の動作にもあてはまる。図２において、メモリアレイ６
４は、複数のセクタに分割する。各セクタは１Ｋワード
からなり、１ワードは１６ビットである。各１Ｋワード
セクタは、対応するロウデコーダ６０とプリデコーダ５
９とを有する。好適実施例におけるメモリアレイ６４
は、５１２Ｋワードからなり、これらワードをアドレス
指定するために１９本のアドレス線（Ａ０〜Ａ１８）を
必要とする。メモリ２０は、バンクモード、ブロックモ
ード、セクタモードのいずれかにおいて消去できる。バ
ンク消去は、全５１２Ｋワードを消去する。ブロック消
去は、１ブロックすなわち３２Ｋワードを消去する。セ
クタ消去は、１セクタすなわち１Ｋワードを消去する。
アドレス線Ａ７〜Ａ９は、アドレスバス４０からロウデ
コーダ６０に接続する。アドレス線Ａ０〜Ａ６は、アド
レスバス４０からカラムデコーダ６２に接続する。アド
レス線Ａ１０〜Ａ１８は、デコーダ５６からロウプリデ
コーダ５９に接続する。
【００１７】セクタの選択は、アドレス線Ａ１０〜Ａ１
８を使用する。ブロックの選択は、アドレス線Ａ１５〜
Ａ１８を使用する。バンクの選択は、デコーダ５６が生
成するバンク選択信号が全アドレス信号に優先する。
【００１８】本発明のフラッシュメモリ２０の動作にお
いて、フラッシュメモリ２０はソフトウエアデータ保護
（Software Data Protect）（ＳＤＰ）コマンドを使っ
てメモリアレイ６４を消去する。消去用コマンドは、次
表のデータ／アドレスパターン（１６進表示）に従う。
【００１９】
【表１】 第６サイクルは、バンク消去、ブロック消去、セクタ消
去によってパターンが異なる。バンク消去のアドレス／
データパターンは、（５５５５／１０）である。ブロッ
ク消去のアドレス／データパターンは、（ブロックアド
レス／５０）である。セクタ消去のアドレス／データパ
ターンは、（セクタアドレス／３０）である。
【００２０】デコーダ５６は、バンク消去用のアドレス
／データパターンを認識すると、制御回路に必要な信号
を生成させ、全メモリアレイ６４の消去を行う。これは
当業者に良く知られている。デコーダ５６は、ブロック
消去用のアドレス／データパターンを認識すると、制御
回路７０に必要な信号を生成させる。これは当業者に良
く知られている。さらにデコーダ５６は、ロウプリデコ
ーダ５９とロウデコーダ６０内のアドレス信号Ａ７〜Ａ
１４とその相補信号／Ａ７（Ａ７バー）〜／Ａ１４（Ａ
１４バー、以下同様。）とに優先する制御信号を供給す
ることにより、選択ブロック（３２個の１Ｋワードセク
タからなる）を消去する。デコーダ５６は、セクタ消去
用のアドレス／データパターンを認識すると、制御回路
７０に必要な信号を生成させる。これは当業者に良く知
られている。さらにデコーダ５６は、ロウデコーダ６０
内のアドレス信号Ａ７〜Ａ９とその相補信号／Ａ７〜／
Ａ９とに優先する制御信号を供給することにより、消去
すべき１セクタ（１Ｋワード）を選択する。
【００２１】このようにフラッシュメモリ２０は、物理
的に連続したメモリアレイ６４内において様々なセクタ
サイズを消去でき、プログラムコードおよびデータをそ
の同一の物理的メモリアレイに記憶できる。この時、プ
ログラムコードとデータ間の区画は可変である。
【００２２】フラッシュメモリ２０の動作において、メ
モリアレイ６４はフラッシュモードで動作可能である。
すなわち１セクタの全メモリセルを同時に消去できる。
しかしながら１つの３２Ｋワードブロックの消去は、１
つの１Ｋワードセクタの消去より時間がかかる。従っ
て、後述するように、各メモリバンク２０のデコーダ５
６と制御回路７０は、割込みコマンドを認識し実行する
必要がある。
【００２３】図３は、本発明のフラッシュメモリ２０を
用いた不揮発性メモリシステム１０を示す。このシステ
ムにおいて、第１不揮発性メモリバンク２０ａは、第２
不揮発性メモリバンク２０ｂに結合する。両バンクは、
物理的に分離している。第１および第２バンク２０ａ、
２０ｂの各々は、図１に示したメモリである。バンク２
０ａ、２０ｂは異なるサイズでも良いが、一般に同一密
度を有する。例えばバンク２０ａ、２０ｂの各々は、５
１２Ｋ×１６フラッシュアレイ（５１２Ｋワード、各ワ
ードは１６ビット、合計８メガビット）である。
【００２４】メモリバンク２０ａ、２０ｂの各々は、同
一のアドレスバス４０に接続し、そのアドレスバス４０
から１つのアドレス信号を受け取る。アドレスバス４０
は、少なくともＡ０〜Ａ１８ビットのバス幅を有し、メ
モリバンク２０ａ、２０ｂの各々において５１２Ｋワー
ドすなわち８メガビットをアドレス指定する。ビットＡ
０〜Ａ１８は、アドレスバッファ（図示せず）から提供
する。メモリバンク２０ａ、２０ｂの各々は、個別のバ
ンク許可信号（／ＢＥ１または／ＢＥ２）を提供するこ
とが好ましい。２個のメモリバンク２０ａ，２０ｂに対
し、一方のバンク許可信号を他方の反転とし、アドレス
またはバンク選択信号として機能させても良い。メモリ
バンク２０（ａまたはｂ）は、対応する／ＢＥライン
（／ＢＥ１または／ＢＥ２）がアクティブ（ＬＯＷ）で
ある場合に選択される。メモリバンク２０ａ、２０ｂの
データ出力／入力は、１６ビット幅の双方向データバス
５０に接続する。データバス５０は、各メモリバンク２
０ａ、２０ｂからの出力データを受け取ると共に、それ
らメモリバンクへデータ信号を供給する。
【００２５】図３の実施例のメモリバンク２０ａ、２０
ｂは、バンクによってアドレス指定できると共に、アド
レスによってもアドレス指定できる。すなわち各メモリ
バンク２０ａ、２０ｂは、対応する個別のバンク許可線
（／ＢＥ）あるいはアドレスバス４０を介して供給する
アドレス信号によってアドレス指定できる。従ってフラ
ッシュメモリバンク２０ａは、／ＢＥ１ラインを有効に
することによって（／ＢＥ１ラインをＬＯＷにすること
によって）、あるいはアドレスバス４０を介して供給す
るアドレス信号によってアドレス指定する。フラッシュ
メモリバンク２０ｂは、／ＢＥ２ラインを有効にするこ
とによって（／ＢＥ２ラインをＬＯＷにすることによっ
て）、あるいはアドレスバス４０を介して供給するアド
レス信号によってアドレス指定する。各フラッシュメモ
リバンク２０ａ、２０ｂは、そのどちらを選択するかに
応じてアドレスバス４０からアドレスビットＡ０〜Ａ１
８を受け取る。データバス５０からのデータ信号は、所
定の／ＢＥ信号を選択することによってメモリバンク２
０ａまたは２０ｂに供給する。
【００２６】各メモリバンク２０ａ、２０ｂは、消去お
よびプログラム機能（読み出し機能に加え）を持ち、互
いに物理的に分離している。また各メモリバンク２０の
メモリアレイ６４は、個別のビット線およびアドレスラ
ッチを持つ。これらによりメモリシステム１０は、読み
出し動作および書き込み動作を同時に実行できる。例え
ばメモリバンク２０ａへデータを書き込む間に、メモリ
バンク２０ｂからプログラムを読み出せる。読み出した
プログラムは、図４のマイクロコントローラまたはマイ
クロプロセッサ９０によって実行する。このマイクロプ
ロセッサ９０は、メモリシステム１０の外部にあっても
良く、メモリシステム１０と共に単一シリコンチップに
集積しても良い。
【００２７】フラッシュメモリセルは、消去およびプロ
グラムに比較的長い時間（読み出しに比べ）を要する。
従って例えばメモリバンク２０ａにおける消去動作中
に、マイクロコントローラまたはマイクロプロセッサ９
０は、そのバンク２０ａの読み出し動作を要求する可能
性がある。この場合、メモリバンク２０ａへの割込みが
発生する。メモリバンク２０ａのデコーダ５６および制
御回路７０は、消去動作あるいはプログラム動作の進行
中に、例えば特定のアドレスを読み出す要求等の割込み
に応答するよう構成できる。制御回路７０は、割込みに
対して２つの方法のいずれかを選択できる。メモリアレ
イ６４が第１消去モード、すなわち１つの１Ｋワードセ
クタを消去中である場合、あるいはメモリアレイ６４が
第２消去モード、すなわち１つの３２Ｋワードデータブ
ロックの消去完了間近である場合、制御回路７０は、そ
の消去コマンドが完了するまで読み出しコマンドの実行
を遅延させる。あるいは制御回路７０は、読み出しコマ
ンドを選択し（読み出しアドレスがプログラムしようと
するアドレスでなければ）、その読み出し動作完了後、
消去またはプログラムコマンドを再開する。
【００２８】この割込みコマンドを処理する機能は、メ
モリバンク２０ａ、２０ｂの双方に設ける必要はない。
メモリバンク２０の一方にこの機能を設ければ、マイク
ロプロセッサ９０のプログラマは、そのメモリバンク２
０を認識して選択しその機能を利用できる。もちろんメ
モリバンク２０ａ、２０ｂの双方に前記機能を持たせて
も良い。
【００２９】メモリシステム１０は読み出し動作および
書き込み動作を並行実行できるため、バンク２０ａ、２
０ｂのいずれにおいても、プログラム（読み出し）およ
びデータ（書き込み）の位置は、ほぼ自由となる。従っ
て各メモリバンク２０は、プログラムとデータの両方を
記憶できる。この場合プログラムとデータの分離は、仮
想的に行われ、前記したように消去セクタサイズによっ
て決定される。メモリシステム１０の能力を最適にする
ため、場合によっては２つの物理的に分離したメモリバ
ンク間においてデータとプログラムを物理的に分離する
ことが望ましい場合もある。しかしながらこれは必須で
はなく、プログラマは同一物理メモリバンク２０にプロ
グラムとデータを記憶できる。
【００３０】図３において、メモリシステム１０は第３
メモリバンク３０をさらに備える。第３メモリバンク３
０は、本発明を理解する上で不可欠ではない。第３メモ
リバンク３０は、電気的に消去可能な不揮発性メモリア
レイである。好適実施例において第３メモリバンク３０
は、バイト可変ＥＥＰＲＯＭであり、１つのセクタがＯ
ＴＰ（１度だけプログラム可能）（One Time Programma
ble）機能を持つ。従って第３メモリバンク３０は、単
一コマンドによって１度に１ワードを変更できる。
【００３１】第３メモリバンク３０は、第１および第２
メモリバンク２０ａ、２０ｂに接続したアドレスバス４
０に接続する。第３メモリバンク３０（アドレス指定可
能４Ｋワード、各ワードは１６ビット、合計６４Ｋビッ
ト）は、第１および第２メモリバンク２０ａ、２０ｂの
いずれよりもサイズがかなり小さいため、アドレス線Ａ
０〜Ａ１３だけが第３メモリバンク３０に接続する。第
３メモリバンク３０は、データバス５０にも接続する。
そしてこのデータバス５０にデータ信号を送ると共にそ
こからデータ信号を受け取る。第３メモリバンク３０
は、独立したバンク許可信号／ＢＥ３を受け取ると共
に、第１および第２メモリバンク２０ａ、２０ｂにも供
給される書き込み許可信号／ＷＥと出力許可信号／ＯＥ
とを受け取る。
【００３２】第３メモリバンク３０は、３２ワードセク
タおよびワードの消去を行い、１ワードの書き込みを行
う。この書き込みは、ワード消去を行い、続いてそのワ
ードをプログラムする。第３メモリバンク３０の第１セ
クタは、書き込まれた後、ＯＴＰ（１度限りプログラム
可能）書き込み防止オプションを提供する。これは、重
要なデータまたはコードを保護するために使われる。
【図面の簡単な説明】
【図１】本発明のフラッシュメモリを示すブロック図で
ある。
【図２】図１のフラッシュメモリのプリデコーダ部を示
す詳細回路図である。
【図３】本発明のフラッシュメモリを用いたフラッシュ
メモリバンクシステムを示すブロック図である。
【図４】マイクロプロセッサに接続した図３のフラッシ
ュメモリバンクシステムを示すブロック図である。
【図５】従来のバンクフラッシュメモリシステムを示す
図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デイヴィッド スウィートマン アメリカ合衆国 95035 カリフォルニア 州 ミルピタス キャントン ドライブ 1888 (72)発明者 タム ニュイエン アメリカ合衆国 95121 カリフォルニア 州 サンホセ アイゼンガード コート 1320

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 アドレスバスと、 データバスと、 前記アドレスバスおよび前記データバスに接続したアド
    レス指定可能不揮発性メモリセルアレイと、 前記アドレスバスまたは前記データバスが供給する信号
    を格納するラッチと、 前記ラッチに格納した前記信号を復号し、第１復号信号
    に応じて各々が第１サイズを有する複数の第１セクタに
    前記メモリセルアレイを分割し、第２復号信号に応じて
    各々が前記第１サイズとは異なる第２サイズを有する複
    数の第２セクタに前記メモリセルアレイを分割する、デ
    コーダと、 前記第１または第２復号信号に応じて前記メモリアレイ
    の第１または第２セクタの消去を制御する制御回路とを
    備える、フラッシュメモリ。
  2. 【請求項２】 前記第２セクタの各々が複数の第１セク
    タからなる、請求項１記載のフラッシュメモリ。
  3. 【請求項３】 前記デコーダが、第２復号信号に応じて
    前記複数の第１セクタへ複数のアドレス信号を供給す
    る、請求項２記載のフラッシュメモリ。
  4. 【請求項４】 前記ラッチが、前記アドレスバスから供
    給される信号を格納するための第１ラッチと、前記デー
    タバスから供給される信号を格納するための第２ラッチ
    とを有する、請求項１記載のフラッシュメモリ。
  5. 【請求項５】 アドレス指定可能不揮発性メモリセルか
    らなる第１バンクと、 アドレス指定可能不揮発性メモリセルからなり、前記第
    １バンクから物理的に分離した第２バンクと、 前記第１および第２バンクに接続し、該第１および第２
    バンクにアドレス信号を供給するアドレスバスと、 前記第１および第２バンクに接続し、該第１および第２
    バンクにデータ信号を供給し、該第１および第２バンク
    からデータ信号を受け取る、双方向データバスと、 前記第１および第２バンクを個別に活性化するためのバ
    ンク信号とを備え、前記第１および第２バンクの各々
    が、 前記アドレスバスと前記データバスに接続したアドレス
    指定可能不揮発性メモリセルアレイと、 前記アドレスバスまたは前記データバスが供給する信号
    を格納するラッチと、 前記ラッチに格納した前記信号を復号し、第１復号信号
    に応じて各々が第１サイズを有する複数の第１セクタに
    前記メモリセルアレイを分割し、第２復号信号に応じて
    各々が前記第１サイズとは異なる第２サイズを有する複
    数の第２セクタに前記メモリセルアレイを分割する、デ
    コーダと、 前記第１または第２復号信号に応じて前記メモリアレイ
    の第１または第２セクタの消去を制御する制御回路とを
    備える、フラッシュメモリバンクシステム。
  6. 【請求項６】 前記第２セクタの各々が複数の第１セク
    タからなる、請求項５記載のフラッシュメモリ。
  7. 【請求項７】 前記デコーダが、第２復号信号に応じて
    前記複数の第１セクタへ複数のアドレス信号を供給す
    る、請求項６記載のフラッシュメモリ。
  8. 【請求項８】 前記ラッチが、前記アドレスバスから供
    給される信号を格納するための第１ラッチと、前記デー
    タバスから供給される信号を格納するための第２ラッチ
    とを有する、請求項５記載のフラッシュメモリ。
  9. 【請求項９】 前記システムがマイクロプロセッサに接
    続する、請求項５記載のメモリシステム。
  10. 【請求項１０】 前記第１および第２バンクのいずれか
    における前記制御回路が、前記マイクロプロセッサから
    の割込みコマンドを処理する手段をさらに備える、請求
    項９記載のメモリシステム。
  11. 【請求項１１】 前記第１および第２バンクから物理的
    に分離したアドレス指定可能不揮発性メモリの第３バン
    クをさらに備え、 前記アドレスバスが、前記第１，第２，および第３バン
    クに接続し、 前記双方向データバスが、前記第１，第２，および第３
    バンクに接続し、 前記バンク信号が、前記第１，第２，および第３バンク
    を個別に活性化する、請求項５記載のメモリシステム。
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