JPH05189981A - フラッシュ型ｅｅｐｒｏｍおよびそのフラッシュ型ｅｅｐｒｏｍを使用した電子計算機システム - Google Patents

Abstract

(57)【要約】 【目的】フラッシュ型ＥＥＰＲＯＭのデータ書き替えの
効率化を図る。 【構成】フラッシュ型ＥＥＰＲＯＭの不揮発性メモリセ
ルが５１２バイトの記憶容量単位で複数のメモリブロッ
クＭＢ１１，ＭＢ１２…に分割されており、その５１２
バイトのメモリブロック単位でデータ消去およびデータ
書き込みが実行される。このため、メモリチップ単位で
データ消去および書き込みを行う構成のものに比し、少
ないメモリ容量のアクセスによって効率良くデータの書
き替えを行うことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はフラッシュ型ＥＥＰＲ
ＯＭおよびそのフラッシュ型ＥＥＰＲＯＭを使用した電
子計算機システムに関する。

【０００２】

【従来の技術】近年、各種コンピュータシステムにおい
ては、フロッピーディスク装置やハードディスク装置と
同様に、ＩＣメモリカードがその２次記憶装置（または
外部記憶装置）として使用され始めている。

【０００３】このＩＣメモリカードはコンピュータの小
型・軽量化、低消費電力化を実現するための記憶媒体と
して注目されている。特にノートブック型やラップトッ
プ型のポータブルコンピュータでは、その携帯性を容易
にし、しかも長時間のバッテリ駆動を実現することが必
要であるので、ＩＣメモリカードの利用は非常に有効で
ある。

【０００４】一般に、ＩＣメモリカードは、フラッシュ
型ＥＥＰＲＯＭから構成されている。このフラッシュ型
ＥＥＰＲＯＭは、チップ全体の一括消去を電気的に行う
ことができるように構成された不揮発性のメモリであ
り、電池によるデータバックアップが不要であると共
に、消去によって記憶データの書き替えができるという
利点がある。

【０００５】ところが、従来のフラッシュ型ＥＥＰＲＯ
Ｍでは、データの書き替えがメモリチップ単位でしか行
えないため、たとえ１バイトのみのデータ書き替えであ
っても、１つのメモリチップすべての内容をＲＡＭ等の
内部メモリにコピーして、それをＲＡＭ上で書き替え、
これを消去したＥＥＰＲＯＭに書き込むといった処理が
必要とされ、これによって書き替えに比較的多くの時間
を要する欠点があった。

【０００６】図１１には、従来のフラッシュ型ＥＥＰＲ
ＯＭのデータ書き替え手順が示されている。

【０００７】ここでは、フラッシュ型ＥＥＰＲＯＭの記
憶容量が１２８Ｋバイトであり、その内の１００バイト
のデータを書き替える場合を想定する。

【０００８】まず、フラッシュ型ＥＥＰＲＯＭのデータ
がＲＡＭにロードされるが（ステップＳ１）、このステ
ップＳ１の処理では、フラッシュ型ＥＥＰＲＯＭからの
１２８Ｋバイト分のデータ読み出しと、ＲＡＭへの１２
８Ｋバイト分のデータ書き込みが必要とされる。

【０００９】次いで、ＲＡＭ上においてユーザプログラ
ムに従った１００バイト分のデータ書き替えが行われる
（ステップＳ２）。このステップＳ２の処理では、ＲＡ
Ｍへの１００バイト分のデータ書き込みが実行される。

【００１０】この後、フラッシュ型ＥＥＰＲＯＭの一括
消去が行われ、１２８Ｋバイト分の全データが消去され
る（ステップＳ３）。そして、書き替えられたＲＡＭ上
のデータがフラッシュ型ＥＥＰＲＯＭに書き込まれ、こ
れによって１００バイトのデータ書き替えが完了する
（ステップＳ４）。このステップＳ４の処理では、ＲＡ
Ｍからの１２８Ｋバイト分のデータ読み出しと、フラッ
シュ型ＥＥＰＲＯＭへの１２８Ｋバイト分のデータ書き
込みが必要とされる。

【００１１】図１２には、このような１００バイトのデ
ータ書き替えのために、アクセスされたメモリの総容量
が示されている。

【００１２】すなわち、フラッシュ型ＥＥＰＲＯＭにつ
いては１２８Ｋバイトのデータ読み出しと１２８Ｋバイ
トのデータ書き込みが必要とされ、ＲＡＭについては１
２８Ｋバイトのデータ読み出しと１２８．１Ｋバイト
（１２８Ｋバイト＋１００バイト）のデータ書き込みが
必要とされるので、読み出しアクセスされたメモリ容量
は延べ２５６Ｋバイト、書き込みアクセスされたメモリ
容量は延べ２５６．１Ｋバイトとなる。

【００１３】このため、読み出しアクセスされたメモリ
容量２５６Ｋバイトと書き込みアクセスされたメモリ容
量２５６．１Ｋバイトの合計５１２．１Ｋバイトが、１
００バイトのデータ書き替えのためにアクセスされたメ
モリの総容量となる。

【００１４】このように、従来のフラッシュ型ＥＥＰＲ
ＯＭでは、そのデータ書き替えのために多くのメモリ容
量のアクセスが必要となる。データ書き替えに要する時
間は、アクセスされるメモリの容量に比例する。このた
め、従来では、フラッシュ型ＥＥＰＲＯＭのデータ書き
替えのために、多くの時間が必要となる欠点があった。

【００１５】

【発明が解決しようとする課題】従来では、フラッシュ
型ＥＥＰＲＯＭのデータ書き替えのためにアクセスされ
るメモリの総容量が増大し、これによってそのデータの
書き替えに多くの時間を要する欠点があった。

【００１６】この発明はこのような点に鑑みてなされた
もので、少ないアクセス容量で効率よくデータの書き替
えを行うことができるフラッシュ型ＥＥＰＲＯＭを提供
することを第１の目的とし、さらに、そのフラッシュ型
ＥＥＰＲＯＭをディスク装置と同様の２次記憶装置とし
てアクセスする電子計算機システムを提供することを第
２の目的とする。

【００１７】

【課題を解決するための手段および作用】この発明は、
不揮発性メモリセルからそれぞれ構成され、各々が５１
２バイトの記憶容量を有する複数のメモリブロックと、
これら複数のメモリブロックの１つを外部からのメモリ
アドレス信号に応じて選択し、その選択したメモリブロ
ックにおける５１２バイトの記憶データを一括消去する
手段と、前記複数のメモリブロックの１つを外部からの
メモリアドレス信号に応じて選択し、その選択したメモ
リブロックに対して５１２バイトの記憶データを書き込
む手段とを具備し、５１２バイトの記憶容量単位でデー
タの書き込みおよび消去が実行できるように構成された
フラッシュ型ＥＥＰＲＯＭを第１の特徴とする。

【００１８】このフラッシュ型ＥＥＰＲＯＭにおいて
は、不揮発性メモリセルが５１２バイトの記憶容量単位
で複数のメモリブロックに分割されており、その５１２
バイトのメモリブロック単位でデータ消去およびデータ
書き込みが実行される。このため、従来のようにメモリ
チップ単位でデータ消去および書き込みを行う構成のも
のに比し、少ないメモリ容量のアクセスによって効率良
くデータの書き替えを行うことができる。また、どのメ
モリブロックを消去・書き込み対象として選定するかは
外部からのメモリアドレスによって選択指定されるの
で、複数のメモリブロックに亙るようなデータ書き替え
もメモリアドレスを順次更新することによって容易に行
うことができる。

【００１９】また、この発明は、ＩＣメモリカードとこ
のＩＣメモリカードを２次記憶装置としてアクセスする
データ処理装置とを有する電子計算機システムであっ
て、前記データ処理装置に、セクタサイズが５１２バイ
トの整数（≧１）倍の大きさを有するディスク装置をア
クセスするためのオペレーティングシステムを有し、前
記ＩＣメモリカードに、５１２バイトの記憶容量単位で
データの書き込みおよび消去が実行できるように構成さ
れたフラッシュ型ＥＥＰＲＯＭを設け、前記フラッシュ
型ＥＥＰＲＯＭに対するアクセスが前記オペレーティン
グシステムの下に実行制御されるように構成されている
ことを第２の特徴とする。

【００２０】この電子計算機システムにおいては、ディ
スク装置のセクタサイズと同一またはその数分の１の大
きさである５１２バイトの記憶容量単位でデータの書き
込みおよび消去が実行できるようにフラッシュ型ＥＥＰ
ＲＯＭが構成されているので、そのフラッシュ型ＥＥＰ
ＲＯＭが搭載されたＩＣメモリカードを２次記憶装置と
して使用することによって、フロッピーディスク装置や
ハードディスク装置と同様にフラッシュ型ＥＥＰＲＯＭ
を容易にしかも高速にアクセス制御できる。したがっ
て、ＩＣメモリカードを磁気ディスク装置の代用として
利用することが可能とする。

【００２１】

【実施例】以下、図面を参照してこの発明の実施例を説
明する。

【００２２】図１にはこの発明の一実施例に係わるフラ
ッシュ型ＥＥＰＲＯＭの構成が示されている。このフラ
ッシュ型ＥＥＰＲＯＭは１チップ上に集積形成されるも
のであり、６４Ｋビット（８Ｋワード×８ビット構成）
の記憶容量を有している。

【００２３】このフラッシュ型ＥＥＰＲＯＭにおいて
は、カラムブロックデコーダ１２、ロウブロックデコー
ダ１３、および４行×４列のマトリクス状に配置された
１６個のメモリブロックＭＢ１１〜ＭＢ４４が設けられ
ている。

【００２４】１６個のメモリブロックＭＢ１１〜ＭＢ４
４はそれぞれ５１２バイトの記憶容量を有しており、各
メモリブロックは不揮発性の複数（５１２×８個）のメ
モリセルから構成されている。

【００２５】ロウブロックデコーダ１３は、外部から供
給される１３ビットのアドレス信号Ａ１３〜Ａ０の内の
上位２ビットのアドレス信号Ａ１２，Ａ１１に応じて、
第１行（ロウ）ブロック（ＭＢ１１，ＭＢ１２，ＭＢ１
３，ＭＢ１４）乃至第４行ブロック（ＭＢ４１，ＭＢ４
２，ＭＢ４３，ＭＢ４４）のうちの１行を選択する。例
えば、第１行ブロックを選択する際には行ブロック選択
信号Ｒ１がイネーブルになり、同様に、第２行ブロック
を選択する際には信号Ｒ２、第３行ブロックを選択する
際には信号Ｒ３、第４行ブロックを選択する際には信号
Ｒ４がそれぞれイネーブルになる。

【００２６】カラムブロックデコーダ１２は、外部から
供給される１３ビットのアドレス信号Ａ１３〜Ａ０の内
の上から３番目と４番目のアドレス信号Ａ１０，Ａ９に
応じて、第１列（カラム）ブロック（ＭＢ１１，ＭＢ２
１，ＭＢ３１，ＭＢ４１）乃至第４列ブロック（ＭＢ１
４，ＭＢ２４，ＭＢ３４，ＭＢ４４）のうちの１列を選
択する。例えば、第１列ブロックを選択する際には列ブ
ロック選択信号Ｃ１がイネーブルになり、同様に、第２
列ブロックを選択する際には信号Ｃ２、第３列ブロック
を選択する際には信号Ｃ３、第４列ブロックを選択する
際には信号Ｃ４がそれぞれイネーブルになる。

【００２７】これらカラムブロックデコーダ１２および
ロウブロックデコーダ１３によってアクセス対象のメモ
リブロックが選択指定され、その選択指定されたメモリ
ブロック内では、その５１２バイトの内の１バイト分の
メモリセルが、１３ビットのアドレス信号Ａ１３〜Ａ０
の内の下位９ビットのアドレス信号Ａ８〜Ａ０によって
選択される。

【００２８】メモリブロックＭＢ１１〜ＭＢ４４は、書
き込みおよび消去がそれぞれ別個に実行可能となるよう
に、それぞれ異なったウェル内に形成されている。

【００２９】すなわち、図２に示されているように、半
導体基板２０には１６個のウェル２１，２２，２３，２
４，…が形成されており、それらウェル内にメモリブロ
ックＭＢ１１〜ＭＢ４４のメモリセルがそれぞれ配置さ
れている。この場合、第１ウェル２１に形成されている
メモリブロックＭＢ１１に対するアクセスは、行ブロッ
ク選択信号Ｒ１と列ブロック選択信号Ｃ１が共にイネー
ブルになったとき許可される。同様に、第２ウェル２２
に形成されているメモリブロックＭＢ１２に対するアク
セスは信号Ｒ１と信号Ｃ２によって許可され、第３ウェ
ル２３に形成されているメモリブロックＭＢ１３に対す
るアクセスは信号Ｒ１と信号Ｃ３によって許可され、第
４ウェル２４に形成されているメモリブロックＭＢ１４
に対するアクセスは信号Ｒ１と信号Ｃ４によって許可さ
れる。

【００３０】次に、図３を参照して、メモリブロックＭ
Ｂ１１〜ＭＢ４４の各々の具体的構成の一例を説明す
る。

【００３１】メモリブロックＭＢ１１〜ＭＢ４４は基本
的には同一構成であるので、ここではメモリブロックＭ
Ｂ１１の主要部について代表して説明する。

【００３２】すなわち、メモリブロックＭＢ１１は、行
デコーダ３１、列デコーダ３２、８個のカラム選択ゲー
ト３３−１〜３３−８、消去用バイアス回路３４、ライ
ト用バイアス回路３５、２個の３入力ＡＮＤゲートＧ
１，Ｇ２、２個の２入力ＡＮＤゲートＧ３，Ｇ４、およ
び８組のメモリセルアレイＭＣＡ１〜ＭＣＡ８を備えて
いる。

【００３３】メモリセルアレイＭＣＡ１〜ＭＣＡ８の各
々は、１６本のワード線ＷＬ１〜ＷＬ１６と３２本のビ
ット線ＢＬ１〜ＢＬ３２との交差位置にそれぞれ設けら
れた５１２個の不揮発性メモリセルＭＣ１〜ＭＣ５１２
から構成されている。この場合、１６本のワード線ＷＬ
１〜ＷＬ１６は８組みのメモリセルアレイＭＣＡ１〜Ｍ
ＣＡ８によって共通に使用され、３２本のビット線ＢＬ
１〜ＢＬ３２は各メモリセルアレイＭＣＡ１〜ＭＣＡ８
それぞれに設けられている。

【００３４】行デコーダ３１は、Ａ８〜Ａ５の４ビット
のアドレス信号に応じて、１６本のワード線ＷＬ１〜Ｗ
Ｌ１６の１本を選択する。この行デコーダ３１のワード
線選択動作は、ＡＮＤゲートＧ３の出力が付勢されたと
き、つまり信号Ｃ１，Ｒ１が共にイネーブル状態に設定
されたときに実行される。

【００３５】データ読み出し時には、行デコーダ３１は
選択したワード線をＶＣＣ（例えば５Ｖ）に設定し、デ
ータ書き込み時には、行デコーダ３１は選択したワード
線をＶＰＰ（例えば９Ｖまたは１２．５Ｖ）に設定す
る。

【００３６】列デコーダ３２は、Ａ４〜Ａ０の５ビット
のアドレス信号に応じて、３２本のビット線ＢＬ１〜Ｂ
Ｌ３２のうちの１本を選択するための信号を発生し、そ
れをカラム選択ゲート３３−１〜３３−８に共通に供給
する。この列テコーダ３２の動作は、ＡＮＤゲートＧ４
の出力が付勢されたとき、つまり信号Ｃ１，Ｒ１が共に
イネーブル状態に設定されたときに実行される。

【００３７】カラム選択ゲート３３−１〜３３−８は、
列デコーダ３２からの出力に応じて、それぞれ対応する
３２本のビット線ＢＬ１〜ＢＬ３２のうちの１本を選択
し、その選択したビット線上のデータを出力する。

【００３８】消去用バイアス回路３４はメモリブロック
ＭＢ１１のデータ消去のためにウェル２１をＶＰＰの電
位に設定するためのものであり、この消去用バイアス回
路３４の動作は、ＡＮＤゲートＧ１の出力が付勢された
とき、つまり信号Ｃ１，Ｒ１および消去信号ＥＲがすべ
てイネーブル状態に設定されたときに実行される。

【００３９】ライト用バイアス回路３５は、メモリブロ
ックＭＢ１１の各メモリセルに対するデータ書き込みを
可能にするためにウェル２１を０Ｖの電位に設定するた
めのものであり、このライト用バイアス回路３５の動作
は、ＡＮＤゲートＧ２の出力が付勢されたとき、つまり
信号Ｃ１，Ｒ１および書き込み信号ＷＲがすべてイネー
ブル状態に設定されたときに実行される。

【００４０】次に、図４および図５をそれぞれ参照し
て、メモリセルＭＣ１〜ＭＣ５１２に対するデータ書き
込みおよび消去の動作原理を説明する。

【００４１】ここでは、メモリセルＭＣ１についてのデ
ータ書き込みおよび消去の動作を代表して説明する。

【００４２】図４に示されているように、メモリセルＭ
Ｃ１は、コントロールゲートＣＧ、フローティングゲー
トＦＧ、およびソースＳ、ドレインＤを有する不揮発性
のセルトランジスタを含んでいる。データ書き込みに際
しては、ウェル２１がライト用バイアス回路３５によっ
て０Ｖに設定され、コントロールゲートＣＧがワードラ
インＷＬ１によってＶＰＰに設定され、これによってウ
ェル２１内のホットキャリア（熱電子）がフローティン
グゲートＦＧ内に注入される。フローティングゲートＦ
Ｇにホットキャリアが注入された状態がデータ“１”の
書き込み状態である。

【００４３】また、図５に示されているように、データ
消去に際しては、ウェル２１が消去用バイアス回路３４
によってＶＰＰに設定され、コントロールゲートＣＧが
ワードラインＷＬ１によって０Ｖに設定され、これによ
ってフローティングゲートＦＧ内のホットキャリアがウ
ェル２１に流出される。このようにして、フローティン
グゲートＦＧのホットキャリアが無くなった状態が、デ
ータ消去状態である。

【００４４】図６には、図１のフラッシュ型ＥＥＰＲＯ
Ｍ１１を利用したＩＣメモリカード（フラッシュカー
ド）の構成の一例が示されている。

【００４５】このＩＣメモリカード４０には、複数のフ
ラッシュ型ＥＥＰＲＯＭ１１−１，１１−２，…、制御
回路４１、インターフェースコネクタ４２を備えてい
る。フラッシュ型ＥＥＰＲＯＭ１１−１，１１−２，…
は、それぞれ図１のフラッシュ型ＥＥＰＲＯＭ１１と同
様に、５１２バイト単位に分割された複数のメモリブロ
ックを有しており、そのメモリブロック単位でデータ書
き込みおよび消去が実行できるように構成されている。

【００４６】制御回路４１は、フラッシュ型ＥＥＰＲＯ
Ｍ１１−１，１１−２，…のチップ選択やそのリード／
ライトおよび消去動作の制御を行うためのものであり、
各種制御信号をインターフェースコネクタ４２を介して
受取り、その制御信号に基づいてフラッシュ型ＥＥＰＲ
ＯＭ１１−１，１１−２，…の動作を制御する。

【００４７】インターフェースコネクタ４２は、このＩ
Ｃメモリカード４０を２次記憶装置として使用するコン
ピュータシステムとの間で、アドレス信号、データ信
号、各種制御信号を授受すると共に、コンピュータシス
テムからＶＣＣ，ＶＰＰ等の各種値の電源を受取り、そ
れをそれをフラッシュ型ＥＥＰＲＯＭ１１−１，１１−
２，…に供給する。

【００４８】制御回路４１のアトリビュートメモリ４１
１はこのＩＣメモリカード４０の各種属性情報を保持す
るためのものである。この属性情報は、コンピュータシ
ステムがＩＣメモリカード４０を正常に使用するために
必要とされる。

【００４９】図７には、アトリビュートメモリ４１１の
属性情報の内容の一例が示されている。

【００５０】図示のように、属性情報は、カード属性情
報と書き込み消去寿命情報とに大別される。カード属性
情報には、ＩＣメモリカード４０の記憶容量を示す情報
と、アクセス速度やエラーチェックの方法、さらにはメ
モリチップの種類等を示す種別情報が含まれている。

【００５１】また、書き込み消去寿命情報は、フラッシ
ュ型ＥＥＰＲＯＭ１１−１，１１−２…それぞれの各メ
モリブロックＭＢ１１，ＭＢ１２，ＭＢ１３…毎にその
残り書き替え可能回数を示すためのものである。すなわ
ち、フラッシュ型ＥＥＰＲＯＭ１１−１，１１−２…
は、そのデバイスの特性上、書き替え回数に制約があ
り、またフラッシュ型ＥＥＰＲＯＭ１１−１，１１−２
は各メモリブロックＭＢ１１，ＭＢ１２，ＭＢ１３…単
位で書き込みおよび消去可能な構成であるので、ここで
は、各メモリブロックＭＢ１１，ＭＢ１２，ＭＢ１３…
単位で書き替え回数を管理している。

【００５２】例えば、コンピュータシステムからのデー
タ書き替え要求によって第１のフラッシュ型ＥＥＰＲＯ
Ｍ１１−１の第１メモリブロックＭＢ１１がデータ書き
替え対象となった場合には、制御回路４１は、フラッシ
ュ型ＥＥＰＲＯＭ１１−１の第１メモリブロックＭＢ１
１に対応する残り書き替え可能回数をアトリビュートメ
モリ４１１から読取り、それをコンピュータシステムに
通知する。コンピュータシステムでは、受け取った残り
書き替え可能回数に基づいて書き替え可能か否かが判断
される。また、制御回路４１は、データ書き替え（消去
および書き込み）が実行される度に該当するメモリブロ
ックの残り書き替え可能回数の値を減算する。

【００５３】このような残り書き替え可能回数を示す情
報は、アトリビュートメモリ４１１ではなく、フラッシ
ュ型ＥＥＰＲＯＭ１１−１、１１−２…にそれぞれ格納
しても良い。この場合には、各メモリブロックの５１２
バイト分のデータアクセスとそのブロックに対応する残
り書き替え可能回数を示す情報が１単位としてアクセス
されるようにする事が好ましい。

【００５４】次に、図８を参照して、図６のＩＣメモリ
カード４０を２次記憶装置として使用するコンピュータ
システムの構成の一例を説明する。

【００５５】このコンピュータシステムは、例えばラッ
プトップ型またはノート型のポータブルコンピュータで
あり、システム全体の制御を司るためのＣＰＵ５１、固
定プログラムが格納されるＲＯＭ５２、実行対象のプロ
グラムやデータ等が格納されるＲＡＭ５３、フローピー
ディスクやハードディスクを駆動制御するディスクコン
トローラ／ドライバ５４、およびＩＣメモリカード４０
をバス５０に直結するためのメモリカード装着用コネク
タ５６を備えている。

【００５６】ディスクコントローラ／ドライバ５４は、
例えば、フロッピーディスク５５のリード／ライト制御
を行うが、この場合、フロッピーディスク５５に対する
アクセスはそのフロッピーディスク５５のセクタ単位で
実行される。このセクタサイズは、３．５インチの両面
倍密度（２ＤＤ）タイプのフロッピーディスクにおいて
は５１２バイト、３．５インチの両面高密度（２ＨＤ）
タイプのフロッピーディスクにおいては１０２４バイト
に規格化されている。

【００５７】フロッピーディスク５５のセクタサイズが
５１２バイトの場合、フロッピーディスク５５には、図
示のように、セクタ１から順に５１２バイト置きに物理
アドレスＰ１，Ｐ２，…が割り当てられる。つまり、フ
ロッピーディスク５５をアクセスする場合には、物理ア
ドレスＰ１，Ｐ２，…によってアクセス対象のセクタが
指定される。

【００５８】同様に、ＩＣメモリカード４０のフラッシ
ュ型ＥＥＰＲＯＭ１１−１についても、メモリブロック
ＭＢ１１から順に５１２バイト置きに物理アドレスＰ
１，Ｐ２，…が割り当てられ、メモリブロック単位でデ
ータ書き替えが実行される。

【００５９】このように、フロッピーディスク５５のセ
クタサイズが５１２バイトの場合には、フラッシュ型Ｅ
ＥＰＲＯＭ１１−１…とフロッピーディスク５５の情報
の記憶形式、つまりデータフォーマットは実質的に同一
になる。このため、オペレーティングシステムのデータ
管理機能やユーザのプログラムにまったく影響を及ぼす
こと無く、ＩＣメモリカード４０を従来のフロッピーデ
ィスクの代わりに使用することが容易となる。また、通
常、フロッピーディスクのセクタサイズは、５１２バイ
トだけでなく、１０２４バイトや、２Ｋバイトのものも
ある。しかし、この場合においても、フラッシュ型ＥＥ
ＰＲＯＭ１１−１の書き替え単位である５１２バイト
は、それらセクタサイズの最小単位となるので、どのよ
うなアプリケーションプログラムが実行された場合で
も、無駄なデータ消去や書き込みを最小限にとどめるこ
とができ、ＩＣメモリカード４０のメモリ資源を有効に
利用することができる。

【００６０】ＩＣメモリカード４０を従来のフロッピー
ディスクの代わりに使用する場合には、ユーザプログラ
ムやオペレーティングシステムからは、ディスク装置と
ＩＣメモリカード４０を同一の操作手順でアクセスでき
るようにすることが必要されるが、これは、次の２つの
手法によってそれぞれ実現することができる。

【００６１】１つは、ディスク装置の操作手順とＩＣメ
モリカード４０固有の操作手順との変換をソフトウェア
的に行う手法である。これは、ＩＣメモリカード４０を
ファイル装置としてアクセスするための専用のドライバ
プログラムを用意し、そのドライバによって、オペレー
ティングシステムから指示されるディスク装置の操作手
順をＩＣメモリカード４０固有の操作手順に変換するこ
とによって実現できる。

【００６２】もう１つは、ディスク装置の操作手順とＩ
Ｃメモリカード４０固有の操作手順との変換をハードウ
ェア的に行う手法である。これは、例えば、ＩＣメモリ
カード４０の制御回路４１に、オペレーティングシステ
ムからのディスク装置の操作手順をＩＣメモリカード４
０固有の操作手順に変換するエミュレーション機能を用
意することによって実現できる。

【００６３】後者の方式においては、既存のコンピュー
タシステムの設計変更なしで、ＩＣメモリカード４０を
従来のフロッピーディスクの代わりに使用することが可
能となる点で有効である。

【００６４】次に、図９のフローチャートを参照して、
ＩＣメモリカード４０に対するデータ書き替え動作を説
明する。

【００６５】ここでは、ＩＣメモリカード４０に格納さ
れている１００バイト分のデータを書き替える場合を想
定する。

【００６６】まず、ＩＣメモリカード４０におけるフラ
ッシュ型ＥＥＰＲＯＭ１１−１のデータがＲＡＭ５３に
ロードされるが（ステップＳ１１）、このステップＳ１
１の処理では、フラッシュ型ＥＥＰＲＯＭ１１−１から
の５１２バイト分のデータ読み出しと、ＲＡＭ５３への
５１２バイト分のデータ書き込みが行われる。

【００６７】次いで、ＲＡＭ５３上においてユーザプロ
グラムに従った１００バイト分のデータ書き替えが行わ
れる（ステップＳ１２）。このステップＳ１２の処理で
は、ＲＡＭ５３への１００バイト分のデータ書き込みが
実行される。

【００６８】この後、フラッシュ型ＥＥＰＲＯＭ１１−
１におけるブロックＭＢ１１のブロック消去が行われ、
そのメモリブロックＭＢ１１の５１２バイト分のデータ
が消去される（ステップＳ１３）。そして、書き替えら
れたＲＡＭ５３上のデータがフラッシュ型ＥＥＰＲＯＭ
１１−１のメモリブロックＭＢ１１に書き込まれ、これ
によって１００バイトのデータ書き替えが完了する（ス
テップＳ１４）。このステップＳ１４の処理では、ＲＡ
Ｍ５３からの５１２バイト分のデータ読み出しと、フラ
ッシュ型ＥＥＰＲＯＭ１１−１への５１２バイト分のデ
ータ書き込みが行われる。

【００６９】図１０には、このような１００バイトのデ
ータ書き替えのために、アクセスされたメモリの総容量
が示されている。

【００７０】すなわち、フラッシュ型ＥＥＰＲＯＭ１１
−１については５１２バイトのデータ読み出しと５１２
バイトのデータ書き込みが必要とされ、ＲＡＭ５３につ
いては５１２バイトのデータ読み出しと６１２バイト
（５１２バイト＋１００バイト）のデータ書き込みが必
要とされるので、読み出しアクセスされたメモリ容量は
延べ１Ｋバイト、書き込みアクセスされたメモリ容量は
延べ１．１Ｋバイトとなる。

【００７１】このため、読み出しアクセスされたメモリ
容量１Ｋバイトと書き込みアクセスされたメモリ容量
１．１Ｋバイトの合計２．１Ｋバイトが、１００バイト
のデータ書き替えのためにアクセスが必要なメモリの総
容量となる。

【００７２】これは、図１２で説明した従来の値５１
２．１Ｋバイトの約１／２５０に相当する値であるの
で、この例では、従来の２５０倍のアクセス速度の向上
が実現されたことになる。

【００７３】以上のように、この実施例のフラッシュ型
ＥＥＰＲＯＭ１１においては、不揮発性メモリセルが５
１２バイトの記憶容量単位で複数のメモリブロックＭＢ
１１，ＭＢ１２…に分割されており、その５１２バイト
のメモリブロック単位でデータ消去およびデータ書き込
みが実行される。このため、従来のようにメモリチップ
単位でデータ消去および書き込みを行う構成のものに比
し、少ないメモリ容量のアクセスによって効率良くデー
タの書き替えを行うことができる。

【００７４】また、フラッシュ型ＥＥＰＲＯＭ１１は、
ディスク装置５５のセクタサイズと同一またはその数分
の１の大きさである５１２バイトの記憶容量単位でデー
タの書き込みおよび消去が実行できるように構成されて
いるので、無駄なデータ消去や書き込みを最小限にとど
めた状態で、そのフラッシュ型ＥＥＰＲＯＭ１１を用い
たＩＣメモリカード４０をフロッピーディスク装置やハ
ードディスク装置の代替として有効に利用することがで
きる。

【００７５】

【発明の効果】以上のように、この発明によれば、少な
いアクセス容量で効率よくフラッシュ型ＥＥＰＲＯＭの
データ書き替えを行うことができるようになる。

【図面の簡単な説明】

【図１】この発明の一実施例に係わるフラッシュ型ＥＥ
ＰＲＯＭの構成を示すブロック図。

【図２】同実施例におけるフラッシュ型ＥＥＰＲＯＭに
おける各メモリブロックの形成状態の一例を示す断面
図。

【図３】同実施例のフラッシュ型ＥＥＰＲＯＭにおける
各メモリブロックの具体的構成の一例を示す回路図。

【図４】同実施例のフラッシュ型ＥＥＰＲＯＭにおける
データ書き込み動作の原理を説明するための図。

【図５】同実施例のフラッシュ型ＥＥＰＲＯＭにおける
データ消去動作の原理を説明するための図。

【図６】同実施例のフラッシュ型ＥＥＰＲＯＭを利用し
たＩＣメモリカードの構成の一例を示すブロック図。

【図７】図６のＩＣメモリカードに設けられているアト
リビュートメモリの記憶内容の一例を示す図。

【図８】図６のＩＣメモリカードを使用したコンピュー
タシステムの構成の一例を示すブロック図。

【図９】図８のコンピュータシステムにおけるＩＣメモ
リカードのデータ書き替え動作を説明するためのフロー
チャート。

【図１０】図９の書き替え動作によってアクセスが必要
とされるメモリ容量を示す図。

【図１１】従来のフラッシュ型ＥＥＰＲＯＭのデータ書
き替え動作を説明するためのフローチャート。

【図１２】図１１の書き替え動作によってアクセスが必
要とされるメモリ容量を示す図。

【符号の説明】

１１…フラッシュ型ＥＥＰＲＯＭ、１２…カラムブロッ
クデコーダ、１３…ロウブロックデコーダ、ＭＢ１１〜
ＭＢ４４…メモリブロック、３４…消去用バイアス回
路、３５…ライト用バイアス回路、４０…ＩＣメモリカ
ード。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/406

Claims (2)

【特許請求の範囲】
1. 【請求項１】 不揮発性メモリセルからそれぞれ構成さ
   れ、各々が５１２バイトの記憶容量を有する複数のメモ
   リブロックと、 これら複数のメモリブロックの１つを外部からのメモリ
   アドレス信号に応じて選択し、その選択したメモリブロ
   ックにおける５１２バイトの記憶データを一括消去する
   手段と、 前記複数のメモリブロックの１つを外部からのメモリア
   ドレス信号に応じて選択し、その選択したメモリブロッ
   クに対して５１２バイトの記憶データを書き込む手段と
   を具備し、 ５１２バイトの記憶容量単位でデータの書き込みおよび
   消去が実行できるように構成されていることを特徴とす
   るフラッシュ型ＥＥＰＲＯＭ。
2. 【請求項２】 ＩＣメモリカードとこのＩＣメモリカー
   ドを２次記憶装置としてアクセスするデータ処理装置と
   を有する電子計算機システムであって、 前記データ処理装置は、セクタサイズが５１２バイトの
   整数（≧１）倍の大きさを有するディスク装置をアクセ
   スするためのオペレーティングシステムを有し、 前記ＩＣメモリカードは、５１２バイトの記憶容量単位
   でデータの書き込みおよび消去が実行できるように構成
   されたフラッシュ型ＥＥＰＲＯＭを備え、 前記フラッシュ型ＥＥＰＲＯＭに対するアクセスが前記
   オペレーティングシステムの下に実行制御されるように
   構成されていることを特徴とする電子計算機システム。