JPH065094A

JPH065094A - 不揮発性半導体記憶装置

Info

Publication number: JPH065094A
Application number: JP15783892A
Authority: JP
Inventors: Yoshiyuki Tanaka; 義幸田中; Yutaka Okamoto; 豊岡本
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1992-06-17
Filing date: 1992-06-17
Publication date: 1994-01-14

Abstract

(57)【要約】【目的】本発明は、未使用のページであっても正しく
読み出すことができてハードディスク装置と互換性を持
たせることを目的とする。【構成】メモリ手段１０の初期化時において各ページ
に所定のデータと該所定のデータに対応した誤り訂正用
データとを書き込む制御手段１１０を有することを特徴
とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、不揮発性半導体記憶装
置、特にＮＡＮＤ型ＥＥＰＲＯＭを用いた不揮発性半導
体記憶装置に関する。

【０００２】

【従来の技術】ＥＥＰＲＯＭの一つとして、高集積化が
可能なＮＡＮＤ型ＥＥＰＲＯＭが知られている。これ
は、複数のメモリセルをそれらのソース、ドレインを隣
接するもの同士で共有する形で直列接続して一単位と
し、ビット線に接続するものである。メモリセルは通
常、電荷蓄積層と制御ゲートが積層されたＦＥＴＭＯＳ
構造を有する。メモリセルアレイは、ｐ型基板、又はｎ
型基板に形成されたｐ型ウェル内に集積形成される。Ｎ
ＡＮＤセルのドレイン側は選択ゲートを介してビット線
に接続され、ソース側はやはり選択ゲートを介して、ソ
ース線（基準電位配線）に接続される。メモリセルの制
御ゲートは、行方向に連続的に接続されてワード線とな
る。通常同一ワード線につながるメモリセルの集合を１
ページと呼び、一組のドレイン側及びソース側の選択ゲ
ートに挟まれたページの集合を１ＮＡＮＤブロック又は
単に１ブロックと呼ぶ。通常１ブロックは独立に消去可
能な最小単位となる。

【０００３】ＮＡＮＤ型ＥＥＰＲＯＭの動作は次の通り
である。データの消去は１ＮＡＮＤブロック内のメモリ
セルに対して同時に行われる。即ち選択されたＮＡＮＤ
ブロックの全ての制御ゲートを基準電位ＶＳＳとし、ｐ
型ウェル及びｎ型基板に高電圧ＶＰＰ（例えば２０Ｖ）
を印加する。これにより、全てのメモリセルにおいて浮
遊ゲートから基板に電子が放出され、しきい値は負の方
向にシフトする。通常この状態を”１”状態と定義す
る。またチップ消去は全ＮＡＮＤブロックを選択状態に
することによりなされる。

【０００４】データの書き込み動作は、ビット線から最
も離れた位置のメモリセルから順に行われる。ＮＡＮＤ
ブロック内の選択された制御ゲートには高電圧ＶＰＰ
（例えば２０Ｖ）を印加し、他の非選択ゲートには中間
電位ＶＭ（例えば１０Ｖ）を与える。またビット線には
データに応じて、ＶＳＳ又はＶＭを与える。ビット線に
ＶＳＳが与えられたとき（”０”書き込み）、その電位
は選択メモリセルに伝達され、浮遊ゲートに電子注入が
生ずる。これによりその選択メモリセルのしきい値は正
方向にシフトする。通常この状態を”０”状態と定義す
る。ビット線にＶＭが与えられた（”１”書き込み）メ
モリセルには電子注入は起らず、従ってしきい値は変化
せず負に留まる。データの読み出し動作はＮＡＮＤブロ
ック内の選択されたメモリセルの制御ゲートをＶＳＳと
して、その以外の制御ゲート及び選択ゲートをＶＣＣと
し選択メモリセルで電流が流れるか否かを検出すること
により行われる。

【０００５】近年ＮＡＮＤ型ＥＥＰＲＯＭを用いた半導
体記憶装置、特にハードディスク互換のものが開発され
てきている。この半導体記憶装置でのデータの書き換え
は従来のオペレーティングシステムとの互換性を保持す
るため、以下のようになされてきた。即ち、あるページ
への書き換え要求が発生すると、まずそのページが属す
るブロックの非選択ページのデータをバッファに退避さ
せる。次のそのブロックをブロック消去する。次に順次
ソース側のページから書き戻しを行う。これらの過程に
おいて、半導体記憶装置自身は書き換え要求のあったペ
ージ以外のページへデータの書き込みがなされているの
か、または消去状態のままであるか、また書き込まれて
いるデータが保持すべきデータか否かなどの判断はでき
ないために、全非選択ページをバッファに退避させる必
要がある。

【０００６】このような半導体記憶装置の信頼性を向上
させるためにＥＣＣ（誤り訂正コード）の使用が検討さ
れている。このＥＣＣの使用に当って従来の半導体記憶
装置では以下のような問題点があった。例えば２５６バ
イトのデータに８バイトのＥＣＣデータを付加して１ペ
ージとしたＮＡＮＤ型ＥＥＰＲＯＭを例にとる。この場
合初期状態においてはチップは消去状態にある。よって
２５６バイトのデータ及び８バイトのデータは全て”
１”である。しかし２５６バイトが”１”である場合の
ＥＣＣデータは通常”１”とはならない。ここであるペ
ージに書き込み要求がきたとする。チップは無条件にそ
のページのあるブロックの非選択ページを読み出しバッ
ファに退避させようとする。このときは当然ＥＣＣを用
いた読み出しを行う。しかし消去されたままのページを
ＥＣＣを用いて読み出すと、読み出しエラーとなってし
まう。これはページ単位で消去、書き込みが可能なＥＥ
ＰＲＯＭでは起らない、なぜなら書き込み時にそのペー
ジを読み出す必要がないためで、上記問題はＮＡＮＤ型
ＥＥＰＲＯＭを用いた場合の特有の問題点である。

【０００７】

【発明が解決しようとする課題】上述のように従来のＮ
ＡＮＤ型ＥＥＰＲＯＭにおいては、選択ページに書き込
みを行う際、そのブロックの非選択ページを読み出して
バッファに退避させる必要があるが、その非選択ページ
が消去されたままの状態であると、ＥＣＣを用いて読み
出したときに、エラーとして認識されてしまうという問
題があった。

【０００８】本発明は以上のような問題に鑑みなされた
もので、未使用のページであっても、訂正用データを用
いて正しく読み出すことができてハードディスク装置と
互換性を有する不揮発性半導体記憶装置を提供すること
を目的とする。

【０００９】

【課題を解決するための手段】本発明は上記課題を解決
するために、それぞれファイルデータ及び誤り訂正用デ
ータを記憶する領域を備えた複数のページから構成され
るメモリ手段と、該メモリ手段の初期化時に前記各ペー
ジに所定のデータと該所定のデータに対応した誤り訂正
用データとを書き込む制御手段とを有することを要旨と
する。

【００１０】

【作用】ユーザーが、ある未使用ページに初めてファイ
ルデータを書き込む場合においても、非選択ページには
正常に誤り訂正用データを用いた読み出しが可能なよう
に、予め所定のデータが誤り訂正用データとともに書き
込まれているので、エラーを生じることなくデータ読み
出しを行うことが可能となる。また１度書き込みがなさ
れたページはそれ以降のデータ書き込みにおいて、必ず
ファイルデータとこれに対応した誤り訂正用データが書
き込まれるので、上記所定のデータの設定は初期化時の
みでよい。これにより、ハードディスク装置との互換性
を有するようになる。

【００１１】

【実施例】以下、本発明の実施例を図面を参照して説明
する。

【００１２】図１は、不揮発性半導体記憶装置の全体構
成を示すブロック図である。同図において１１５はＮＡ
ＮＤ型ＥＥＰＲＯＭモジュールであり、後述するメモリ
セルアレイ１０等で構成されている。ＥＥＰＲＯＭモジ
ュール１１５はデータ線で結ばれたホストインターフェ
イス１０１を介して図示省略のホストシステムに接続さ
れている。データ線上には、マルチプレクサ１１３及び
データバッファ１０７が設けられている。また、ホスト
インターフェイス１０１内には、データレジスタ１０
２、アドレスレジスタ１０３、カウントレジスタ１０
４、コマンドレジスタ１０５、ステータレジスタ１０６
及びエラーレジスタ１１６が設けられている。１０８は
コントロールロジック、１０９はＥＣＣジェネレータ／
チェッカ、１１４はアドレスジェネレータ、１１０は制
御手段としての機能を有するＣＰＵ、１１１は作業用Ｒ
ＡＭ、１１２は制御プログラムＲＯＭである。制御プロ
グラムＲＯＭ１１２には、データ書き込み等のための一
連の制御プログラムが格納されている。

【００１３】図２は、上記ＥＥＰＲＯＭモジュール１１
５を構成しているＮＡＮＤ型ＥＥＰＲＯＭのブロック図
である。メモリ手段としてのメモリセルアレイ１０に対
し、データ書き込み、読み出し、書き込み及び消去ベリ
ファイを行うためのセンスアンプ兼ラッチ回路２０が設
けられている。メモリセルアレイ１０は、それぞれファ
イルデータ及びＥＣＣデータを記憶する領域を備えた複
数のページからなるブロックに分割され、このブロック
を最小消去単位として構成されている。センスアンプ兼
ラッチ回路２０はデータ入出力バッファ６０につなが
り、アドレスバッファ４０からのアドレス信号をうける
カラムデコーダ３０の出力を入力として受けるようにな
っている。またメモリセルアレイ１０に対して、制御ゲ
ート及び選択ゲートを制御するためにロウデコーダ５０
が設けられ、メモリセルアレイ１０が形成されるｐ型基
板（又はｐ型ウェル）の電位を制御するための基板電位
制御回路７０が設けられている。ベリファイ終了検知回
路８０は、センスアンプ兼ラッチ回路２０にラッチされ
ているデータを検知しベリファイ終了信号を出力する。
ベリファイ終了信号はデータ入出力バッファ６０を通じ
て外部に出力される。

【００１４】図３にセンスアンプ兼ラッチ回路２０とメ
モリセルアレイ１０との接続関係を示す。Ｃ²ＭＯＳフ
リップフロップからなるセンスアンプ兼データラッチ回
路ＦＦがあり、その第１の出力がΦＦにより制御される
ＥタイプｎチャネルＭＯＳトランジスタＱｎ７を介し
て、ビット線ＢＬｉに接続されている。またビット線を
プリチャージするＥタイプｐチャネルＭＯＳトランジス
タＱｐ５とビット線を放電するＥタイプｎチャネルＭＯ
ＳトランジスタＱｎ１０が接続されている。ＦＦの２個
の出力ノードはカラム選択信号ＣＳＬｉにより制御され
るＥタイプｎチャネルＭＯＳトランジスタＱｎ１，Ｑｎ
２を介して、Ｉ／Ｏ’，Ｉ／Ｏに接続されている。Ｉ／
Ｏ’，Ｉ／Ｏは各センスアンプ兼ラッチ回路に共通に接
続され、ＩＯセンスアンプに入力されている。

【００１５】次に、上述のように構成された不揮発性半
導体記憶装置の動作を説明する。まず読み出し動作は以
下のように行われる。ΦＦを”Ｈ”とし、ΦＳＰを”
Ｈ”、ΦＳＮを”Ｌ”、ΦＲＰを”Ｈ”、ΦＲＮを”
Ｌ”としてＣ²ＭＯＳフリップフロップＦＦを非活性と
したのち、ΦＰ’を”Ｌ”としてビット線をＶＣＣにプ
リチャージする。次に選択された制御ゲートをＶＳＳに
非選択の制御ゲートをＶＣＣに、選択された選択ゲート
をＶＣＣにする。ここで、選択されたメモリセルが消去
されており、負のしきい値を持っていれば、セル電流が
流れビット線はＶＳＳに放電される。またメモリセルが
正のしきい値を持っていればセル電流は流れずビット線
は高いレベルを維持する。

【００１６】次にΦＳＰを”Ｌ”、ΦＳＮを”Ｈ”とし
ビット線電位を検知し、ΦＲＰを”Ｌ”、ΦＲＮを”
Ｈ”とすることによってデータをラッチする。その後カ
ラムアドレスに従って、カラムゲートＣＳＬｉをＯＮ状
態にしてデータをデータ線Ｉ／Ｏ，Ｉ／Ｏ’に読み出
す。

【００１７】次いで書き込みについて説明する。ΦＳＰ
を”Ｌ”、ΦＳＮを”Ｈ”、ΦＲＰを”Ｌ”、ΦＲＮ
を”Ｈ”、ΦＦを”Ｌ”の状態で選択されたカラムゲー
トＣＳＬｉをＯＮ状態にし、データ線Ｉ／Ｏ及びＩ／
Ｏ’からデータを入力しラッチさせる。”０”書き込み
の場合はＩ／Ｏ線に”Ｌ”、Ｉ／Ｏ’線に”Ｈ”を転送
して、ＦＦのビット線側ノードを”Ｌ”にラッチする。
逆に”１”書き込みの場合はＩ／Ｏ線に”Ｈ”、Ｉ／
Ｏ’線に”Ｌ”を転送して、ＦＦのビット線側ノード
を”Ｈ”にラッチする。その後ΦＦを”Ｈ”とした後、
ＶＭＢ及びΦＦをＶＣＣから中間電位（１０Ｖ程度）に
引き上げる。この状態で、ビット線側ノードに”Ｈ”が
ラッチされていたセンスアンプ兼ラッチ回路に接続され
ているビット線は中間電位に充電される。その後選択さ
れた制御ゲートがＶＰＰ（２０Ｖ程度）に昇圧される。
もしビット線が中間電位であれば、書き込みは行われ
ず、”１”データを保持する。またビット線がＶＳＳレ
ベルであれば、書き込みが行われ、”０”データとな
る。

【００１８】次に、メモリセルアレイ１０の初期化動作
について説明する。図１において、ホストシステムは、
ホストインターフェイス１０１のコマンドレジスタ１０
５に初期化命令をセットする。ホストインターフェイス
１０１のコマンドレジスタ１０５に初期化命令が書き込
まれると、コントローラ内のＣＰＵ１１０はコマンドレ
ジスタ１０５内の命令を読み込み、制御プログラムＲＯ
Ｍ１１２に納められたコマンド実行のための一連の制御
プログラムを実行する。コントロールロジック１０８は
ＥＥＰＲＯＭモジュール１１５内のメモリセルアレイ
（ＥＥＰＲＯＭ）１０の消去をおこない、ＣＰＵ１１０
はデータバッファ１０７にメモリセルアレイ１０への書
き込みデータを設定する。ここでは各ページに、所定の
データとして全て”１”のデータを設定する。”１”デ
ータは消去状態を保持するので、ベリファイ動作が迅速
に行われ初期化の高速化が図れる。

【００１９】続いてデータバッファ１０７からメモリセ
ルアレイ１０にデータが書き込まれる。ＣＰＵ１１０
は、書き込みを行うページのアドレスをアドレスジェネ
レータ１１４に設定し、コントロールロジック１０８に
対してデータ書き込みのための定められたシーケンスを
実行するように指令を送る。コントロールロジック１０
８は、マルチプレクサ１１３をデータバッファ１０７か
らの書き込みデータがＥＥＰＲＯＭモジュール１１５に
流れるように設定し、アドレスジェネレータ１１４の内
容をインクリメントしながらデータを書き込む。また、
ＥＣＣジェネレータ／チェッカ１０９をこれらのデータ
からＥＣＣコードを生成するように制御し、データとと
もにこのコードも記録する。これをＥＥＰＲＯＭモジュ
ール１１５内の全ページに対して繰り返す。これによっ
て、ＥＥＰＲＯＭモジュール１１５内の全ページのデー
タ領域にはすべて”１”が書かれ、ＥＣＣデータ領域に
はそれに対応するＥＣＣデータが書き込まれた状態にな
る。その後ディレクトリやＦＡＴ（file alocation tab
le）等の管理情報をホストシステムから受け取り書き加
える。以上で初期化が完了する。

【００２０】次いで、ホストシステムからメモリセルア
レイ１０へのデータ書き込み動作について説明する。ホ
ストシステムは、ホストインターフェイス１０１内のア
ドレスレジスタ１０３にアクセス開始アドレスを、カウ
ントレジスタ１０４にアクセスしたいデータのセクタ長
をセットし、最後にコマンドレジスタ１０５に書き込み
命令をセットする。コマンドレジスタ１０５に書き込み
命令が書き込まれると、コントローラ内のＣＰＵ１１０
は、コマンドレジスタ１０５内の命令を読み込み、制御
プログラムＲＯＭ１１２に納められたコマンド実行のた
めの一連の制御プログラムを実行する。ここでは簡略化
のため１セクタ（１セクタと１ページは等価）の書き込
みについて説明する。

【００２１】ＣＰＵ１１０は、データバッファ１０７を
書き込みモードに設定し、ホストシステムから転送され
てくるデータが蓄えられるデータバッファ１０７上のア
ドレスを同バッファへの書き込みアドレスとして設定す
る。その後、コントロールロジック１０８に対して、ホ
ストシステムから１セクタ分のデータの転送を行うよう
に指令する。コントロールロジック１０８は、データバ
ッファ１０７とホストインターフェイス１０１を制御し
てホストシステムから１セクタ分のデータを受け取り、
これが終了するとＣＰＵ１０８に転送が終了したことを
通知する。次にＣＰＵ１１０は、ホストインターフェイ
ス１０１にセットされた開始アドレスから、メモリセル
アレイ１０の物理的なブロックアドレスを決定する。そ
して、メモリセルアレイ１０からデータバッファ１０７
に非選択ページのデータを読み出す。ＣＰＵ１１０は、
ＥＥＰＲＯＭモジュール１１５をマルチプレクサ１１３
を通してアクセスし読み出しモードに設定し、データバ
ッファ１０７を読み出しモードに設定する。アドレスジ
ェネレータ１１４には、読み出しを行うべきメモリセル
アレイ１０の物理的なアドレスを設定する。そして、デ
ータバッファ１０７に、読み出したデータを蓄えるべき
領域を決定してその先頭番地をバッファへの書き込みア
ドレスとして設定する。その後、コントロールロジック
１０８に対してデータ読み出しのための定められたシー
ケンスを実行するように指令を送る。

【００２２】コントロールロジック１０８は、マルチプ
レクサ１１３をＥＥＰＲＯＭモジュール１１５からの読
み出しデータがデータバッファ１０７に流れるように設
定し、アドレスジェネレータ１１４の内容をインクリメ
ントしながら、１セクタ分のデータを読み出す。また、
ＥＣＣジェネレータ／チェッカ１０９をこれらのデータ
及びこれに付随して読み出されるＥＣＣコードを使って
誤りを検出するように制御する。１セクタ分のデータが
読み出されると、ＣＰＵ１１０は、ＥＣＣジェネレータ
／チェッカ１０９をチェックしデータの誤りを検査し、
訂正可能であれば訂正を行う。もし、訂正不可能な誤り
が検出された場合にはＣＰＵ１１０は、ホストインター
フェイス１０１内のステータスレジスタ１０６にエラー
が起きたことを示すコードを、エラーレジスタ１１６に
エラーの内容を示すコードを設定し、ホストに命令の実
行が異常終了したことを通知して処理を終了する。これ
を非選択ページの個数分繰り返す。従来の半導体記憶装
置ではＥＥＰＲＯＭが消去されたままで、データはＥＣ
Ｃデータを含めてすべて”１”であったために、読みだ
しエラーとなったが、本実施例では予め正しいＥＣＣデ
ータを含むデータが書き込まれているので、エラーとな
らずに書き込み動作の続行が可能になる。

【００２３】次にＣＰＵ１１０はコントロールロジック
１０８に対して、ブロック消去を行なうための定められ
たシーケンスを実行するように指令を送り、コントロー
ルロジック１０８はブロックの消去を行い、正常に終了
すれば、終了した旨をＣＰＵ１１０に通知する。

【００２４】続いてデータバッファからメモリセルアレ
イ１０にデータが書き込まれる。ＣＰＵ１１０は、書き
込みを行うページの先頭アドレスをアドレスジェネレー
タ１１４に設定し、データバッファ１０７には、書き込
まれるデータの先頭アドレスを同バッファの読み出しア
ドレスとして設定する。そして、コントロールロジック
１０８に対してデータ書き込みのための定められたシー
ケンスを実行するように指令を送る。コントロールロジ
ック１０８は、マルチプレクサ１１３をデータバッファ
１０７からの書き込みデータをＥＥＰＲＯＭモジュール
１１５に流れるように設定し、アドレスジェネレータ１
１４の内容をインクリメントしながらデータを書き込
む。また、ＥＣＣジェネレータ／チェッカ１０９をこれ
らのデータからＥＣＣデータを生成するように制御し、
データとともにこのＥＣＣデータも記録する。この処理
は書き込みエラーが発生するか、１ブロック分のデータ
を書き終えるまで繰り返される。書き込みが終了した
ら、ＣＰＵ１１０はホストインターフェイス１０１内の
ステータスレジスタ１０６に所定のコードを設定し、ホ
ストシステムに命令の実行が終了したことを通知する。
このように従来のハードディスク装置と互換性を有する
書き込み動作が達成できる。

【００２５】本発明は上記実施例に限られない。１ペー
ジは必ずしもファイルデータ領域と、ＥＣＣデータ領域
のみから形成されている必要はない。また初期化時に書
き込むデータは必ずしもＡＬＬ”１”である必要はな
い。正しくＥＣＣデータが設定されれば任意のデータで
よい。またＥＥＰＲＯＭ全ページ又は所定の範囲のみに
所定のデータと誤り訂正用データを書き込むことを初期
化と定義してもよいし、ＦＡＴやディレクトリ情報等を
書き込むまでを初期化動作と定義してもよい。また誤り
訂正用ではなく誤り検出用のみのデータを書き込んでも
よい。また初期化は製品出荷時に行っておいてもよい。
このように本発明はその主旨を逸脱しない範囲で種々変
形して使用することが可能である。

【００２６】これまでファイルデータと記述してきた
が、ＦＡＴ（ファイル管理領域）等のデータも同様の考
えで扱える。

【００２７】一般にハードディスク互換の場合、ホスト
側からくるデータをディスク側でファイルデータかＦＡ
Ｔデータであるか区別することはできないので、上述の
実施例がファイルデータに限られた話ではないことが容
易にわかるであろう。

【００２８】

【発明の効果】以上説明したように、本発明によれば、
メモリ手段の初期化時において各ページに所定のデータ
とこれに対応した誤り訂正用データとを書き込むように
したため、未使用のページであっても、正しく読み出す
ことが可能となってハードディスク装置と互換性を有す
る不揮発性半導体記憶装置を提供することができる。

【図面の簡単な説明】

【図１】本発明に係る不揮発性半導体記憶装置の実施例
を示すブロック図である。

【図２】本実施例におけるＥＥＰＲＯＭモジュールの構
成を示すブロック図である。

【図３】本実施例におけるセンスアンプ兼ラッチ回路の
構成を示す回路図である。

【符号の説明】

１０メモリセルアレイ（メモリ手段）１１０制御手段としての機能を有するＣＰＵ

Claims

【特許請求の範囲】

【請求項１】それぞれファイルデータ及び誤り訂正用
データを記憶する領域を備えた複数のページから構成さ
れるメモリ手段と、該メモリ手段の初期化時に前記各ペ
ージに所定のデータと該所定のデータに対応した誤り訂
正用データとを書き込む制御手段とを有することを特徴
とする不揮発性半導体記憶装置。