JP2005302230A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】ＮＯＲ型フラッシュメモリにおいて、シリアルに並んだ複数のメモリブロック領域のデータ消去を、対象アドレスの全てを指定することなく簡単なアドレス指定によって自動的に一括消去する。
【解決手段】最小消去単位のメモリ領域であるブロックＢＬＫ０〜ＢＬＫ２５５を一括消去可能であり、複数のブロックを単位とする集合体であるバンク毎に同時にアクセスして別々の動作を実行可能なＮＯＲ型フラッシュメモリにおいて、バンク消去モードを指定するコマンドが入力した時にはバンク内の複数のブロックのデータ消去を自動的に行わせるように制御する信号を生成し、エリア消去モードを指定するコマンドが入力した時には消去対象内のエリアバンクを越えて連続する複数のブロックのデータ消去を自動的に行わせるように制御する信号を生成するコマンドデコーダ１１を具備する。
【選択図】 図１

Description

本発明は、不揮発性半導体記憶装置に係り、特に電気的再書込み・一括消去可能な半導体メモリのエリア消去制御回路に関するもので、例えばＮＯＲ（ノア）型フラッシュメモリに使用されるものである。

例えばＮＯＲ型フラッシュメモリにおいては、データ消去は最小消去単位のメモリ領域（ブロックあるいはセクター）毎に行っており、シリアルに並んだ連続する複数のブロックに及ぶデータ消去を行わせる際、従来は、各ブロックのアドレスを個別に指定している。また、フラッシュメモリの使用上の利便性を考慮し、消去動作前に消去対象ブロックのアドレスの全てを指定（入力）している。このような指定を受けたフラッシュメモリは、自動的に、消去対象ブロック内のメモリセルに対して消去動作（マルチブロック消去）を行ったり、全てのブロック内のメモリセルに対して消去動作（チップ消去）を行う。

ところで、近年、半導体メモリは、大容量化とともに格納するデータも大容量化し続けている。それに伴い、消去対象ブロックも、数ブロックから現在では数百ブロックにまでなり、消去を行う際に各ブロックのアドレスをそれぞれ入力する現在のシーケンスでは、アドレス指定に要する時間だけ消去時間が長くなり、不便を感じるようになってきている。

即ち、従来のＮＯＲ型フラッシュメモリは、シリアルに並んだ複数のブロックのデータ消去を行わせる際、対象アドレスの全てを指定する必要があり、アドレス指定に要する時間だけ消去時間が長くなるという問題があった。

なお、特許文献１には、ＤＲＡＭのデータ消去（リセット）領域を特定するためにスタートアドレス、ストップアドレスの２点を指定することにより、設定区間のアドレスを全て選択可能とする領域一括消去用デコーダを設けておくことにより、特定領域を一括消去する技術が開示されている。
特開平３−２８８３９７号公報

本発明は上記の問題点を解決すべくなされたもので、シリアルに並んだ複数のメモリブロック領域のデータ消去を、対象アドレスの全てを指定することなく簡単なアドレス指定によって自動的に一括消去し得る不揮発性半導体記憶装置を提供することを目的とする。

本発明は、電気的消去・再書込み可能な複数のメモリセルが配列されたメモリセルアレイを有し、最小消去単位のメモリ領域であるブロックを一括消去可能であり、複数のブロックを単位とする集合体であるバンク毎に同時にアクセスして別々の動作を実行可能な構成を有する不揮発性半導体記憶装置において、バンク消去モードを指定するコマンドが入力した時にはバンク内の複数のブロックのデータ消去を自動的に行わせるように制御する信号を生成し、エリア消去モードを指定するコマンドが入力した時には消去対象エリア内のバンクを越えて連続する複数のブロックのデータ消去を自動的に行わせるように制御する信号を生成するコマンドデコーダとを具備することを特徴とする。

本発明の不揮発性半導体記憶装置によれば、シリアルに並んだ複数のメモリブロック領域のデータ消去を、対象アドレスの全てを指定することなく簡単なアドレス指定によって自動的に一括消去することができる。

図１は、本発明の一実施形態に係るＮＯＲ型フラッシュメモリのメモリセルアレイとデータ消去系回路を取り出して概略的に示すブロック図である。本例のＮＯＲ型フラッシュメモリは、数ブロックの集合体（バンク）毎に同時に別々の動作を実行できる機能、例えばあるバンクでデータの読み出し動作を行っている間に他のバンクでデータの消去／書込み動作を行うことができる同時実行機能を有しており、このようなＮＯＲ型フラッシュメモリの実際の使用上では、バンク毎に格納するデータを分ける場合が多い。

図１のＮＯＲ型フラッシュメモリにおいて、メモリセルアレイ１０は、電気的消去・再書込み可能な複数のメモリセルが配列されており、２５６個のブロックＢＬＫ０〜ＢＬＫ２５５に区分されており、連続する３２ブロックで１単位（バンク）を構成する８個のバンクＢＡＮＫ０〜ＢＡＮＫ７を有する。この場合、メモリセルアレイ１０は、複数のメモリセルが共通のビット線に接続されたＮＯＲ型構成を有する。

コマンドデコーダ１１は、複数種類の外部端子、例えばアドレス（Address ）端子１２、データ(Data)端子１３、チップイネーブル(/CE) 端子１４、ライトイネーブル(/WE) 端子１５を経てそれぞれ入力する複数の信号の組み合わせからなるコマンドを受け、それをデコードして各種の制御信号を生成する。

次に、図１のＮＯＲ型フラッシュメモリにおけるデータ消去系回路の構成について説明する。データ消去系回路は、バンク消去機能とエリア消去機能とが実行可能なように構成されており、コマンドデコーダ１１に入力するデータ消去コマンドとしては、バンク消去モードあるいはエリア消去モードを指定するコマンドが入力する。

バンク消去選択レジスタ１６は、バンク消去モードにおいて、コマンドデコーダ１１から供給される消去対象バンクを指定するための消去対象バンクアドレス信号を受け、消去対象指定バンク内の３２個のブロックを指定するための消去対象ブロックアドレス信号を生成する。

アドレス制御回路１７は、エリア消去モードにおいて、コマンドデコーダ１１から供給される消去対象エリア（連続する複数のブロック）を指定するための先頭ブロックアドレス信号および最終ブロックアドレス信号を受け、消去対象エリア内の連続する複数のブロックを指定するための消去対象ブロックアドレス信号を生成する。

ブロック消去選択レジスタ１８は、アドレスデコーダの一部をなし、バンク消去モードにおいてバンク消去選択レジスタ１６から供給される消去対象ブロックアドレス信号あるいはエリア消去モードにおいてアドレス制御回路１７から供給される消去対象ブロックアドレス信号を受け、対応する消去対象ブロックを活性化制御するための消去対象ブロック選択信号および消去イネーブル信号を生成する。

さらに、図示しないが、メモリセルアレイの各ブロックＢＬＫ０〜ＢＬＫ２５５におけるＮＯＲ型メモリセルのトランジスタのソースを選択するソースデコーダ、ソース電位を供給するソース電位供給回路、セルトランジスタのドレインを選択するカラムスイッチ、カラムデコーダ、カラムデコーダにより選択制御されるカラムスイッチ、書込み／消去電圧を生成する昇圧回路などが設けられている。

書込み／消去（Ｗ／Ｅ）制御回路１９は、コマンドデコーダ１１から供給される書込み／消去制御信号およびブロック消去選択レジスタ１８から供給される消去イネーブル信号に基づいて、前記ブロック消去選択レジスタ１８により選択されて活性化制御された消去対象ブロックに対して消去制御動作を行う。

図２は、図１のＮＯＲ型フラッシュメモリのバンク消去動作時のコマンド入力のタイミングの一例を示すタイミングチャートであり、図３は、図１のＮＯＲ型フラッシュメモリのバンク消去動作のシーケンスの一例を示すフローチャートである。

バンク消去モードは、消去対象バンクのアドレスを外部から指定（入力）するのみで、指定バンク内のブロックの全てに対して自動的にデータ消去動作を行うモードである。このバンク消去モードにおいて、消去コマンドに引き続いてバンク消去コマンドおよびバンク指定アドレスを含む消去バンク指定コマンドが入力し、これをコマンドデコーダ１１でデコードすると、ＮＯＲ型フラッシュメモリの内部動作は、指定されたバンクから消去対象の複数ブロックを算出し、その複数ブロックに対して自動的に順次にデータ消去動作（マルチブロック消去動作）を行う。

図４は、図１のＮＯＲ型フラッシュメモリのエリア消去動作時のコマンド入力のタイミングの一例を示すタイミングチャートであり、図５は、図１のＮＯＲ型フラッシュメモリのエリア消去動作のシーケンスの一例を示すフローチャートである。

エリア消去モードは、消去対象エリアが連続したブロックである場合、消去対象ブロックの先頭のブロックのアドレスと最終のブロックのアドレスを外部から指定（入力）するのみで、指定範囲内のブロックの全てに対して自動的にデータ消去動作を行うモードである。このエリア消去モードにおいて、消去コマンドに引き続いて消去先頭ブロックコマンド、先頭ブロックアドレスおよび消去最終ブロックコマンド、最終ブロックアドレスを含む消去エリア指定コマンドが入力し、これをコマンドデコーダ１１でデコードすると、ＮＯＲ型フラッシュメモリの内部動作は、消去対象の複数ブロックを算出し、その複数ブロックに対して自動的に順次にデータ消去動作（マルチブロック消去動作）を行う。

例えば先頭ブロック番号として１０、最終ブロック番号として１６を入力するだけで、ＮＯＲ型フラッシュメモリの内部で、ブロック番号１０〜１６に対して順次にデータ消去動作（マルチブロック消去動作）を行う。

上記した実施形態のＮＯＲ型フラッシュメモリによれば、シリアルに並んだ複数のメモリブロック領域のデータ消去を、対象アドレスの全てを指定することなく簡単なアドレス指定によって自動的に一括消去することができる。

本発明の一実施形態に係るＮＯＲ型フラッシュメモリのメモリセルアレイとデータ消去系回路を取り出して概略的に示すブロック図。 図１のＮＯＲ型フラッシュメモリのバンク消去動作時のコマンド入力のタイミングの一例を示すタイミングチャート。 図１のＮＯＲ型フラッシュメモリのバンク消去動作のシーケンスの一例を示すフローチャート。 図１のＮＯＲ型フラッシュメモリのエリア消去動作時のコマンド入力のタイミングの一例を示すタイミングチャート。 図１のＮＯＲ型フラッシュメモリのエリア消去動作のシーケンスの一例を示すフローチャート。

符号の説明

１０…メモリセルアレイ、１１…コマンドデコーダ、１２…アドレス端子、１３…データ端子、１４…チップイネーブル端子、１５…ライトイネーブル端子、１６…バンク消去選択レジスタ、１７…アドレス制御回路、１８…ブロック消去選択レジスタ、１９…書込み／消去制御回路、ＢＬＫ０〜ＢＬＫ２５５…ブロック、ＢＡＮＫ０〜ＢＡＮＫ７…バンク。

Claims (3)

1. 電気的消去・再書込み可能な複数のメモリセルが配列されたメモリセルアレイを有し、最小消去単位のメモリ領域であるブロックを一括消去可能であり、複数のブロックを単位とする集合体であるバンク毎に同時にアクセスして別々の動作を実行可能な構成を有する不揮発性半導体記憶装置において、
   バンク消去モードを指定するコマンドが入力した時にはバンク内の複数のブロックのデータ消去を自動的に行わせるように制御する信号を生成し、エリア消去モードを指定するコマンドが入力した時には消去対象エリア内のバンクを越えて連続する複数のブロックのデータ消去を自動的に行わせるように制御する信号を生成するコマンドデコーダ
   を具備することを特徴とする不揮発性半導体記憶装置。
2. 前記コマンドデコーダは、アドレス端子、データ端子、チップイネーブル端子、ライトイネーブル端子を経てそれぞれ入力する複数の信号の組み合わせからなるコマンドを受け、それをデコードして各種の制御信号を生成するものであり、
   前記コマンドデコーダにバンク消去モード指定コマンドが入力するバンク消去モードにおいて、前記コマンドデコーダから供給される消去対象バンクを指定するための消去対象バンクアドレス信号を受け、消去対象指定バンク内の全てのブロックを指定するための消去対象ブロックアドレス信号を生成するバンク消去選択レジスタと、
   前記コマンドデコーダにエリア消去モード指定コマンドが入力するエリア消去モードにおいて、前記コマンドデコーダから供給される消去対象エリアを指定するための先頭ブロックアドレス信号および最終ブロックアドレス信号を受け、前記消去対象エリア内の連続する複数のブロックを指定するための消去対象ブロックアドレス信号を生成するアドレス制御回路と、
   アドレスデコーダの一部をなし、前記バンク消去モードにおいて前記バンク消去選択レジスタから供給される消去対象ブロックアドレス信号あるいは前記エリア消去モードにおいて前記アドレス制御回路から供給される消去対象ブロックアドレス信号を受け、対応する消去対象ブロックを活性化制御するための消去対象ブロック選択信号および消去イネーブル信号を生成するブロック消去選択レジスタ
   とをさらに具備することを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記不揮発性半導体記憶装置はＮＯＲ型フラッシュメモリであることを特徴とする請求項１または２記載の不揮発性半導体記憶装置。

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