JPWO2005109441A1 - 半導体装置および書き込み方法 - Google Patents

Abstract

本発明の半導体装置は、同一ワード線ＷＬ上に配置された所定個ずつのメモリセルからなるページを選択単位として、複数のページに多ビットのデータを書き込む時に、互いに隣り合わないページを選択し、選択したページのメモリセルに同時にビットの書き込みを行うカラムデコーダ（選択書き込み回路）７を備えている。同時に書き込みを行うメモリセルの間隔を広げることで、書き込みを行わないメモリセルに、書き込みによる不要なストレスを与えることがない。

Description

本発明は、同時に多ビットのデータを書き込み可能な半導体装置およびその書き込み方法に関する。

不揮発性半導体記憶装置等の半導体装置は、プロセス技術の進歩によって大容量化が図られている。大容量化に伴い書き込み、消去の高速化の要求が大きくなってきている。

フラッシュメモリにおいては、消去の前にすべてのビットを書き込む必要があるため、書き込み速度を上げることが消去スピードを上げることにもつながる。そのため１バイト（８ビット）、１ワード（１６ビット）などの書き込み単位で同時に複数のデータの書き込みが行われていた。

しかしながら、同一ワード線上に隣接するメモリセルのビット線を互いに共有する仮想接地型の不揮発性半導体記憶装置においては、多ビットを同時に書き込むメモリセルの間隔が近すぎると、書き込みを行わないメモリセルにまで書き込みのストレスが印加されるという問題を生じる。

図１には、同一ワード線ＷＬ上に接続され、ビット線を互いに共有する仮想接地型のメモリセル０〜４と、メモリセル０〜４のドレイン領域又はソース領域に接続するメタルビット線ＭＢＬ０〜ＭＢＬ５と、メタルビット線ＭＢＬ０〜ＭＢＬ５のそれぞれをグランド線に接続する選択スイッチＳｓｅｌ０〜Ｓｓｅｌ５と、メタルビット線ＭＢＬ０〜ＭＢＬ５のそれぞれをデータ線に接続する選択スイッチＤｓｅｌ０〜Ｄｓｅｌ５とが図示されている。なお、この図１に示すものは不揮発性半導体記憶装置の一部分であって、説明のために必要な要部だけを示している。

例えば、図１に示すメモリセル０にデータを書き込むためにメタルビット線ＭＢＬ０をローレベルに、メタルビット線ＭＢＬ１をハイレベルに設定したとする。この書き込みと同時にメモリセル２にもデータを書き込むためにメタルビット線ＭＢＬ２をローレベルに、メタルビット線ＭＢＬ３をハイレベルに設定したとする。このとき、メモリセル０とメモリセル２との間に挟まれたメモリセル１は、メモリセル０、メモリセル２と共通のワード線ＷＬにゲートを接続し、メタルビット線ＭＢＬ１がハイレベルに、メタルビット線ＭＢＬ２がローレベルに設定されているため、メモリセル１にもデータが書き込まれてしまう。すなわち、データを書き込む必要のないメモリセルにまで書き込みのストレスを与えてしまう。

本発明は上記事情に鑑みてなされたものであり、多ビットの同時書き込みを安定して行うことができる半導体装置および書き込み方法を提供することを目的とする。

かかる目的を達成するために本発明は、複数のワード線と、複数のビット線と、各ワード線に対し複数のページが定義され、各ページは所定数の不揮発性メモリを有し、前記ワード線と前記ビット線に接続された複数の不揮発性メモリセルと、隣り合わないページを選択し、当該選択されたページの不揮発性メモリセルを同時にプログラムする選択書き込み回路とを有する半導体装置である。同時に書き込みを行うメモリセルの間隔を広げることで、書き込みを行わないメモリセルに、書き込みによる不要なストレスを与えることがない。

上記半導体装置において、一のワード線に関する前記複数のページは偶数ページと奇数ページとを含み、前記選択書き込み回路は偶数ページと奇数ページのいずれか一方のページの不揮発性メモリセルをプログラムし、その後他方のページの不揮発性メモリセルをプログラムする構成とすることができる。偶数ページへのデータ書き込みと奇数ページへのデータ書き込みとを順番に行うことで、メモリセルアレイの構成やビット線選択のデコーディングを変更することなく多ビットの同時書き込みを実現することができる。

上記前記選択書き込み回路は、データの書き込みを行わないページの前記不揮発性メモリセルに接続されたビット線をフローティング状態にするとよい。データの書き込みを行わないページのメモリセルのビット線をフローティング状態とすることで、データの書き込みを行わないメモリセルにビット線を通じてセル電流が流れてしまうことがない。従って、メモリセルに不要なデータが書き込まれたり、メモリセルにストレスを与えるような問題が生じない。

前記半導体装置は一のワード線に関して複数のブロックを有し、各ブロックは所定数のページを有し、
前記半導体装置は各ブロックにおいて１つのページが同時にプログラムされる第１のモードと、各ブロックにおいて奇数又は偶数ページが同時にプログラムされる第２のモードとを有し、
前記半導体装置は外部からのコマンドに従って、前記選択書き込み回路を前記第1のモード又は第２のモードのいずれかで動作させる制御回路を有する構成とすることができる。複数の書き込みモードでデータを書き込むことができるので、書き込みの速度を調整することが可能となり、操作者の希望に合わせたデータ書き込みを行うことができる。

前記半導体装置の内部で、前記不揮発性メモリセルをプログラムするための高電圧を発生する高圧発生回路を有し、前記選択書き込み回路は、前記高圧発生回路が生成した前記高電圧を用いて選択されたビット線を活性化させる構成とすることができる。外部装置から電源の供給を受ける必要がなくなり、半導体装置だけでデータをメモリセルに書き込むことができる。

また、前記半導体装置の内部で、前記不揮発性メモリセルをプログラムするための高電圧を発生する高電圧発生回路と、前記第1のモードで前記高電圧発生回路が発生した前記高電圧を選択し、前記第２のモードで外部からの別の高電圧を選択する選択回路とを有し、選択された高電圧は前記選択書き込み回路に与えられるデータの書き込みモードに応じて高電圧の供給元を変更することで、内部の高圧発生回路の供給電圧からは実現できない書き込みモードが実現可能となり、同時に書き込むことができるビット数を増やすことができる。

上記構成において、同時にデータの書き込みが可能な前記不揮発性メモリセルのうち、書き込みを行わない前記不揮発性メモリセルの数に相当するダミーのプログラミング電流を生成する書き込みレベル一定化回路を有する構成とすることができる。データ書き込み時の電源の電圧降下を一定に保つことができるので、メモリセルに書き込まれるデータの書き込みレベルを一定にすることができる。

前記レベル一定化回路は複数の書き込みレベル一定化サブ回路を有し、各レベル一定化サブ回路は同時にプログラムされない隣接する２ページに１つずつ設けられている構成とすることができる。選択されたビット線からメモリセルに流れ込むセル電流と略等しい電流を書き込みレベル一定化回路で流すことでデータ書き込み時の電源の電圧降下を一定に保つことができる。従ってメモリセルに書き込まれるデータの書き込みレベルを一定にすることができる。また、同時にデータの書き込みを行わない隣接する２ページで書き込みレベル一定化回路を共用することができるので、回路数を低減させ、装置構成を縮小させることができる。

前記書き込みレベル一定化サブ回路の夫々は、プログラム時に１つの不揮発性メモリセルに流れるプログラム電流に略等しい電流を生成可能であるとよい。

また、前記不揮発性メモリセルは、隣接する不揮発性メモリセルがビット線を共有する仮想接地型の不揮発性メモリセルであるとよい。仮想接地型のメモリセルにおいて、多くのメモリセルに同時にデータを書き込む場合、書き込みを行うメモリセル同士の間隔が近すぎると、書き込みを行わないメモリセルにまで書き込みのストレスが印加されてしまうが、上記構成の半導体装置により多ビットの同時書き込みを安定して行うことができる。

本発明は、所定数の不揮発性メモリセルを含み、一のワード線に関して隣り合わないページを選択するステップと、当該選択されたページの不揮発性メモリセルを同時にプログラムするステップとを有する不揮発性メモリの書き込み方法を含む。同時に書き込みを行うメモリセルの間隔を広げることで、書き込みを行わないメモリセルに、書き込みによる不要なストレスを与えることがない。

この場合、一のワード線に関して前記複数のページは偶数ページと奇数ページとを含み、前記プログラムするステップは、前記選択書き込み回路は偶数ページと奇数ページのいずれか一方のページの不揮発性メモリセルをプログラムし、その後他方のページの不揮発性メモリセルをプログラムする構成とすることができる。偶数ページへのデータ書き込みと奇数ページへのデータ書き込みとを順番に行うことで、メモリセルアレイの構成やビット線選択のデコーディングを変更することなく多ビットの同時書き込みを実現することができる。

前記書き込みステップは、データの書き込みを行わないページの前記不揮発性メモリセルのビット線をフローティング状態にするステップを含んでいるとよい。データの書き込みを行わないページのメモリセルのビット線をフローティング状態とすることで、データの書き込みを行わないメモリセルにビット線を通じてセル電流が流れてしまうことがない。従って、メモリセルに不要なデータが書き込まれたり、メモリセルにストレスを与えるような問題が生じない。

前記選択するステップと前記プログラムするステップは第1のモードに関し、前記方法は、一のワード線に関する各ブロック内に含まれる所定数のページのうちの１つのページが同時にプログラムされる第２のモードで不揮発性メモリセルをプログラムするステップと、外部コマンドに従い、前記第１のモード又は前記第２のモードのいずれかを選択するステップとを有しているとよい。複数の書き込みモードでデータを書き込むことができるので、書き込みの速度を調整することが可能となる。

本発明は、多ビットの同時書き込みを安定して行うことができる。

従来の半導体装置への書き込み方法を説明するための図である。 本発明の半導体装置の構成を示すブロック図である。 データ入出力（Ｉ／Ｏ）回路の構成を示す図である。 セルアレイと、カラムゲート、データ入出力（Ｉ／Ｏ）装置の対応関係を示す図である。 ６４ビット同時書き込み時のタイミングチャートである。 １６ビット同時書き込み時のタイミングチャートである。 ＧＥＬ信号を生成する論理ゲートを示す図である。 セルアレイ５とカラムゲートとの構成を示す図である。 書き込みレベル一定化回路の構成を示す図である。 電流補償回路の構成を示す図である。

以下、添付図面を参照しながら本発明を実施するための最良の形態を説明する。

図２に本実施例の半導体装置の構成を示す。図２に示す半導体装置は、不揮発性半導体記憶装置１の実施例であって、制御回路２、チップイネーブル／出力イネーブル回路３、入出力バッファ４、セルアレイ５、ロウデコーダ６、カラムデコーダ（選択書き込み手段）７、アドレスラッチ８、カラムゲート９、データ入出力（Ｉ／Ｏ）回路１０、書き込み回路１１、読み出し回路１２、消去回路１３、電源供給部２０を備えている。また、電源供給部２０には、ドレイン用高電圧発生部２１、セレクタ２２、レギュレータ２３、ゲート用高電圧発生部２４などが備えられている。

制御回路２は、ライトイネーブル（／ＷＥ）やチップイネーブル（／ＣＥ）等の制御信号、アドレス信号、データ信号を外部から受け取り、これらの信号に基づいてステートマシンとして動作し、不揮発性半導体記憶装置１の各部を制御する。

入出力バッファ４は、外部からデータを受け取り、このデータを制御回路２およびデータ入出力（Ｉ／Ｏ）回路１０に供給する。

チップイネーブル／出力イネーブル回路３は、装置外部から制御信号としてチップイネーブル信号（／ＣＥ）及びアウトプットイネーブル信号（／ＯＥ）を受け取り、入出力バッファ４およびセルアレイ５の動作／非動作を制御する。

読み出し回路１２は、制御回路２の制御の下で動作し、セルアレイ５の読み出しアドレスからデータを読み出すために、セルアレイ５、ロウデコーダ６、カラムデコーダ（選択書き込み手段）７等を制御する。

書き込み回路１１は、制御回路２の制御の下で動作し、セルアレイ５の書き込みアドレスにデータを書き込むために、セルアレイ５、ロウデコーダ６、カラムデコーダ（選択書き込み手段）７等を制御する。また消去回路１３は、制御回路２の下で動作し、セルアレイ５の指定された領域を所定単位で一括消去するために、セルアレイ５、ロウデコーダ６、カラムデコーダ（選択書き込み手段）７等を制御する。

セルアレイ５は仮想接地型のメモリアレイであり、メモリセルの配列、ワード線、ビット線等を含み、各メモリセルに２ビットのデータを記憶する。コントロールゲートと基盤との間に、酸化膜、窒化膜、酸化膜の順に積層した膜を形成し、この窒化膜に電荷をトラップさせることでしきい値を変化させて、データ“０”と“１”とを区別する。窒化膜等のトラップ層は絶縁膜のため、電荷は移動しない。トラップ層の両端に電荷を蓄えることで１セルに２ビットを記録することができる。１セルに２ビットを記録する方式をミラービット方式と呼ぶこともある。また、セルアレイ５は、電荷を蓄える層として、多結晶シリコンからなるフローティングゲートを用いるメモリセルであっても良い。

データ読み出し時には、活性化したワード線で指定されるメモリセルからのデータがビット線に読み出される。書き込み（以下、プログラムと呼ぶ）或いはイレーズ時には、ワード線及びビット線をそれぞれの動作に応じた適当な電位に設定することで、メモリセルに対する電荷注入或いは電荷抜き取りの動作を実行する。

データ入出力（Ｉ／Ｏ）回路１０は、制御回路２の制御の下で動作し、セルアレイ５へのデータの書き込みと読み出しを行う。データ入出力（Ｉ／Ｏ）回路１０の詳細を図３を参照しながら説明する。図３に示すようにデータ入出力（Ｉ／Ｏ）回路１０は、グランド回路３１、書込ドライバ３２、データラッチ３３、センスアンプ（ベリファイ回路）３４を備えている。

グランド回路３１は、カラムデコーダ（選択書き込み手段）７によって選択されたビット線をカラムゲート９を介してグランドレベルに設定する回路である。データラッチ３３は、カラムデコーダ（選択書き込み手段）７の出力信号を受け、入出力バッファ４から入力されるデータをラッチする。書込ドライバ３２は、データラッチ３３に書き込まれたデータを、カラムゲート９を介してセルアレイ５内のビット線に伝達する。

センスアンプ（ベリファイ回路）３４は、ビット線に読み出されたデータを増幅し、デジタルレベルとして取り扱いが可能になるレベルにまで増幅する。データ書き込み時には、書込ドライバ３２が書き込み状態となってビット線に接続され、読み出し時には、センスアンプ（ベリファイ回路）３４がビット線に接続されてビット線上のデータが増幅される。なお、ページが選択されて書き込みが行われると、このページに隣接するページのビット線は、フローティング状態となる。

またセンスアンプ（ベリファイ回路）３４は、読み出したデータの判定を行う。ロウデコーダ６及びカラムデコーダ（選択書き込み手段）７による指定に応じてセルアレイ５から供給されるデータの電流を基準電流と比較することで、データが０であるのか１であるのかを判定する。基準電流は図示しないリファレンスセルから供給される電流である。判定結果は読み出しデータとして、入出力バッファ４に供給される。

またプログラム動作及びイレーズ動作に伴うベリファイ動作は、ロウデコーダ６及びカラムデコーダ（選択書き込み手段）７の指定に応じて、セルアレイ５から供給されるデータの電流を、プログラムベリファイ用及びイレーズベリファイ用の基準電流と比較することで行われる。この基準電流もプログラムベリファイ用及びイレーズベリファイ用リファレンスセルから供給される。

ロウデコーダ６は、データ書込み時、消去時および読出し時に、それぞれのアドレスに基づいて複数のワード線ＷＬを選択駆動するものであり、そのワード線ドライバ（図示していない）には、図２に示すゲート用高電圧発生部２４から所定の高電圧が供給される。

カラムデコーダ（選択書き込み手段）７は、アドレスラッチ８に保持されたアドレスをもとにカラムゲート９を制御する。カラムゲート９がガラムデコーダ７により選択されることで、データ入出力（Ｉ／Ｏ）回路１０内の対応するセンスアンプ（ベリファイ回路）３４が選択される。

例えば、セルアレイ５の所望のメモリセルからデータを読み出す場合は、カラムゲートによって、このメモリセルに接続されたビット線が、対応するセンスアンプ（ベリファイ回路）３４に接続される。

また、セルアレイ５の所望のメモリセルにデータを書き込む場合は、外部から入力されたアドレスデータによって所望のメモリセルが活性化され、入力された書き込みデータは対応するデータラッチ３３からカラムゲート９を介してビット線に出力され、セルアレイ５の所望のメモリセルに書き込まれる。

電源供給部２０は、不揮発性半導体記憶装置１内部に設けられたドレイン用高電圧発生部２１により発生する高電圧を、データ入出力（Ｉ／Ｏ）回路１０に供給し、ゲート用高電圧発生部２４により発生する高電圧を、ロウデコーダ６、カラムデコーダ（選択書き込み手段）７等に供給する。電源供給部２０により供給される電源は、書込み動作や消去動作に必要なデコード用電源として使用される。また、本実施例では、不揮発性半導体記憶装置１の内部の高電圧発生部２１で高電圧を生成してデータ入出力（Ｉ／Ｏ）回路１０に供給する以外に、外部から入力した高電圧をデコード用電源として使用することができる。より多くのデータを高速に書き込むためには、電流供給能力の高い電源が必要となる。近年では、電源電圧の低電圧化によって、不揮発性半導体記憶装置１内部の高圧発生回路２１の電流供給能力では同時に書き込こめるビット数に限界が生じている。このため同時に書き込むビット数が多い場合（後述する６４ビット同時書き込みモード）には、外部から高電圧の供給を受けて、この高電圧をデコード用電源とする。外部からの電圧は、図２に示すアクセラレーションピン（ＡＣＣピン）から入力する。セレクタ２２は、書き込みモードが６４ビット書き込みモードの時には、外部入力した電圧をレギュレータ２３に出力する。また、１６ビット書き込みモードの時には、内部のドレイン用高電圧発生部２１で生成した高電圧をレギュレータ２３に出力する。なお、書き込みモードの指示は、図２に示す書き込み回路１１からの書き込みモード指示信号で通知される。レギュレータ２３は、供給された高電圧を平滑、定電圧化して電源線（ＶＰＲＯＧ）に出力する。なお、電源供給部２０の電流供給能力が高い場合には、外部からの電源供給を受けずに、電源供給部２０から供給される高電圧だけで動作させてもよい。

ここで、図４を参照しながらセルアレイ５と、データ入出力（Ｉ／Ｏ）回路１０及びカラムゲート９との対応関係について説明する。１つのセルアレイ５はビット線に沿った複数のブロックに分割されている。本実施例では１６個のブロックに分割されている。各ブロックには、それぞれデータ入出力（Ｉ／Ｏ）回路１０と、カラムデコーダ（選択書き込み手段）７とがそれぞれ設けられており、ブロックの個数分のデータを並列に入出力できるようにしている。なお、図４では、データ入出力（Ｉ／Ｏ）回路１０をＩ／Ｏと表記している。また１ブロックは、８つのページに分割されている。データ入出力（Ｉ／Ｏ）回路１０は、このページ単位でメモリセルを選択してデータの書き込み及び読み出しを行う。

本実施例の不揮発性半導体記憶装置１は、６４ビットを同時に書き込む６４ビット同時書き込みモードと、１６ビットを同時に書き込む１６ビット書き込みモードとを備えている。

６４ビット同時書き込みモードでは、セルアレイ５を偶数ページと奇数ページとに分割して、偶数ページまたは奇数ページに同時に６４ビットずつのデータを書き込んでいく。図５に６４ビット同時書き込みモードの時にカラムデコーダ（選択書き込み手段）７より出力される信号を示す。カラムデコーダ（選択書き込み手段）７は、図５に示すように書き込み許可を示すプログラム信号（ＰＧＭ）がハイレベルの期間に、偶数ページを選択する偶数ページ選択信号（ＰＧＭ＿Ｅ）と、奇数ページを選択する奇数ページ選択信号（ＰＧＭ＿Ｏ）とを出力する。偶数ページ選択信号（ＰＧＭ＿Ｅ）がハイレベルとなることで、０、２、４、６の偶数ページがカラムゲート９により選択される。同様に奇数ページ選択信号（ＰＧＭ＿Ｏ）がハイレベルとなることで、１、３、５、７の奇数ページがカラムゲート９により選択される。
また図５に示すＧＳＥＬ信号（ＧＳＥＬ０〜ＧＳＥＬ７）は、選択されたビット線をグランド線に接続する信号である。ＧＳＥＬ０、２、４、６の信号がハイレベルの期間には、ＧＳＥＬ１、３、５、７の信号がローレベルとなる。逆に、ＧＳＥＬ１、３、５、７の信号がハイレベルの期間には、ＧＳＥＬ０、２、４、６の信号がローレベルとなる。例えば、データを書き込む偶数ページの選択ビット線をグランド線に接続することで、このビット線をローレベルに設定する。この時、奇数ページにはデータの書き込みが行われないため、ＧＳＥＬ信号がローレベルとなり、ビット線をフローティング状態にする。偶数ページにデータの書き込みを行う時に、奇数ページのビット線をフローティングに設定しておくことで、データの書き込みを行わないメモリセルにビット線を通じてセル電流が流れてしまうことがない。つまり、プログラムされるメモリセルの間には、プログラムされないメモリセルが介在している。このため、書き込みを行わないメモリセルに不要なデータを書き込み、ストレスを与えてしまうことがない。また、偶数ページと奇数ページとに同時に書き込まれることがないので、同時に書き込むメモリセルの間隔を広げ、書き込みを行わないメモリセルに不要なストレスを与えることがない。また、偶数ページへのデータ書き込みと奇数ページへのデータ書き込みとを順番に行うことで、メモリセルアレイの構成やビット線選択のデコーディングを変更することなく多ビットの同時書き込みを実現することができる。

１６ビット同時書き込みモードでは、図４に示す１６のブロックのそれぞれを選択し、選択したブロック内のいずれかのページにデータを書き込む。図６にタイミングチャートを示す。カラムデコーダ（選択書き込み手段）７は、図６に示すように書き込み許可を示すプログラム信号（ＰＧＭ）がハイレベルの期間に、メモリセルを選択するセル信号（ＷＳＥＬ０〜ＷＳＥＬ７）を生成して、カラムゲート９に出力する。ＷＳＥＬ０〜ＷＳＥＬ７のセル信号は、各ブロックのページに対応している。すなわち、ＷＳＥＬ０がハイレベルの時にはページ０が選択され、このページ０内のメモリセルにデータが書き込まれる。同様に、ＷＳＥＬ１がハイレベルの時にはページ１が選択され、このページ１内のメモリセルにデータが書き込まれる。

また６４ビット同時書き込みモードの時と同様に、ＧＳＥＬ信号（ＧＳＥＬ０〜ＧＳＥＬ７）が出力され、書き込んでいるページのソースとなるビット線をグランドに接続する。データを書き込んでいるページ以外のページのビット線をフローティング状態に設定する。

ＧＳＥＬ信号を生成する論理ゲートを図７に示す。これらの論理ゲートはカムデコーダ７に含まれる。偶数ページ用のＧＳＥＬ信号（ＧＳＥＬ０，２，４，６）は、偶数ページ選択信号（ＰＧＭ＿Ｅ）と、各セル信号ＷＳＥＬ（ＷＳＥＬ０，２，４，６）とをＮＯＲゲート４０に入力し、ＮＯＲゲート４０の出力をインバータ４１によって反転させることで生成される。同様に奇数ページ用のＧＳＥＬ信号（ＧＳＥＬ１，３，５，７）は、奇数ページ選択信号（ＰＧＭ＿Ｏ）と、各セル信号ＷＳＥＬ（ＷＳＥＬ１，３，５，７）とをＮＯＲゲート４０に入力し、ＮＯＲゲート４０の出力をインバータ４１によって反転させることで生成される。

図８にセルアレイ５およびカラムゲート９の詳細な構成を示す。複数のワード線ＷＬ（図８においては、簡略化のため１つのＷＬだけを代表的に示す）と、複数のメタルビット線ＭＢＬと、ワード線ＷＬとメタルビット線ＭＢＬとの交差点付近に設けられ、マトリクス状に配列されたメモリセルＭＣとを備えている。メモリセルＭＣは、２つのメタルビット線ＭＢＬの間に２つ形成される。書き込みや読み出しの単位となる１ページには、８個のメモリセルＭＣが設けられ（図８に示すＭＣ０〜ＭＣ７）、１つのメモリセルＭＣに２ビットを記録することができる。２つのメタルビット線の間に２つのメモリセルＭＳが設けられているため、メモリセルＭＣを２つのビット線に接続するためのサブビット線ＳＢＬが設けられている。サブビット線ＳＢＬは拡散層で形成され、メタルビット線ＭＢＬと平行に配設されて、カラムデコーダ７からのデコード信号をゲート入力とする選択トランジスタ（図８に示すＳＴｒ）を介してメタルビット線ＭＢＬに接続されている。

また各メタルビット線ＭＢＬには、メタルビット線ＭＢＬをグランド信号線（ＡＲＶＳＳ）に接続するか否かを切り換える第１トランジスタ（図８に示すＧＴｒ）と、メタルビット線ＭＢＬをドレイン信号線（ＤＡＴＡＢ）に接続する否かを切り換える第２トランジスタ（図８に示すＤＴｒ）とが設けられている。カラムデコーダ（選択書き込み手段）７からのデコード信号により、第１トランジスタＧＴｒ、第２トランジスタＤＴｒの開閉を切り換えて、メタルビット線ＭＢＬに接続する。カラムデコーダ（選択書き込み手段）７で生成される信号が、図８に示すＢＳＤ、ＢＳＧの信号である。このＢＳＤ信号がハイレベルとなることで、第２トランジスタＤＴｒが閉じ、該当するビット線とドレイン信号線（ＤＡＴＡＢ）とが接続される。また、ＢＳＧ信号がハイレベルとなることで、第１トランジスタＧＴｒが閉じ、該当するビット線とグランド信号線（ＡＲＶＳＳ）とが接続される。グランド線ＡＲＶＳＳｎは、ページ毎に独立に設けられている。

例えば、上述した６４ビット同時書き込みモードの時には、ＧＳＥＬ信号１、３、５、７がハイレベルに遷移すると、ＧＳＥＬ信号０、２、４、６はローレベルになる。図８に示すページ１が書き込みに選択されると、隣のページ２のグランド線は、図８に示すＧＳＥＬ（２）によりフローティング状態に設定される。

ここで、図２に示す電源線ＶＰＲＯＧに接続した書き込みレベル一定化回路２５について説明する。書き込みレベル一定化回路２５は、図９に示すように複数個の電流補償回路２６からなる。電流補償回路２６は書き込みレベル一定化サブ回路として機能し、電源線ＶＰＲＯＧから所定量の電流であるダミーのプログラミング電流を流し、データ書き込み時の電圧降下を一定に調整する回路である。メモリセルに書き込まれるデータの書き込みレベルを一定にするためには、書き込みを行う時に電源供給部２０から供給される電圧の降下レベルを一定に保つ必要がある。本実施例の不揮発性半導体記憶装置１では「０」のデータが書き込まれる時だけ、データ線に高電圧が供給され、ビット線が選択されてメモリセルにセル電流が流れる。従って、多ビットのデータを同時に書き込む時に電圧降下レベルを一定に保つためには、同時にデータを書き込み可能な数だけ電流補償回路２６を設けて、この電流補償回路２６で「０」のデータを書き込まないメモリセル分のセル電流を流すようにする。例えば、１６ビット同時書き込みの場合に、「０」を書き込むページが３つであったとすると、１３ビット分の書き込み電流を書き込みレベル一定化回路２５から流すようにする。同様に、６４ビット同時書き込みの場合に、「０」を書き込むページが３つであったとすると、６１ビット分の書き込み電流を書き込みレベル一定化回路２５から流すようにする。

しかし図４に示す１６Ｉ／Ｏ、８ページ構成のセルアレイ５では、１２８個もの電流補償回路２６が必要となり、回路数が増加し回路規模が大きくなってしまう。そこで、本実施例では、同時には書き込みが行われない隣接する２ページ分のメモリセルに１つずつ電流補償回路２６を設けて、回路規模が大きくならないようにしている。

図１０に電流補償回路２６の具体的な構成を示す。図１０に示す電流補償回路２６は、ページ０とページ１とに対応する電流補償回路２６であり、電源線ＶＰＲＯＧに抵抗Ｒ１，Ｒ２，Ｒ３と、スイッチトランジスタ５５、５６とが直列に接続されている。スイッチトランジスタ５６のゲートには、インバータ５１とＮＡＮＤゲート５２とが接続されている。同様にスイッチトランジスタ５５のゲートには、インバータ５３とＮＡＮＤゲート５４とが接続されている。

インバータ５１にはページ０の書き込みデータＰ０ＰＧＭＤ信号が入力されている。インバータ５１の出力は、ＮＡＮＤゲート５２に入力される。ＮＡＮＤゲート５２は、インバータ５１の出力信号とＧＳＥＬ０の信号が入力される。ＧＳＥＬ０信号は、ページ０が書き込みに選択された時に、データに応じて選択されたビット線をグランド線に接続する信号である。ＮＡＮＤゲート５２の出力がスイッチトランジスタ５６のゲート入力となる。同様に、インバータ５３にはページ１の書き込みデータＰ１ＰＧＭＤ信号が入力されている。インバータ５３の出力は、ＮＡＮＤゲート５４に入力される。ＮＡＮＤゲート５４は、インバータ５３からの出力とＧＳＥＬ１の信号が入力される。ＧＳＥＬ１信号は、ページ１が書き込みに選択された時に、データに応じて選択されたビット線をグランド線に接続する信号である。ＮＡＮＤゲート５４の出力がスイッチトランジスタ５５のゲート入力となる。

「０」のデータが書き込まれる時以外は、スイッチトランジスタ５５、５６がＯＮして、電源線ＶＰＲＯＧから所定量の電流を流す。この所定量の電流は、メモリセルに「０」のデータを書き込む時に流れる書き込み電流と略同一に設定されている。例えば、ページ１に「０」が書き込まれる場合には、Ｐ１ＰＧＭＤ信号がローレベルになる。また書き込みに選択されたページは、ＧＳＥＬ信号（ここではＧＳＥＬ１）がハイレベルとなるため、ＮＡＮＤゲート５４からはＰＡＰＧＭＤ信号のレベルに応じた信号が、スイッチトランジスタ５５のゲートに入力される。また、書き込みに選択されない場合には、ＧＳＥＬ信号（ＧＳＥＬ１）がローレレルとなるため、常にスイッチトランジスタ５５にハイレベルの信号が出力される。従って、スイッチトランジスタ５５がオンして、電源線ＶＰＲＯＧから抵抗Ｒ１，Ｒ２，Ｒ３を介して電流を流す。

なお、上述した実施例は本発明の好適な実施例である。但し、これに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変形実施可能である。例えば、上述した実施例では、不揮発性半導体記憶装置を例に説明を行ったが、この不揮発性半導体記憶装置を搭載した半導体装置においても本発明を十分に適用可能である。

Claims (14)

1. 複数のワード線と、
   複数のビット線と、
   各ワード線に対し複数のページが定義され、各ページは所定数の不揮発性メモリを有し、前記ワード線と前記ビット線に接続された複数の不揮発性メモリセルと、
   隣り合わないページを選択し、当該選択されたページの不揮発性メモリセルを同時にプログラムする選択書き込み回路とを有する半導体装置。
2. 一のワード線に関する前記複数のページは偶数ページと奇数ページとを含み、
   前記選択書き込み回路は偶数ページと奇数ページのいずれか一方のページの不揮発性メモリセルをプログラムし、その後他方のページの不揮発性メモリセルをプログラムする請求項１記載の半導体装置。
3. 前記選択書き込み回路は、データの書き込みを行わないページの前記不揮発性メモリセルに接続されたビット線をフローティング状態にする請求項１又は２記載の半導体装置。
4. 前記半導体装置は一のワード線に関して複数のブロックを有し、各ブロックは所定数のページを有し、
   前記半導体装置は各ブロックにおいて１つのページが同時にプログラムされる第１のモードと、各ブロックにおいて奇数又は偶数ページが同時にプログラムされる第２のモードとを有し、
   前記半導体装置は外部からのコマンドに従って、前記選択書き込み回路を前記第1のモード又は第２のモードのいずれかで動作させる制御回路を有する請求項１から３のいずれかに記載の半導体装置。
5. 前記半導体装置の内部で、前記不揮発性メモリセルをプログラムするための高電圧を発生する高圧発生回路を有し、
   前記選択書き込み回路は、前記高圧発生回路が生成した前記高電圧を用いて選択されたビット線を活性化させる請求項１から４のいずれかに記載の半導体装置。
6. 前記半導体装置の内部で、前記不揮発性メモリセルをプログラムするための高電圧を発生する高電圧発生回路と、
   前記第1のモードで前記高電圧発生回路が発生した前記高電圧を選択し、前記第２のモードで外部からの別の高電圧を選択する選択回路とを有し、選択された高電圧は前記選択書き込み回路に与えられる請求項４記載の半導体装置。
7. 同時にデータの書き込みが可能な前記不揮発性メモリセルのうち、書き込みを行わない前記不揮発性メモリセルの数に相当するダミーのプログラミング電流を生成する書き込みレベル一定化回路を有する請求項１から６のいずれかに記載の半導体装置。
8. 前記レベル一定化回路は複数の書き込みレベル一定化サブ回路を有し、各レベル一定化サブ回路は同時にプログラムされない隣接する２ページに１つずつ設けられている請求項７記載の半導体装置。
9. 前記書き込みレベル一定化サブ回路の夫々は、プログラム時に１つの不揮発性メモリセルに流れるプログラム電流に略等しい電流を生成可能である請求項８記載の半導体装置。
10. 前記不揮発性メモリセルは、隣接する不揮発性メモリセルがビット線を共有する仮想接地型の不揮発性メモリセルである請求項１から９のいずれかに記載の半導体装置。
11. 所定数の不揮発性メモリセルを含み、一のワード線に関して隣り合わないページを選択するステップと、
    当該選択されたページの不揮発性メモリセルを同時にプログラムするステップとを有する不揮発性メモリの書き込み方法。
12. 一のワード線に関して前記複数のページは偶数ページと奇数ページとを含み、
    前記プログラムするステップは、前記選択書き込み回路は偶数ページと奇数ページのいずれか一方のページの不揮発性メモリセルをプログラムし、その後他方のページの不揮発性メモリセルをプログラムする請求項１１記載の方法。
13. 前記書き込みステップは、データの書き込みを行わないページの前記不揮発性メモリセルのビット線をフローティング状態にするステップを含む請求項１１又は１２記載の方法。
14. 前記選択するステップと前記プログラムするステップは第1のモードに関し、前記方法は、
    一のワード線に関する各ブロック内に含まれる所定数のページのうちの１つのページが同時にプログラムされる第２のモードで不揮発性メモリセルをプログラムするステップと、
    外部コマンドに従い、前記第１のモード又は前記第２のモードのいずれかを選択するステップとを有する請求項１１から１３のいずれか一項記載の方法。
    

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