CN101002280A

CN101002280A - 半导体器件及写入方法

Info

Publication number: CN101002280A
Application number: CNA2004800433322A
Authority: CN
Inventors: 山下実; 栗原和弘; 和田裕昭
Original assignee: Spansion LLC
Current assignee: Cypress Semiconductor Corp
Priority date: 2004-05-11
Filing date: 2004-05-11
Publication date: 2007-07-18
Anticipated expiration: 2024-05-11
Also published as: JP4614115B2; WO2005109441A1; JPWO2005109441A1; DE112004002851B4; GB0623197D0; US20050254329A1; DE112004002851T5; GB2430522A; CN100573719C; GB2430522B; US7221587B2

Abstract

本发明为一种半导体器件，具备有行解码器7(选择写入电路)，该行解码器7系以于同1条字线WL上所配置之由每特定个存储单元所组成的分页为选择单位，于多个分页中写入多位元的资料时，选择互不邻接的分页，并同时对选择的分页的存储单元进行位元的写入。藉由扩大同时进行写入之存储单元的间隔，可避免写入的压迫性施加于未进行写入之存储单元。

Description

半导体器件及写入方法

技术领域

本发明系关于一种可同时写入多位元的资料之半导体器件及该写入方法。

背景技术

非易失性半导体记忆器件等之半导体器件，系由于制程技术的进步而达到大容量化。伴随着大容量化，使得对写入及消除的高速化之要求亦逐渐增强。

于快闪存储中，由于在消除前须写入所有的位元，因此，提升写入速度亦有益于提升消除速度。因此，系以1个位元组(8位元)、1个字(16位元)等之写入单位，同时进行多数资料的写入。

发明内容

(发明所欲解决之课题)

然而，于互相共享同一条字线上所邻接之存储单元的位线之虚拟接地型的非易失性半导体记忆器件中，若同时写入多位元之存储单元之间的间隔太近，则会产生写入的压迫性甚至于会波及不进行写入之存储单元之问题。

于图1中系显示出，连接于同一条字线WL上且互相共享位线之虚拟接地型的存储单元0至4、连接于存储单元0至4的汲极区域或是源极区域之金属位线MBL0至MBL5、将各条金属位线MBL0至MBL5连接于接地线之选择开关Ssel0至Ssel5、以及将各条金属位线MBL0至MBL5连接于资料线之选择开关Dsel0至Dsel5。此图1所示者为非易失性半导体记忆器件的一部分，为了说明上的简便，仅表示出所需的主要部分。

例如，为了将资料写入于图1所示之存储单元0，系将金属位线MBL0设定为低位准，将金属位线MBL1设定为高位准。为了与此写入同时将资料写入于存储单元2，亦将金属位线MBL2设定为低位准，将金属位线MBL3设定为高位准。此时，存储单元0与存储单元2所包夹之存储单元1，系将闸极连接于与存储单元0、存储单元2共通之字线WL，由于金属位线MBL1被设定为高位准，金属位线MBL2被设定为低位准，因此资料亦被写入于存储单元1。亦即，写入的压迫性甚至于会波及不需进行写入之存储单元。

本发明系有鉴于上述问题而研创者，目的在于提供一种可稳定进行多位元的同时写入之半导体器件及写入方法。

(用以解决课题之手段)

为了达成该目的，本发明为一种半导体器件，其特征具备有：多条字线；多条位线；多个非易失性存储单元，对各条字线定义有多个分页，各分页具有特定数目的非易失性存储，并连接于上述字线及上述位线；以及选择写入电路，选择互不邻接的分页，并同时对该选择的分页的非易失性存储单元进行编程。藉由扩大同时进行写入之存储单元的间隔，而避免对未进行写入之存储单元写入资料而施加不需要的压迫性。

于上述半导体器件中亦可构成为，关于1条字线的上述多个分页，包含偶数分页及奇数分页；上述选择写入电路对偶数分页及奇数分页当中任一项的分页的非易失性存储单元进行编程，之后对另一项的分页的非易失性存储单元进行编程。藉由依序进行对偶数分页的资料写入及对奇数分页的资料写入，可在不变更存储单元阵列的构成与位线选择的解码方式下，实现多位元的同时写入。

上述选择写入电路亦可使不进行资料写入的分页的上述非易失性存储单元所连接之位线，成为浮动状态。藉由使不进行资料写入的分页的存储单元的位线成为浮动状态，而防止单元电流通过位线而流入至不进行资料写入之存储单元。因此不会产生不需要的资料写入于存储单元，或是对存储单元产生写入压迫。

此外亦可构成为，上述半导体器件在一条字线中具有多个区块，各个区块具有特定数目的分页；上述半导体器件具有，于各个区块中同时对1个分页进行编程的第1模式；及于各个区块中同时对奇数或偶数分页进行编程的第2模式；上述半导体器件具有，遵循来自于外部的指令，以上述第1模式或第2模式当中任一项模式，使上述选择写入电路进行动作之控制电路。由于可藉由多数种写入模式写入资料，因此可调整写入的速度，而能进行配合操作者所希望的资料写入。

此外亦可构成为，于上述半导体器件的内部中，系具有用以对上述非易失性存储单元进行编程的高电压的高电压产生电路；上述选择写入电路采用上述高电压产生电路所产生之上述高电压，使选择的位线活化。因此不需从外部器件中接收电源的供应，而能仅以半导体器件将资料写入于存储单元。

此外，于上述半导体器件的内部中，系具有用以对上述非易失性存储单元进行编程的高电压的高电压产生电路；及于上述第1模式中选择上述高电压产生电路所产生之上述高电压，于上述第2模式中选择来自于外部的其他高电压的选择电路；选择的高电压系因应提供至上述选择写入电路之资料写入模式，而变更高电压的供应来源，因此可实现无法从内部的高电压产生电路的供应电压所无法实现之写入模式，而增加可同时写入之位元数。

于上述构成中，亦可构成为，具有用以产生虚拟的编程电流的写入编程电平均衡电路，该虚拟的编程电流系相当于，在可同时进行资料的写入之上述非易失性存储单元中之不进行写入之上述非易失性存储单元的数目。由于可将资料写入时之电源的电压下降保持为一定，因此可将存储单元中所写入之资料的写入位准保持为一定。

此外亦可构成为，上述编程电平均衡电路具有多个写入编程电平均衡副电路，各个编程电平均衡副电路在未同时进行编程的邻接的2个分页中，各设置1个。以写入编程电平均衡电路，使与从选择的位线流入至存储单元之单元电流略为相等之电流流通，藉此可将资料写入时之电源的电压下降保持为一定。因此可将存储单元中所写入之资料的写入位准保持为一定。此外，由于在未同时进行资料写入之邻接的2个分页中共用写入编程电平均衡电路，因此可减少电路数目而缩小器件构成。

此外亦可构成为，上述各个写入编程电平均衡副电路，产生于编程时略等于1个非易失性存储单元中所流通的编程电流的电流。

此外亦可构成为，上述非易失性存储单元为，邻接的非易失性存储单元系共享位线之虚拟接地型的非易失性存储单元。于虚拟接地型的存储单元，于多个存储单元中同时进行资料写入时，若进行资料写入之存储单元彼此的间隔太近，则会产生写入的压迫性甚至于会波及不进行写入之存储单元之问题，但可藉由上述构成之半导体器件，而稳定地进行多位元的同时写入。

此外，本发明包含一种非易失性存储的写入方法，其特征具备，将包含特定数目的非易失性存储单元且为于1条字线中互不邻接的分页加以选择之步骤；及同时对该选择的分页的非易失性存储单元进行编程步骤。藉由扩大同时进行写入之存储单元的间隔，而避免对未进行写入之存储单元写入资料而施加不需要的压迫性。

此时亦可构成为，关于1条字线的上述多个分页，包含偶数分页及奇数分页；上述编程步骤为，上述选择写入电路对偶数分页及奇数分页当中任一项的分页的非易失性存储单元进行编程，之后对另一项的分页的非易失性存储单元进行编程。藉由依序进行对偶数分页的资料写入及对奇数分页的资料写入，可在不变更存储单元阵列的构成与位线选择的解码方式下，实现多位元的同时写入。

上述写入步骤亦可包含，使不进行资料写入的分页的上述非易失性存储单元的位线成为浮动状态之步骤。藉由使不进行资料写入的分页的存储单元的位线成为浮动状态，而防止单元电流通过位线而流入至不进行资料写入之存储单元。因此不会产生不需要的资料写入于存储单元，或是对存储单元产生写入压迫。

此时亦可构成为，上述写入步骤及上述编程步骤涉及第1模式；上述方法系具有，以同时对关于1条字线的各个区块内所包含的特定数目的分页中之1个分页进行编程的第2模式，对非易失性存储单元进行编程步骤；及遵循外部指令而选择上述第1模式或第2模式当中任一项模式之步骤。由于可藉由多数种写入模式写入资料，因此可调整写入的速度。

(发明之效果)

本发明可稳定地进行多位元的同时写入。

附图说明

图1系显示用以说明对以往的半导体器件之写入方法之图式。

图2系显示本发明之半导体器件的构成之方块图。

图3系显示资料输出入(I/O)电路的构成之图式。

图4系显示单元阵列、行闸(Column Gate)、以及资料输出入(I/O)器件的对应关系之图式。

图5系显示64位元同时写入时之时序图。

图6系显示16位元同时写入时之时序图。

图7系显示产生GSEL信号之逻辑闸之图式。

图8係显示單元陣列5及行闸的构成之图式。

图9系显示写入编程电平均衡电路的构成之图式。

图10系显示电流补偿电路的构成之图式。

具体实施方式

以下参照附加图式，说明用以实施本发明之最佳的型态。

图2系显示本实施例之半导体器件的构成。图2所示之半导体器件为非易失性半导体记忆器件1的实施例，具备有：控制电路2、晶片赋能/输出赋能电路3、输出入缓冲区4、单元阵列5、列解码器6、行解码器(选择写入手段)7、位址锁存器8、行闸9、资料输出入(I/O)电路10、写入电路11、读出电路12、消除电路13、及电源供应部20。此外，电源供应部20中具备有：汲极用高电压产生部21、选择器22、调整器23、以及闸极用高电压产生部24等。

控制电路2系从外部接收写入赋能(/WE)及晶片赋能(/CE)等之控制信号、位址信号、以及资料信号，并根据这些信号做为状态机(State Machine)进行动作，以控制非易失性半导体记忆器件1的各部分。

输出入缓冲区4系从外部接收资料，并将此资料供应至控制电路2及资料输出入(I/O)电路10。

晶片赋能/输出赋能电路3系从外部器件接收晶片赋能信号(/CE)及输出赋能信号(/OE)以做为控制信号，藉此控制输出入缓冲区4及单元阵列5的动作/非动作。

读出电路12在控制电路2的控制下进行动作，为了从单元阵列5的读出位址中读出资料，而控制单元阵列5、列解码器6、以及行解码器(选择写入手段)7等。

写入电路11在控制电路2的控制下进行动作，为了将资料写入于单元阵列5的写入位址中，而控制单元阵列5、列解码器6、以及行解码器(选择写入手段)7等。此外，消除电路13在控制电路2的控制下进行动作，为了以特定单位将单元阵列5的指定区域一次消除，而控制单元阵列5、列解码器6、以及行解码器(选择写入手段)7等。

单元阵列5为虚拟接地型的存储阵列，包含存储单元的配列、字线、以及位线等，并将2位元的资料记忆于各个存储单元。于控制闸与基板之间，系形成有依序层积氧化膜、氮化膜、以及氧化膜之膜，藉由于该氮化膜中捕获(trap)电荷而改变阈值，以区别资料”0”与”1”。由于氮化膜等之捕获层为绝缘膜，因此电荷不会移动。藉由于捕获层的两端储存电荷，可将2位元记录于1个单元中。亦有将2位元记录于1个单元之方式称为每单位储存双位元技术(MirrorBit)方式者。此外，单元阵列5亦可为，使用由多晶硅所组成之浮动闸以做为储存电荷之层之存储单元。

于资料读出时，来自于以活化后的字线所指定之存储单元之资料，系读出至位线。于写入(以下称为编程)或抹除时，藉由将字线及位线设定为因应各自的动作之适当的电位，而执行对存储单元之电荷注入或电荷取出之动作。

资料输出入(I/O)电路10在控制电路2的控制下进行动作，并进行对单元阵列5之资料的写入与读出。以下一边参照图3一边说明资料输出入(I/O)电路10的详细构成。如图3所示般，资料输出入(I/O)电路10具备有：接地电路31、写入驱动器32、资料锁存器33、以及感测放大器(验证电路)34。

接地电路31系透过行闸9，将行解码器(选择写入手段)7所选择之位线设定为接地位准之电路。资料锁存器33系接收行解码器(选择写入手段)7的输出信号，将从输出入缓冲区4所输入的资料加以锁存。写入驱动器32系将资料锁存器33中所写入的资料，透过行闸9传达至单元阵列5内的位线。

感测放大器(验证电路)34对读出至位线之资料进行增幅，且增幅至可做为数位位准来处理之位准为止。于资料写入时，写入驱动器32系成为写入状态并连接于位线，于读出时，感测放大器(验证电路)34系连接于位线，使位线上的资料被增幅。并且，当选择分页并进行写入时，与此分页邻接的分页的位线系成为浮动状态。

此外，感测放大器(验证电路)34对读出后的资料进行判定。依；据列解码器6及行解码器(选择写入手段)7的指定，使从单元阵列5所供应之资料的电流与基准电流进行比较，藉此判定资料为0或是1。基准电流系从未图示之参照单元中所供应之电流。判定结果系做为读出资料而供应至输出入缓冲区4。

此外，伴随着编程动作及抹除动作之验证动作，系藉由下列方式所进行，亦即依据列解码器6及行解码器(选择写入手段)7的指定，使从单元阵列5所供应之资料的电流，与编程验证用及抹除验证用的基准电流进行比较。此基准电流亦从编程验证用及抹除验证用的参照单元中所供应。

列解码器6在资料写入时、消除时及读出时根据各个位址而选择性驱动多条字线WL之驱动器，于该字线驱动器(未图示)中，系从图2所示之闸极用高电压产生部24中供应有特定的高电压。

行解码器(选择写入手段)7系根据位址锁存器8中所保持之位址，而控制行闸9。以行解码器7来选择行闸9，藉此而选择出资料输出入(I/O)电路10内所对应之感测放大器(验证电路)34。

例如，从单元阵列5之期望的存储单元中读出资料时，系藉由行闸使该存储单元上所连接之位线，连接于对应的感测放大器(验证电路)34。

此外，于将资料写入于单元阵列5之期望的存储单元中时，系藉由从外部所输入之位址资料使期望的存储单元活化，所输入之写入资料系透过行闸9从对应的资料锁存器33输出至位线，而写入于单元阵列5之期望的存储单元中。

电源供应部20系将设置于非易失性半导体记忆器件1内部之汲极用高电压产生部21所产生之高电压供应至资料输出入(I/O)电路10，并将闸极用高电压产生部24所产生之高电压供应至列解码器6及行解码器(选择写入手段)7等。由电源供应部20所供应之电源，系做为写入动作及消除动作所需之解码用电源而使用。此外，于本实施例中，除了以非易失性半导体记忆器件1内部之高电压产生部21产生高电压，并供应至资料输出入(I/O)电路10之外，亦可将从外部所输入之高电压做为解码用电源来使用。为了能够于高速下写入更多的资料，必须具有电流供应能力较高之电源。近年来，由于电源电压的低电压化，使得以非易失性半导体记忆器件1内部之汲极用高电压产生部21的电流供应能力所能同时写入之位元数存在着限制。因此，于同时写入之位元数较多时(之后所述之64位元同时写入模式)，系从外部接受高电压的供应，并以此高电压做为解码用电源。來自於外部的電壓，係從图2所示之加速(acceleration)接脚(ACC接腳)中所輸入。于写入模式为64位元同时写入模式时，选择器22系将从外部所输入之电压输出至调整器23。此外，于16位元同时写入模式时，系将内部之汲极用高电压产生部21所产生之高电压输出至调整器23。并且，写入模式的指示系以来自于图2所示的写入电路11之写入模式指示信号来通知。调整器23对供应的高电压进行平滑处理及定电压处理，而输出至电源线(VPROG)。并且，于电源供应部20的电流供应能力较高时，而可不接受来自外部的电源供应，而仅以电源供应部20所供应之高电压来进行动作。

在此，一边参照图4，一边说明单元阵列5、资料输出入(I/O)电路10及行闸9之对应关系。1个单元阵列5系分割为沿着位线之多个区块。于本实施例中系分割为16个区块。于各个区块中，各设置有资料输出入(I/O)电路10及行解码器(选择写入手段)7并构成为可将区块数目的量之资料并列输出入。于图4中，系将资料输出入(I/O)电路10表示为I/O。此外，1个区块系分割为8个分页。资料输出入(I/O)电路10系以分页单位来选择存储单元，而进行资料的写入及读出。

本实施例之非易失性半导体记忆器件1具备有可同时写入64位元之64位元同时写入模式，以及可同时写入16位元之16位元同时写入模式。

于64位元同时写入模式中，系将单元阵列5分割为偶数分页及奇数分页，并将每64位元之资料，同时写入于偶数分页或奇数分页。图5系显示于64位元同时写入模式时，从行解码器(选择写入手段)7所输出之信号。行解码器(选择写入手段)7在如图5所示般之表示出写入许可之编程信号(PGM)为高位准的期间中，输出用以选择偶数分页的偶数分页选择信号(PGM_E)，以及用以选择奇数分页的奇数分页选择信号(PGM_O)。使偶数分页选择信号(PGM_E)成为高位准，藉此使行闸9选择0、2、4、6之偶数分页。同样的，使奇数分页选择信号(PGM_O)成为高位准，藉此使行闸9选择1、3、5、7之奇数分页。

此外，图5所示之GSEL信号(GSEL0至GSEL7)，系将所选择的位线连接于接地线之信号。于GSEL0、2、4、6之信号成为高位准的期间中，GSEL1、3、5、7之信号系成为低位准。相反的，于GSEL1、3、5、7之信号成为高位准的期间中，GSEL0、2、4、6之信号系成为低位准。例如，藉由将写入资料之偶数分页的选择位线连接于接地线，藉此将此接地线设定为低位准。此时，由于在奇数分页中不进行资料的写入，因此GSEL信号系成为低位准，使位线成为浮动状态。于偶数分页中进行资料的写入时，藉由预先将奇数分页的位线设定为浮动状态，而防止单元电流通过位线而流入至不进行资料写入之存储单元。亦即，于进行编程的存储单元之间系存在有不进行编程的存储单元。因此，不会对未进行写入之存储单元写入不需要的资料而施加压迫性。此外，由于偶数分页及奇数分页不会同时写入，因此扩大同时进行写入之存储单元的间隔，而不会对未进行写入之存储单元施加不需要的压迫性。此外，由于依序进行对偶数分页的资料写入及对奇数分页的资料写入，因此可在不变更存储单元阵列的构成与位线选择的解码方式下，实现多位元的同时写入。

于16位元同时写入模式中，选择图4所示之16个区块的各个区块，并将资料写入于所选择的区块内之任一分页。图6系显示该时序图。行解码器(选择写入手段)7在如图6所示般之表示出写入许可之编程信号(PGM)为高位准的期间中，产生用以选择存储单元之信号(WSEL0至WSEL7)，并输出至行闸9。WSEL0至WSEL7之单元信号对应于各个区块的分页。亦即，于WSEL0为高位准时选择分页0，并将资料写入于此分页0之存储单元内。同样的，于WSEL1为高位准时选择分页1，并将资料写入于此分页1之存储单元内。

此外，与64位元同时写入模式时相同，系输出GSEL信号(GSEL0至GSEL7)，并将成为写入分页的源极之位线连接于接地线。将写入资料的分页以外的分页的位线，设定为浮动状态。

图7系显示产生GSEL信号之逻辑闸。这些逻辑闸包含于行解码器7。偶数分页用的GSEL信号(GSEL0、2、4、6)，系将偶数分页选择信号(PGM_E)以及各个单元信号WSEL(WSEL0、2、4、6)输入至反或(NOR)闸40，并藉由反相器41将NOR闸40的输出加以反转而产生。同样的，奇数分页用的GSEL信号(GSEL1、3、5、7)，系将奇数分页选择信号(PGM_O)以及各个单元信号WSEL(WSEL1、3、5、7)输入至NOR闸40，并藉由反相器41将NOR闸40的输出加以反转而产生。

图8系显示单元阵列5及行闸9的详细构成。具备有：多条字线WL(于图8中为了简化，系代表性地仅显示1条WL)、多条金属位线MBL、以及设置于字线WL与金属位线MBL的交叉点附近并配列为矩阵状之存储单元MC。存储单元MC在2条金属位线MBL之间设置2个。于成为写入及读出的单位之1个分页中，系设置有8个存储单元MC(图8所示之MC0至MC7)，于1个存储单元MC中可记录2位元。由于在2条金属位线MBL之间设置2个存储单元MC，因此系设置有用以将存储单元MC连接于2条位线之副位线SBL。副位线SBL系以扩散层所形成，与金属位线MBL平行配设，并透过经由来自于行解码器7的解码信号为闸极输入之选择电晶体(图8所示之STr)，而连接于金属位线MBL。

此外，于各条金属位线MBL上，系设置有用以切换是否将金属位线MBL连接于接地信号线(ARVSS)之第1电晶体(图8所示之GTr)，以及用以切换是否将金属位线MBL连接于汲极信号线(DATAB)之第2电晶体(图8所示之DTr)。藉由来自于行解码器(选择写入手段)7的解码信号，而切换第1电晶体GTr与第2电晶体DTr的开闭，而连接于金属位线MBL。以行解码器(选择写入手段)7所产生的信号，系图8所示之BSD、BSG信号。藉由使该BSD信号成为高位准，而关闭第2电晶体DTr，使该位线与汲极信号线(DATAB)连接。此外，藉由使BSG信号成为高位准，而关闭第1电晶体GTr，使该位线与接地信号线(ARVSS)连接。接地线ARVSSn在每个分页中独立设置。

例如，于上述64位元同时写入模式时，当GSEL1、3、5、7转移为高位准时，GSEL信号0、2、4、6系成为低位准。当图8所示的分页1选择为写入时，旁边的分页2的接地线系藉由图8所示之GSEL(2)而设定为浮动状态。

在此说明连接于图2所示之电源线VPROG之写入编程电平均衡电路25。写入编程电平均衡电路25系如图9所示般，由多个电路补偿电路26所组成。电路补偿电路26系作为写入编程电平均衡副电路之功能，从电源线VPROG中使成为特定量的电流的虚拟编程电流流通，而将资料写入时之电压下降位准调整为一定之电路。为了使写入于存储单元之资料的写入位准成为一定，必须于进行写入时将电源供应部20所供应之电压保持为一定。于本实施例之非易失性半导体记忆器件1中，仅于写入「0」的资料时，将高电压供应至资料线，并选择位线而使单元电流于存储单元中流通。因此，于同时写入多位元的资料时为了将电压下降位准保持为一定，系设置仅可同时写入资料之数目的电路补偿电路26，并设定为藉由此电路补偿电路26使未写入「0」的资料之存储单元的量之单元电流流通。例如，于16位元同时写入时，若以写入「0」的分页为3个时，则从写入编程电平均衡电路25中，使13位元的量之写入电流流通。同样的，于64位元同时写入时，若写入「0」的分页为3个时，则从写入编程电平均衡电路25中，使61位元的量之写入电流流通。

然而，于图4所示之16个I/O、8个分页的构成之单元阵列5中，由于须具备128个电路补偿电路26，使得电路数目增加且电路规模增大。因此于本实施例中，在不同时进行写入之邻接的2个分页的量之存储单元中各设置1个电路补偿电路26，以避免电路规模的增大。

图10系显示电流补偿电路26的具体构成。图10所示的电流补偿电路26，为对应于分页0及分页1之电流补偿电路26，电阻R1、R2、R3以及开关电晶体55、56系串联连接于电源线VPROG。于开关电晶体56的闸极上，系连接有反相器51及反及(NAND)闸52。同样地，于开关电晶体55的闸极上，系连接有反相器53及NAND闸54。

于反相器51系输入有分页0的写入资料P0PGMD信号。反相器51的输出系输入于NAND闸52。NAND闸52系输入有反相器51的输出信号及GSEL0的信号。GSEL0信号在分页0选择为写入时，将依据资料所选择之位线连接于接地线之信号。NAND闸52的输出系成为开关电晶体56的闸极输入。同样地，于反相器53系输入有分页1的写入资料P1PGMD信号。反相器53的输出系输入于NAND闸54。NAND闸54系输入有来自于反相器53的输入及GSEL1的信号。GSEL1信号为，于分页1选择为写入时，将依据资料所选择之位线连接于接地线之信号。NAND闸54的输出系成为开关电晶体55的闸极输入。

于写入「0」的资料时之外，开关电晶体55、56系成为导通，从电源线VPROG中使特定量的电流流通。此特定量的电流系设定为与写入「0」的资料于存储单元时所流通之写入电流略为相等。例如，于分页1中写入「0」时，P1PGMD信号成为低位准。此外，由于选择为写入的分页，其GSEL信号(在此为GSEL1)成为高位准，因此依据PAPGMD信号的位准之信号，系从NAND闸54输入至开关电晶体55的闸极。此外，于未选择为写入时，由于GSEL信号(GSEL1)成为低位准，因此高位准的信号系经常输出至开关电晶体55。因此，开关电晶体55成为导通，从电源线VPROG透过电阻R1、R2、R3使电流流通。

上述实施例为本发明之较佳的实施例。惟并不限定于这些实施例，在不脱离本发明的主旨之范围内，可进行种种的变形。例如于上述实施例中，系以非易失性半导体记忆器件为例而说明，但于装载此非易失性半导体记忆器件之半导体器件中，亦可充分适用本发明。

Claims

1.一种半导体器件，具备有：

多条字线；

多条位线；

多个非易失性存储单元，对各条字线定义有多个分页，各分页具有特定数目的非易失性存储单元，并连接于前述字线及前述位线；以及

选择写入电路，选择互不邻接的分页，并同时对该选择的分页的非易失性存储单元进行编程。

2.如权利要求1所述的半导体器件，其中，关于1条字线的前述多个分页，包含偶数分页及奇数分页；

前述选择写入电路对偶数分页及奇数分页当中任一项的分页的非易失性存储单元进行编程，之后对另一项的分页的非易失性存储单元进行编程。

3.如权利要求1所述的半导体器件，其中，前述选择写入电路使没有被编程的分页的前述非易失性存储单元上所连接的位线成为浮动状态。

4.如权利要求1所述的半导体器件，其中，前述半导体器件在一条字线中具有多个区块，各个区块具有特定数目的分页；

前述半导体器件具备有：在各个区块中同时对1个分页进行编程的第1模式、以及在各个区块中同时对奇数或偶数分页进行编程的第2模式；

前述半导体器件具有控制电路，其依据来自于外部的指令，以前述第1模式或第2模式当中任一项模式，使前述选择写入电路进行动作。

5.如权利要求1所述的半导体器件，进一步具有用以产生对前述非易失性存储单元进行编程的高电压的高电压产生电路，其中

前述选择写入电路采用前述高电压产生电路所产生的前述高电压，激活所选择的位线。

6.如权利要求4所述的半导体器件，进一步具有用以产生对前述非易失性存储单元进行编程的高电压的高电压产生电路；以及

在前述第1模式中选择前述高电压产生电路所产生的前述高电压，在前述第2模式中选择来自于外部的其他高电压的选择电路；并且，选择的高电压被提供至前述选择写入电路。

7.如权利要求1所述的半导体器件，进一步具有用以产生虚拟的编程电流的编程电平均衡电路，该虚拟的编程电流相当于，在可同时进行编程的前述非易失性存储单元中没有被编程的前述非易失性存储单元的数目。

8.如权利要求7所述的半导体器件，其中，前述编程电平均衡电路具有多个编程电平均衡副电路，各个编程电平均衡副电路在未同时进行编程的邻接的2个分页中，各设置1个。

9.如权利要求8所述的半导体器件，其中，前述各个编程电平均衡副电路，可产生在编程时略等于1个非易失性存储单元中所流通的编程电流的电流。

10.如权利要求1所述的半导体器件，其中，前述非易失性存储单元为，邻接的非易失性存储单元共享位线的虚拟接地型的非易失性存储单元。

11.一种非易失性存储单元的编程方法，包括以下步骤：

选择互不邻接的分页，如此选择的分页与1条字线相关，并且每个分页包含特定数目的非易失性存储单元；以及

同时对该选择的分页的存储单元进行编程。

12.如权利要求11所述的非易失性存储单元的编程方法，其中，前述多数个分页包含偶数分页及奇数分页；以及

前述编程步骤包括首先对对偶数分页或奇数分页的非易失性存储单元进行编程，之后对奇数分页或偶数分页的非易失性存储单元进行编程的步骤。

13.如权利要求11所述的非易失性存储单元的编程方法，进一步包含，使连接到没有被编程的分页的存储单元的位线成为浮动状态的步骤。

14.如权利要求11所述的非易失性存储单元的编程方法，其中，前述选择步骤及前述编程步骤涉及第1模式；

前述方法包括以下步骤：以同时对关于1条字线的各个区块内所包含的特定数目的分页中的1个分页进行编程的第2模式，对非易失性存储单元进行编程；以及

依据外部指令而选择前述第1模式或第2模式当中任一项模式。