TWI306290B - - Google Patents

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1306290 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種可電性性重寫之半導體記憶裝置。在 非揮發性半導體記憶裝置之中，尤其係關於NAND單元型 EEPROM(NAND型快閃記憶體）。 【先前技術】 近年來，小型且大容量之非揮發性半導體記憶裝置之需 求劇增，其中與先前之NOR型快閃記憶體相比較，NAND 型快閃記憶體引人矚目，該NAND型快閃記憶體，串聯連接 複數個記憶-單元構成NAND單元塊，藉此可以期待高集成 化、大容量化。NAND型快閃記憶體之資料寫入動作、及消 去動作如下所述。 NAND型快閃記憶體之資料寫入動作，主要從最遠離位元 線位置之記憶單元開始依次進行。首先，資料寫入動作一 開始，則根據寫入資料，對位元線施加0V(寫入「0」資料） 或電源電壓Vcc(寫入「1」資料）電壓，並對所選擇之位元 線側之選擇閘極線給予Vcc。此種情形，在位元線為0V時， 在所連接之選擇NAND單元中，NAND單元内之通道部經由 選擇閘極電晶體固定於0V。位元線為Vcc時，在所連接之 選擇NAND單元中，NAND單元内之通道部經由選擇閘極電 晶體，充電到[Vcc-Vtsg](但，Vtsg為選擇閘極電晶體之臨 限值電壓）後，成為浮動狀態。

繼之，使選擇NAND單元内之選擇記憶單元之控制閘極線 從0V成為Vpp(= 20V左右：寫入用高電壓），使選擇NAND 109947.doc 1306290 單兀内之非選擇記憶單元之控制間極線從GV成為Vmg(= 10V左右：中間電壓）。 此處’位tl線為〇ν時，所連接之選擇财·單元，ΝΑ娜 單元内之通道部固定於〇¥，因此選擇nand單元内之選擇 屺隐單το之閘極（^ Vpp電位）與通道部（=〇^間產生大的 " (〇v左右），引起從通道部向浮置閘極注入電子。 错此，該選擇記憶單元之臨限值向正方向移動。該狀態係 資料「0」。

另方面位元線為Vcc時，在所連接之選擇NAND單元 中，NAND單元内之通道部處於浮動狀態，因此隨著因選擇 D單元内之控制閘極線與通道部間之電容耦合之影響 所引起之控制閘極線之電壓上昇（〇v—Vpp、Μ)，通道部 之電位從維持浮動&態不冑[Vcc _之電位上昇到 Vmch(=8V左右）。此時，由於選擇nand單元内之選擇記 憶單元之閘極（=Vpp電位）與通道部（=Vmeh)間之電位差 較小’為UV左右，所以不引起電子注人，因此選擇記憶單 元之臨限值不變化而維持於負之狀態。該狀態係資料^」。 NAND型㈣記龍之資料消去係對被選擇之臓d單 ^塊内之所有記憶單元同時進行。亦即，使被選擇NAND 單元塊内之所有控制閘極成為〇v’使位元線、源極線、非 選擇NAND單元塊中之控制閉極及所有選擇閘極成為浮 動’對P型井（或P型基板）施加20V左右之高㈣。藉此，在 選擇NAND單料中之所有記憶單元中，浮置閘極之電子被 釋放到P型井（或p型基板），臨限值向負方向移動。如此，在 109947.doc 1306290 NAND單元3L卜夬閃#憶體中，資料消去動作以塊單位匯總進 行。 資料讀出藉由以下操作來進行’使被選擇之記憶單元之 控制閘極成為0V ’使此外之記憶單元之控制閘極及選擇閘 極成為由讀出動作時之應力所規定之電壓（例如5V)，檢測 選擇記憶單元中是否流過電流。 通常，「0」資料寫入後之臨限值必須控制在〇v到大約4V 之間。為此，進行寫入驗證，僅檢測出「〇」寫入不足之記 ► 憶單S ’以僅對「〇」資料寫人不足之記憶單元進行再寫入 之方式設定·再寫入資料（驗證每個位元）。「〇」資料寫入不足 之記憶單元，藉由使選擇控制閘極例如成為〇 5v(驗證電壓） 並讀出（驗證讀出）來進行檢測。亦即記憶單元之臨限值對 0V具有容限，若未達到0.5V以上，則在選擇記憶單元中會 流過電流’作為「0」資料寫入不足而被檢測出。 藉由一邊重複寫入動作與窝入驗證，一邊進行資料寫 入，對於每個記憶單元，寫入時間被最佳化，「〇」資料寫 > 入後之臨限值被控制在從〇V到逹約4V之間。 如上所述先前之NAND快閃記憶體，例如，在以下之非專 利文獻1中記載有其動作之概要。 [非專利文獻 1] T. Tanaka, et al.,」A Quick Intelligent

Page-Programming Arc hitecture and a Shielded Bitline Sensing Method for 3V-〇nly NAND Flash Memory j , J. Solid

State Circuits，Vol. 29, No. 11，pp. 1366-1372, Nov. 1994 在先前之NAND型快閃記憶體中，連接NAND串之源極佈 109947.doc 1306290 線（金屬佈線）’係於記憶體胞陣列間以直線狀配置。但隨著 圖案朝細微化，記憶體胞陣列間之空間、及金屬佈線自身 朝細微化進展，隨之金屬佈線之電阻上昇成為問題。 因此’本發明者們’提議下述改善金屬佈線電阻之技術。 亦即’並非按照前述之專利申請（專利申請2003-379988)中 所揭示之方法’將供給接地電位或低位準之電位VSS之源極 佈線（金屬佈線）於記憶單元陣列間直線狀配置，而是例如， 配置成梯子狀、格子狀等並相互連接，同時將此等佈線週 期性配置，藉此來改善金屬佈線之電阻。 圖13係顯·示將源極佈線（金屬佈線）格子狀配置並相互連 接，同時將上述佈線週期性配置之NAND型快閃記憶體1 〇 1 之概略構成圖。並且’在圖13中為了便於說明將電路構成、 電路塊、佈線圖案等混合顯示。 圖13所示NAND型快閃記憶體ι〇1，包含：記憶單元矩陣 狀配置之單元陣列1〇2，列解碼器1〇3及104，感測放大器部 (高電壓電晶體區域）1 〇5 ’感測放大器部（低電壓電晶體區 域）106 ’列解碼器1〇3與感測放大器部1〇5及1〇6之交差部 107 ’列解碼器1〇4與感測放大器部ι〇5及ι〇6之交差部1〇8， 單兀源極線（CELLSRC)109，與單元源極線驅動器11〇及 111 ’位元線屏蔽線（BLCRL)驅動器112及113，位元線屏蔽 線（BLCRL)114，及週邊電路部115。在此，單元源極線驅 動器110及111，設於週邊電路部丨丨5，另外，位元線屏蔽線 (BLCRL)驅動器in及113 ’分別設於交差部107、1〇8。 在NAND型快閃記憶體1〇1中，藉由感測放大器部1〇5及 109947.doc 1306290 106之感測放大器電路來進行記憶單元之資料之讀出動 作。並且，因為感測放大器部（高電壓電晶體區域）1〇5中， 使用之閘極氧化膜厚且可以耐受高電壓之電晶體（在此稱 作「咼電壓電晶體」）’故記載為「高電壓電晶體區域」。 另外，因為感測放大器部（低電壓電晶體區域）j〇6中，與用 於感測放大器部（高電壓電晶體區域）1〇5之高電壓電晶體相 比較，由於使用施加低電壓之電晶體（在此稱作「低電壓電 晶體」），故記載為「低電壓電晶體區域」。如圖13所示， 感測放大器部（高壓電晶體區域）1〇5，設於單元陣列1〇2與感 測放大器部-(低壓電晶體區域）丨〇 6之間。 如圖13所示，單元源極線1〇9，在單元陣列1〇2上將佈線 格子狀配置並相互連接，同時將此等佈線週期性配置。單 疋源極線驅動器110 ’含有串聯連接2個η通道型電晶體 110-1及110-2與1個ρ通道型電晶體11〇_3之構成，在2個11通 道型電晶體110-1及110_2之源極或汲極相互連接之連接點 上電性連接有單元源極線109。在此，也有將η通道型電晶 體110-1稱作「放電電晶體」、將η通道型電晶體11〇_2及卩通 道型電晶體110-3稱作「充電電晶體」者。另外，單元源極 線驅動器111，與單元源極線驅動器11〇具有相同之構成， 含有串聯連接2個η通道型電晶體丨丨^丨及丨丨丨^與丨個卩通道 型電晶體111-3之構成，在2個η通道型電晶體“^及丨丨丨一之 之源極或汲極相互連接之連接點上電性連接有單元源極線 109。 如圖13所示，繞成格子狀之單元源極線1〇9，從單元陣列 109947.doc 1306290 102上通過交差部i〇7及108，被拉出到配置於週邊電路部 II 5區域之單元源極線驅動器11〇及丨u。單元源極線驅動器 110及111，包含有向VSS之放電通路（接地通路）ii〇b及 III b(均用空心箭頭表示）、與將單元源極線109充電到1V左 右之電壓之充電通路110a及Ula(均用空心箭頭表示）。從記 憶單元讀出資料時，放電通路及111b ON，單元源極線 109接地。另一方面’向記憶單元寫入資料（資料程式）時， 充電通路1 l〇a及11 la ON，單元源極線1〇9預充電到iv左 右。另外’單元源極線1 〇 9在消去記憶單元之資料時，施加 20V左右之鬲電壓，因此為驅動單元源極線之最終段電 路之單元源極線驅動器110及111，需要由高電壓電晶體來 構成。 在圖14中顯示對應4個位元線對之感測放大器部（高電壓 電晶體區域）105及感測放大器部（低電壓電晶體區域）1〇6之 電路例。 如圖14所示，在NAND型快閃記憶體中，通常採用成對使 用2根位元線（BL_odd及BL_even) ’經由圖14中之S ABL之 節點連接到配置於感測放大器部1 〇6之1個感測放大器上之 構成另外，選擇成對之位元線中之一方位元線時，從圖 14中之BLCRL之節點向另一方位元線供給屏蔽電位，作為 屏蔽發揮功能。 在此，參照圖1 5。圖1 5顯示在圖14所示電路中，對應於i 個位元線對之感測放大器部（高電壓電晶體區域）1〇5及感測 放大器部（低電壓電晶體區域）1 〇6之電路例。另外，在圖i 5 • i〇· 109947.doc 1306290 亦顯示設於交差部107之BLCRL驅動器及設於週邊電路部 115之單元源極線驅動器110之電路構成。並且，圖15中為 了說明在位元線屏蔽線（BLCRL)114及單元源極線 (CELLSRC)109之電流流動，用空心箭頭來表示以BL—odd 作為選擇位元線、以BL— even作為非選擇位元線之情形之 電流流動。 如圖15所示，在選擇位元線側，從預充電電位通過NAND 串向單元源極線驅動器110進行放電，因此電流從選擇位元 線BL — odd通過NAND串，經由單元源極線 (CELLSRC)-109，流向連接到單元源極線驅動器110之η通道 型電晶體110-1之VSS上的節點。另一方面，在非選擇位元 線側，為使非選擇位元線BL_even作為屏蔽電位，非選擇 位元線BL—even電性連接BLCRL驅動器112,電流從非選擇 位元線BL — even經由位元線屏蔽線（BLCRL) 114而流向朝 BLCRL驅動器112之η通道型電晶體112-1之VSS連接之節 點。 位元線屏蔽線（BLCRL) 114之佈線電阻R1比較小。另一方 面，雖然位於單元陣列102之單元源極線（CELLSRC)109之 佈線電阻R2比較小，但位於交差部1 07及週邊電路部11 5之 單元源極線（CELLSRC)109之佈線電阻R3，變得比較大，多 出於單元源極線（CELLSRC)109被拉出部份。 另外，近年來，在NAND型快閃記憶體中，要求從記憶單 元讀出資料之動作高速化。為了實現NAND型快閃記憶體之 資料讀出動作之高速化，需要減小單元源極線1 09之電阻。 109947.doc • 11 - 1306290 這疋因為，尤其若放電時之單元源極線i〇9之電阻大，則會 產生單元源極線109之不必要之電位上昇，以此為誘因而在 位元線上產生雜訊，記憶單元之感測容限減小。 在此，為了說明上述現象，參照圖16。圖16顯示在從記 憶單元讀出資料時，記憶有資料Γ丨」之「丨」單元之位元 線、記憶有資料「〇」<「0」單元之位元線、單元源極線 (CELLSRC)l〇9及位元線屏蔽線（BLCRL)之電位之變化。 仰若單元源極線109之電阻大，則從「〗」單元之位元線向 二兀源極線（CELLSRC)109，流入所謂單元電流（圖16之用 「a」表示之部分），引起單元源極線（cellsrc)i〇9之不必 要之電位上昇(圖16之用rb」表示之部分，有稱作「單元 源極線雜訊」者）。另外，由於「1」單元之位元線電位下 降’本來應為屏蔽電位VSS之鄰接位元線之電位因耦合而

下降藉此，連接被屏蔽之所有位元線之位元線屏蔽線 (BLCRL)之電位下降（圖16之用％」表示之部 >，有稱作「位 凡線屏敝線雜訊」者）。由於位元線屏蔽線之電位下降，「〇」 單元之位元線電位，因來自鄰接之被屏蔽之位元線之雜訊 而下降(圖16之用「d」表示之部分)，「〇」單元之感測容限 咸]例如，除1個記憶單元外所有記憶單元之資料為「1」 之狀況1資料為「G」之記憶單元之位元線電位，通過位 '線屏蔽線之電位而耦合到vss侧，纟電位下降。由於單 _、原極線1 09之電阻大，而產生此種不希望之電位之上昇、 下降’亦即雜訊’位元線之感測容限減小，將對資料之讀 出動作造成大的影響。 109947.doc -12- 1306290 單元源極線109之電阻，其寄生電阻為主要原因。單元源 極線109之寄生電阻，由以下之3種電阻成分所產生。 (1) 由單元陣列102上之佈線產生之電阻成分R( i) (2) 由感測放大器105及ι〇6與列解碼器部1〇3及1〇4之交 差部107及108之佈線產生之電阻成分R(2) (3) 放電電晶體11〇一 1及in 一丨之〇N電阻成分尺(3) 關於上述之（1)之電阻成分R(1)，為了降低單元源極線1〇9 之佈線電阻成分，例如，在單元陣列1〇2上使用第2佈線層 (M2)寬廣地覆蓋單元源極線ι〇9之方法有效。例如，若假定 單兀陣列10·2之縱寬為liooo μηι、橫寬為25〇〇 μηι、第2佈線 層（M2)之覆蓋率為50%、薄片電阻為〇.〇6 Ω/□，則單元陣 列上之佈線電阻R(l)，計算如下。 佈線電阻R(l) = 0.06x11000/(2500/2)=0.53 Ω 其次，關於上述（2)之電阻成分R(2)，由於在感測放大器 105及106與列解碼器部1〇3及1〇4之交差部1〇7及1〇8各種佈 線混雜，所以在該部分確保單元源極線1〇9之充足之佈線寬 度困難。因而實現交差部1〇7及丨08之單元源極線丨〇9之電阻 成分之降低困難。例如，在交差部1〇7及1〇8，分別配置高 450 μηι、寬8μηι之單元源極線109之情形，交差部1〇7及1〇8 之單元源極線1 09之佈線電阻R(2)，分別計算如^。 佈線電阻R(2)= 0.06x500/8 = 3.75 Ω 另外，關於上述之（3)之電阻成分R(3)，為了降低放電電 晶體110-1及111-1之ON電阻，可以加大電晶體之通道寬度 w。另一方面，若加大電晶體之通道寬度w,則放電電晶體 109947.doc 13· 1306290 110-1及111-1之面積負擔（所謂面積佔有率）就會增大，因此 考量於週邊電路部115之放電電晶體no—丨及1U1之配置及 於週邊電路部115整體之放電電晶體丨丨^丨及大小， 來決定通道寬度w ^現狀係以使放電電晶體110_1及111_1 之ON電阻R(3)分別與上述之電阻成分R(2)等同之方式來決 定該通道寬度W。 其結果，上述之（2)感測放大器105及1〇6與列解碼器部 1〇3及1〇4之交差部107及108之佈線電阻成分R(2)，佔接近 單元源極線109整體電阻之一半。因此，為了降低單元源極 線109之電阻，如何能減小上述（2)之交差部1〇7及1〇8之佈線 電阻成分R(2)成為課題。 因此，本發明係鑒於上述情況而完成，其目的在於實現 一種以NAND型快閃記憶體為代表之非揮發性半導體記憶 裝置，其可以降低單元源極線之佈線電阻，抑制資料讀出 時之單元源極線及位元線之雜訊之產生，高速地進行資料 之讀出動作。 【發明内容】 根據本發明，提供一種非揮發性半導體記憶裝置，其特 徵在於包含：單元陣列，其矩陣狀配置串聯連接可電性重 寫之記憶單元之NAND串；感測放大器，其藉由感知連接於 上述記憶單元之位元線之電位來感知上述記憶單元之臨限 值，且包含含有高電壓電晶體之第丨區域與含有低電壓電晶 體之第2區域；單元源極線’其連接於上述nand串之一端； 及第1單it源極線驅動器’其連接於上述單元源極線，且含 109947.doc • 14 - 1306290 有向上述單元源極線供給接地電位或低電位之第1電晶 體’並且上述單元源極線驅動器之上述第j電晶體，配置於 上述感測放大器之上述第1區域。 另外，本發明之非揮發性半導體記憶裝置中，形成於上 述單元陣列上之上述單元源極線，亦可包含配置為格子 狀’相互連接’且週期性配置之佈線。 另外，本發明之非揮發性半導體記憶裝置中，包含連接 上述單元源極線，且含有向上述單元源極線供給高電位之 第2電晶體的第2單元源極線驅動器；上述第2電晶體亦可配 置於上述感·測放大器與列解碼器之交差部或週邊電路。 另外，根據本發明提供一種非揮發性半導體記憶裝置， 其特徵在於包含：單元陣列，其矩陣狀配置串聯連接可電 性重寫之記憶單元之NAND串，·感測放大器，其藉由感知連 接於上述記憶單元之位元線之電位來感知上述記憶單元之 ㈣值包含含有高電壓電晶體之第i區域與含有低電壓 電晶體之第2區域；單元源極線，其連接上述nand串之一 端；及第1單元源極線驅動器，其一端連接上述單元源極 線，另一端連接位元線屏蔽線，且含有經由上述位元線屏 蔽線來向上述單元源極線供給接地電位或低電位之第工電 晶體；並且上述單元源極線驅動器之上述第丨電晶體，配置 於上述感測放大器之上述第1區域。 另外，在本發明之非揮發性半導體記憶裝置中，形成於 上述單元陣列上之上述單元源極線，亦可包含配置為格子 狀’相互連接’且週期性配置之佈線。 109947.doc •15- 1306290 另外，本發明之非揮發性半導體記憶裝 連接上述單元源極線，且 J 含有向上述早元源極線供給高電 位之第2電晶體的第2單元源極線驅動器；上述第巧晶體， 配置於上述感測放大H與列解碼器之交差部或週邊電路。 根據本發明’可以降低向單元源極線驅動器之放電電晶 體放電的放電通道之單^源極線之佈線電阻，由此可以抑 制資料讀出時之單元雷、士 +, t 電机之減少，抑制資料讀出時單元源 極線及位元線產生雜訊，可以高速地進行資料之讀出動作。 另外’根據本發明，藉㈣衡單元祕線之電位與位元 線之電位’可以幾乎消除產生於2個佈線之雜訊，藉此可以

抑制資料讀㈣之單元電流’抑制單元源極線及位元線之 雜訊之產生，可以尚速地進行資料之讀出動作。 【實施方式】 以下對本發明之非揮發性半導體記憶裝置進行詳細說 明。在本實施方式中’作為本發明之非揮發性半導體記憶 裝置以NAND型快閃記憶體為例進行說明。 參照圖1。圖1係顯示本發明之非揮發性半導體記憶裝置 之一例之NAND型快閃記憶體丨之概略方塊圖。圖丨所示之 NAND型快閃記憶體丨包含：記憶單元矩陣狀配置之單元陣 列2，列解碼器部3及4，感測放大器部（高電壓電晶體區 域）5 ’感測放大器部（低電壓電晶體區域）6，列解碼器部3 與感測放大器部5及6之交差部7，列解碼器部4與感測放大 器部5及6之交差部8，以及週邊電路部15。 其次，參照圖2。圖2係更詳細地顯示與本實施方式相關 109947.doc -16 · 1306290 之本發明之NAND型快閃記憶體1之構成圖。並且，在圖1 中為了便於說明，將電路構成、電路塊、佈線圖案等混合 顯示。 與本實施方式相關之本發明之NAND型快閃記憶體1，包 含：單元源極線（CELLSRC)9、放電用單元源極線驅動器 10、以及充電用單元源極線驅動器11及12。

放電用單元源極線驅動器10,含有複數之n通道型電晶體 10-1〜10-k(k為自然數）。此等η通道型電晶體1〇-1〜i〇_k， 擔負單元源極線109之放電，使用高電壓電晶體β在此，將 構成放電用·單元源極線驅動器10之η通道型電晶體ι〇_ι〜 10-k，稱作「放電用電晶體」。本發明之nanD型快閃記憶 體1 ’將由高電壓電晶體所構成之放電用單元源極線驅動器 10 ’亦即放電用電晶體1 〇_ 1〜1 〇_k，設於感測放大器部（高 電壓電晶體區域）5 ’此係本發明之特徵之一。並且，構成 放電用單元源極線驅動器10之放電用η通道型電晶體之數 量、尺寸（通道寬度、通道長度），可以適當地進行設計變更。 本發明之NAND型快閃記憶1中，將放電用單元源極線 驅動器1G配置於感測放大器部（高電壓電晶體區域）5，藉此 在向單元源極線驅動器10之放電用電晶體1〇_丨〜i〇_k放電 之放電通路10b，可以排除先前成為問題之交差部7及8之單 元源極線H)9之佈線電阻。因此，可以降低放電時之單元源 極線1〇9之佈線電阻，藉此可以抑制資料讀出時之單元源極 線及位元線之雜訊之產生，可以古、由 JU间逮地進行資料之讀出動 作。 109947.doc 17- 1306290 另方面，充電用單元源極線驅動器n&i2，設於週邊 電路部H。單元源極線驅動器u，具有串聯連接_通道 型電晶體11-1與1卿通道型電晶體U-2之構成’在各自之源 極或沒極相互連接之連接點上電性連接有單元源極線 109。在此，將n通道型電晶體11-1及p通道型電晶體U-2稱 作充電用電晶體」。另外，充電用單元源極線驅動器 與單元源極線驅動器11具有相同之構成，具有㈣連接_ η通道型電晶體U.!與，通道型電晶體n_2之構成，在各 自之源極或㈣相互連接之連接點上電性連接有單元源極 線109。並且，構成充電用單元源極線驅動器丨丨及^之^通 道型電晶體及pit道型電晶體各自之數量、各自之尺寸（通 道寬度、通道長度），亦可再適當地進行設計變更。 並且，如圖2所示，在本實施方式中，單元源極線 (CELLSRC)9，藉由在單元陣列2上格子狀配置並相互連 接，同時將此等佈線週期性配置之佈線所形成，但單元源 極線（CELLSRC)9之形狀並不限定於此，可以取任何形狀， 例如，亦可藉由在單元陣列上梯子狀配置並相互連接，並 將上述佈線週期性配置之佈線形成，另外亦可如先前一樣 地在單元陣列2之間上直線狀配置單元源極線。 在本實施方式之NAND型快閃記憶體丨中，藉由感測放大 器部5及6之感測放大器電路來感知連接到記憶單元上之位 元線之電位，藉此感知記憶單元之臨限值進行資料之讀出 動作。並且，感測放大器部（高電壓電晶體區域）5，使用高 電壓電晶體，另一方面，感測放大器部（低電壓電晶體區 109947.doc 18· 1306290 域）6,使用低電壓電晶體。如圖丨及2所示，感測放大器部（高 電壓電晶體區域）5，設於單元陣列2與感測放大器部（低電壓 電晶體區域）6之間。 如圖2所示’單元源極線9藉由在單元陣列2上格子狀配置 並相互連接佈線，同時將上述佈線週期性配置形成。因為 放電用單元源極線驅動器1 〇僅由n通道型電晶體所構成，所 以若同樣僅由η通道型電晶體來構成感測放大器部（高電壓 電晶體區域）5之情形，則可通道型高電壓電晶體集中配 置於感測放大器部（高電壓電晶體區域）5，在佈置上具有優 點。 - 如圖2所示’繞成格子狀之單元源極線9，從單元陣列2 上通過交差部7及8 ’被拉出到配置於週邊電路15之區域之 單元源極線驅動器11及12。單元源極線驅動器〖〇，含有向 VSS之放電通路（接地通路）1〇b(用空心箭頭表示）。另外，單 凡源極線驅動器11及12’含有將單元源極線9充電到iv左右 之電壓之充電通路11 a及12a(均用空心箭頭表示）。 從記憶單元讀出資料時，放電通路丨〇b on，單元源極線9 接地（VSS)。另一方面，向記憶單元寫入資料（資料程序）時， 充電通路11a及12a ON，單元源極線9預充電到1 v左右。另 外，單元源極線9在消去記憶單元之資料時，被施加2〇v左 右之高電壓，因此作為驅動單元源極線9之最終段之電路之 單元源極線驅動器11及12，需要由高電壓電晶體來構成。 其次，參照圖3及圖4。圖3顯示本實施方式之對應4個位 元線對之感測放大器部（高電壓電晶體區域）5及感測放大器 109947.doc -19· 1306290 部（低電壓電晶體區域）6之電路例。如圖 国·^所不’對應丨個位

^線對之電路塊以疊層狀之狀態配置，構成感㈣大器部 (高電壓電晶體區域）5。如圖3所示’本實施方式中單元源極 線驅動器叫放電用電晶體）’配置於對應線對之電路 塊、與對應鄰接之！位元線對之電路塊之間，但並不限定於 此，例如，亦可配置於對應2個丨位元線對之電路塊、與對 應鄰接之2個1位元線對之電路塊之間。另外，本實施方式 中1個放電用電晶體對應2個位元線對，但並不限定於此， 放電用電晶體之數量、尺寸（通道寬度、通道長度），可以適 當地進行設-計變更。 其次，圖4中顯示本實施方式之對應4個位元線對之感測 放大器部（兩電壓電晶體區域）5及感測放大器部（低電壓電 晶體區域）6之佈置示意例。在圖4中，γΑΑ」表示活性區域， Gc」表示閘極佈線，「M0」表示第1佈線層，「Ml」表示 第2佈線層’「M2」表示第3佈線層。另外，使用圖中所示 才不3己’來表示從M0向A A之接點，從Μ1向M0之接點，從M2 向Μ1之接點。 單元源極線（CELLSRC)109及VSS佈線，使用藉由金屬（例 如’魅）之立體佈線之M2。因此，單元源極線驅動器1 〇之放 電電晶體’為了使接點從M2向Ml閉合，將從單元陣列2延 伸之位元線（依據Ml)配置於緩和部分。如圖4所示，在本實 施方式該緩和部分位於感測放大器部（高電壓電晶體區域）5 之中央附近。 如同本實施方式之NAND型快閃記憶體1，由於將單元源 109947.doc -20- 1306290 極線驅動器1 〇之放電電晶體配置於感測放大器部之高電壓 電晶體之區域5’藉此利用M2重新拉繞VSS饰線，該VSS佈 線之電阻’作為放電通路之電阻而施加。因此，如何減小 該VSS佈線之電阻成為問題。 通常’感測放大器之高電壓電晶體之區域5，因為有1〇〇 μιη 左右之高度，所以可以確保VSS佈線之寬度達到40 μιη左 右。如此，則VSS佈線之佈線電阻rVSS成為rvss=〇.〇6x 2500/40/2= 1_88 Ω，結果，若考量可以排除先前成為問題 之由上述之（2)感測放大器5及6與列解碼器3及4間之交差部 7及8之佈線-所產生之電阻成分R(2)，則得到與減少一半電 阻成分R(2)等同之效果。 另外，若單元陣列2之字元線方向（橫向）之長度變短，則 佈線電阻之降低效杲會更為顯著。這是因為字元線在感測 放大器之高電壓電晶體區域上沿單元陣列2之横向穿行，所 以若該長度變短，則佈線電阻亦降低。另外，放電電晶體 可以橫向排成一列，可以確保足夠大之通道寬度w,亦可 抑制放電電晶體之ON電阻。 如上所述，本發明之NAND型快閃記憶體丨中，在感測放 大器部(高電壓電晶體區域)5配置放電用單元源極線驅動器 10，藉此在向單元源極線驅動器10之放電用電晶體⑺」〜 I0_k放電之放電通路10b，可以排除先前成為問題之交差部 7及8之單元源極線109之佈線電阻。因此，其結 以 放電時之單元源極線109之佈線電阻，藉此抑制資料讀出時 之單元源極線及位L雜訊之產生’可以高速地進行資

-2U 109947.doc 1306290 料之讀出動作。 [實施例1 ] 在本實施例中’對上述實施方式中說明之本發明之NAND 型快閃記憶體1中’將充電用單元源極線驅動器丨丨及12，分 別配置於交差部7及交差部8之例進行說明。 參照圖5。圖5顯示與本實施例相關之本發明之n AND型快 閃5己憶體2 0之概略構成圖。並且，在圖5所示與本實施例相 關之本發明之NAND型快閃記憶體20中，對於與上述實施方 式中所說明之本發明之NAND型快閃記憶體1相同之構成， 賦予相同符-號，因此在此不再說明。 如圖5所示，本實施例之NAND型快閃記憶體20，將充電 用單元源極線驅動器11及12，分別配置於交差部7及交差部 8 °藉此’充電通路na及12a之單元源極線（CELLSrc)9之 佈線變短’可以減小充電通路lla及l2a之電阻。另外，通 常交差部7及交差部8並不密集地配置有其他電路，在佈置 上有餘地’因此藉由在交差部7及交差部8配置大尺寸之充 電用單元源極線驅動器11及12，可減輕週邊電路部15之面 積負擔，提高週邊電路15之佈置效率，更可以提高NAND 型快閃記憶體20整體之佈置效率。 [實施例2] 在本實施例中，將就上述實施方式中說明之本發明之 NAND型快閃記憶體1中，將均衡單元源極線（CELLSRC)之 電位、與位元線屏蔽線（BLCRL)之電位之電晶體，配置於 最接近單元陣列之感測放大器部之高電壓電晶體區域之例 109947.doc -22- 1306290 進行說明。 參照圖6。圖6顯示與本實施例相關之本發明之Nand型快 閃3己憶體3 0之概略構成圖。並且，圖6所示與本實施例相關 之本發明之NAND型快閃記憶體30,對於與上述實施方式中 所說明之本發明之NAND型快閃記憶體1相同之構成，賦予 相同符號’因此在此不再說明。 本實施例之NAND型快閃記憶體30中，將包含均衡單元源 極線（CELLSRC)之電位、與位元線屏蔽線（BLCRL)之電位 之複數電晶體（均衡用電晶體或放電用電晶體）丨6_ 1〜丨6_k 之放電用單·元源極線驅動器16，配置於最接近單元陣列2 之感測放大器部（高電壓電晶體區域）5。位元線屏蔽線 (BLCRL)17，由位元線屏蔽線驅動器13及14來驅動，處於 VSS電位。並且，均衡用電晶體丨卜丨〜^斗，並不限定於上 述數量，另外該等尺寸（通道寬度、通道長度），亦可適當地 進行設計變更。 其次，參照圖7。圖7顯示本實施例之對應4個位元線對之 感測放大器部（高電壓電晶體區域）5及感測放大器部（低電 壓電晶體區域）6之電路例。如圖7所示，對應丨個位元線對 之電路塊以疊層狀之狀態配置，構成感測放大器部（高電壓 電晶體區域）。如圖7所示，本實施例中單元源極線驅動器 1〇(放電用電晶體）’配置於對應1位元線對之電路塊、與對 應鄰接之1位元線對之電路塊之間，但並不限定於此，例 如，亦可配置於對應2個1位元線對之電路塊、與對應鄰接 之2個1位元線對之電路塊之間。另外，本實施例中，1個放 109947.doc •23- 1306290 電用電晶體（均衡用電晶體）對應2個位元線對，但並不限定 於此，放電用電晶體（均衡用電晶體）之數量、尺寸（通道寬 度、通道長度），可以適當地進行設計變更。 其次，圖8中顯示本實施方式之對應4個位元線對之感測 放大器部（高電壓電晶體區域）5及感測放大器部（低電壓電 晶體區域）6之佈置示意例。在圖8中，與圖4同樣，「AA」表 不活性區域’「CC」表示閘極佈線，「M0」表示第J佈線層， 「Ml」表示第2佈線層，「M2」表示第3佈線層。另外，與 圖4同樣’使用圖中所示標記來表示從M〇向aa之接點，從 Ml向M0之接點，從M2向]Vil之接點。 單元源極線（CELLSRC)9、位元線屏蔽線 vss佈線，使用藉由金屬（例如，鋁）之立體佈線之M2。因 此，單元源極線驅動器10之放電電晶體，為了將接點&M2 向Ml閉合，將從單元陣列2延伸之位元線（依據M1)配置於 緩和部分。如圖4所示，本實施方式中，該緩和部分位於對 應1位元線對之電路塊、與對應鄰接之丨位元線對之電路塊 之間。 在此’參照圖9 ’在與本實施例相關之本發明之nand型 快閃記憶體30中’對均衡單元源極線（CEllSRC)9之電位、 與位元線屏蔽線（BLCRL) 17之電位之情形下之電流流動進 行說明。圖9顯示於圖7及8所示電路中，對應1個位元線對 之感測放大器部（高電壓電晶體區域）5及感測放大器部（低 電壓電晶體區域）6之電路例。另外，圖9亦顯示設於交差部 7之BLCRL驅動器13及設於週邊電路部丨5之單元源極線驅 109947.doc -24- 1306290 動器11之電路構成。並且，圖9中為了說明位元線屏蔽線 (BLCRL)17及單元源極線（CELLSRC)9之電流流動，以 BL_odd作為選擇位元線、以BL_even作為非選擇位元線， 用空心箭頭來表示藉由單元源極線驅動器16之放電用電晶 體16-1〜16-k，在均衡位元線屏蔽線（BLCRL)17之電位與單 元源極線（CELLSRC)9之電位情況下之電流流動。 如圖9所示，在本發明之NAND型快閃記憶體30中，在資 料讀出時，非選擇位元線BL_even連接到位元線屏蔽線17， 從BLCRL驅動器1 3向非選擇位元線BL_even供給接地電位 VSS。同時·，經由單元源極線驅動器16(均衡用電晶體16-1 〜16-k)，選擇位元線側之單元源極線9亦被接地。若根據電 流之流動進行說明，則在資料讀出時，電流從選擇位元線 BL_odd通過NAND串，經由單元源極線驅動器16(均衡用電 晶體16-1〜16-k)，流向連接到BLCRL驅動器13之η通道型電 晶體13-1之VSS的節點。另一方面，在非選擇性位元線側， 電流從非選擇位元線BL_even，經由位元線屏蔽線 (BLCRL)13，流向BLCRL驅動器13之η通道型電晶體13-1之 VSS連接之節點。 位元線屏蔽線（BLCRL)13之佈線電阻R1比較小。另一方 面，雖然在單元陣列2之單元源極線（CELLSRC)9之佈線電 阻R2比較小，但在交差部7及週邊電路部1 5之單元源極線 (CELLSRC)9之佈線電阻R3，變得比較大，多出於單元源極 線（CELLSRC)9被拉出段部份。與本實施例相關之本發明之 NAND型快閃記憶體30，因為不將該單元源極線9中之電阻 109947.doc -25- 1306290 大之部分用作電流通路，所以可以抑制產生於單元源極線9 之雜訊。 在此’參照圖10。圖10顯示從記憶單元讀出資料時，記 憶資料「1」之「1」單元之位元線、記憶資料「〇」之「〇」 單7°之位元線、單元源極線（CELLSRC)9及位元線屏蔽線 (BLCRL)17之電位變化之曲線。 與本實施例相關之本發明之NAND型快閃記憶體30，因為 放電通路上之單元源極線9之電阻小，所以可以抑制從「丄」 單元之位元線向單元源極線（CELLSRC)9，流入所謂單元電 流’可以抑制單元源極線（CELLSRc)9之不必要之電位上昇 (圖10之用「b1」表示之部分）。另外，單元源極線9之電位 之上昇與位元線屏蔽線17之電位之下降，具有相反之關 係’幾乎為同樣大小。這是因為位元線容量之幾乎92〇/〇由 鄰接位元線容量所佔據。因此，藉由在單元陣列2之最近 處’分散配置並均衡用電晶體，均衡單元源極線 9之電位之上昇與位元線屏蔽線丨7之電位，幾乎可以消除產 生於2個佈線之雜訊（圖10之「b，」及「c,」），可以謀求雜訊 量為先前之1/4以下之顯著之改善。因此，因為位元線屏蔽 線（BLCRL)17之電位不下降，所以「〇」單元之位元線之電 位，不會因來自鄰接之被屏蔽位元線之雜訊而下降（圖1〇之 用「d」表示之部分），對r 〇」單元之感測容限不會產生不 良影響。 在此，參照圖11。圖11顯示在從記憶單元讀出資料時， 與本實施例相關之本發明之NAND型快閃記憶體3〇之單元 109947.doc -26 - 1306290 源極線（CELLSRC)9及位元線屏蔽線（BLCRL)17之電位之 變化、與圖13所示NAND型快閃記憶體1 〇〇之單元源極線 (CELLSRC)109及位元線屏蔽線（BLCRL)114之電位之變化 之電腦模擬結果。單元源極線（CELLSRC)9及單元源極線 (CELLSRC)109，出現電位之上昇；位元線屏蔽線 (BLCRL)17及位元線屏蔽線（BLCRL)U4，出現電位之下降。 如圖11清楚地顯示，與本實施例相關之本發明之nand

型快閃記憶體30之單元源極線（CELLSRC)9，幾乎看不出電 位之上昇，位元線屏蔽線（BLCRL)17，亦幾乎看不出電位 之下降。另-一方面，圖13所示NAND型快閃記憶體1〇〇之單 元源極線（CELLSRC)1G9,電位大幅上昇，另外，位元線屏 蔽線（BLCRL)114 ’電位大幅下降°該電腦模擬結果，與圖 10及圖16 —致。 與本實施例相關之本發明之NAND型快閃記憶體3〇，藉由 刀散配，均衡用電晶體16-1〜16_k，均衡單元源極線9之電 位之上昇與位元線屏蔽線17之電位，幾乎可以消除產生於2 佈線之雜訊’藉此可以抑制資料讀出時之單元電流之減 J抑制早源極線及位元線之雜訊之產生，可以高速地 進行資料之讀出動作。 [實施例3] 中對上述實施例2中說明之本發明之NAND型 快閃记憶體3〇中，將#雷田时一 將充電用早兀源極線驅動器11及12，分 夂a ;交差部7及交差部8之例進行說明。 一、圖U。圖！ 2顯示與本實施例㈣之本發明之皿肋 109947.doc -27- 1306290 型快閃記憶體40之概略構成圖。並且，圖12所示之與本實 施例相關之本發明之NAND型快閃記憶體20中，對於與±述 實施方式及實施例2中所說明之本發明之NAND型快閃記•障 體1及本發明之NAND型快閃記憶體30相同之構成，賦予相 同符號，因此在此不再說明。 如圖12所示’本實施例之NAND型快閃記憶體40將充電用 單元源極線驅動器11及12，分別配置於交差部7及交差部 8 °藉此，充電通路11a及12a之單元源極線（CELLSRC)9之 佈線變短，可以減小充電通路11&及l2a之電阻。另外，通 常’交差部-7及交差部8,並不密集地配置有其他電路，在 佈置上有餘地，因此藉由在交差部7及交差部8配置大尺寸 之充電用單元源極線驅動器u&12，可減輕週邊電路部 之面積負擔’提高週邊電路15之佈置效率，進而可提高 NAND型快閃記憶體4〇整體之佈置效率。因此，與資料之讀 出動作之高速化相配合，會顯示出很好之效果。而資料之 瀆出動作之高速化，係藉由分散配置均衡用電晶體Μ」〜 16-k，而均衡單元源極線9之電位上昇與位元線屏蔽線I?之 電位抑制單元源極線及位元線之雜訊之產生而可得者。 f發明之非揮發性半導體記憶裝置，T以實ί見寫入動作 之间速化’並可以實現1^八]^1)型快閃記憶體之系統整體之高 速化口此，根據本發明，可以實現更低價、小型、高速 、大今置之非揮發性半導體記憶裝置。本發明之非揮發性 "導體。己隐裝置’以計算機為首，可以用作數位相機、行 動電話、豕電製品等之電子機器之記憶裝置。 109947.doc -28- 1306290 【圖式簡單說明】 圖1係與本發明之一實施方式相關之nand型快閃記憶體 1之概略構成圖。 圖2係更詳細地顯示與本發明之一實施方式相關之nand 型快閃記憶體1之構成圖。 圖3係本發明之一實施方式之對應4個位元線對之感測放 大器部（咼電壓電晶體區域）5及感測放大器部（低電壓電晶 體區域）6之電路例。 圖4係本發明之一實施方式之對應4個位元線對之感測放 大器(尚電壓電晶體區域）5及感測放大器部（低電壓電晶 體區域）6之佈置示意例。 圖5係與本發明之一實施例相關之：NAND型快閃記憶體20 之概略構成圖。 圖6係與本發明之一實施例相關之NAND型快閃記憶體30 之概略構成圖。 圖7係本發明之一實施方式之對應4個位元線對之感測放 大器部（高電壓電晶體區域）5及感測放大器部（低電壓電晶 體區域）6之電路例。 圖8係本發明之一實施方式之對應4個位元線對之感測放 大器部（高電壓電晶體區域）5及感測放大器部（低電壓電晶 體區域）6之佈置示意例。 圖9係本發明之一實施方式之對應1個位元線對之感測放 大器部（高電壓電晶體區域）5及感測放大器部（低電壓電晶 體區域）6之電路例。 109947.doc • 29- 1306290 圖10係顯示從本發明之一實施例之NAND型快閃記憶體 之記憶單元讀出資料時，記憶資料「1」之r 1」單元之位 兀線、記憶資料「0」之「〇」單元之位元線、單元源極線 、 （CELLSRC)9及位元線屏蔽線（BLCRL)172電位變化之曲 . 線。 圖11係單元源極線（CELLSRC)及位元線屏蔽線（BLCRL) 之電位之電腦模擬結果。 圖12係本發明之一實施例之NAND型快閃記憶體40之概 ® 略構成圖。 圖13係將-源極佈線格狀配置並相互連接，並將上述佈線 週期性配置之NAND型快閃記憶體1 〇 1之概略構成圖。 圖14係對應圖13所示NAND型快閃記憶體1〇1之4個位元 線對的感測放大器部（高電壓電晶體區域）1〇5及感測放大器 部（低電壓電晶體區域）1〇6之電路例。 圖15係圖14所示電路中’對應1個位元線對之感測放大器 部（高電壓電晶體區域）1 〇5及感測放大器部（低電壓電晶體 •自域)1 0 6之電路例。 圖16係從圖13所示NAND型快閃記憶體1 〇 1之記憶單元讀 出資料時’記憶資料「1」之「i」單元之位元線、記憶資 .料「0」之「〇」單元之位元線、單元源極線（cellsrc)1〇9 -及位元線屏蔽線（BLCRL)之電位變化之曲線。 -· 【主要元件符號說明】 1 NAND型快閃記憶體 2 單元陣列 109947.doc • 30- 1306290

3, 4 列解碼器部 5, 6 感測放大器部 7, 8 交差部 9 單元源極線（CELLSRC) 10 放電用單元源極線驅動器 10-1. 〜10-k 放電用電晶體 10b 放電通路 11，12 充電用單元源極線驅動器 11-2 p通道型電晶體 12 - 充電用單元源極線驅動器 13 BLCRL驅動器 15 週邊電路部 16 放電用單元源極線驅動器 16-1 〜16-k 均衡用電晶體 30 NAND型快閃記憶體 40 NAND型快閃記憶體 100 NAND型快閃記憶體 102 單元陣列 103 解碼器部 105, 106 感測放大器部 107, 108 交差部 109 單元源極線 110, 111 單元源極線驅動器 110-1, η通道型電晶體 109947.doc -31- 1306290 110-2 110a, 111a 111 111-3 112, 113 充電通路 單元源極線驅動器 P通道型電晶體 BLCRL驅動器

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Claims (1)

1306®吵012151號專利申請案 -— - L中文申請專利範圍替換本(97年9月） 户年/月/唷修(更)正替換頁 十、申請專利範園： --—------ 1 · 一種非揮發性半導體記憶裝置，其特徵在於：包含： 單元陣列，其矩陣狀配置串聯連接可電性重寫之記憶 單元之NAND串； 感測放大器，其藉由感知連接於上述記憶單元之位元 線之電位來感知上述記憶單元之臨限值，且包含：含有 同電壓電晶體之第丨區域與含有低電壓電晶體之第2區 域； Φ 單元源極線，其連接於上述NAND串之一端； 及第1單元源極線驅動器，其連接於上述單元源極線， 且含有向上述單元源極線供給接地電位或低電位之第： 電晶體；並且 '上述單元源極線驅動器之上述第丨電晶體，配置於上述 感測放大器之上述第1區域。 2.:請求項k非揮發性半導體記憶襄置，其中形成於上述 單兀陣列上之上述單元源極線，包含配置為格子狀，相 互連接’且週期性配置之佈線。 3·如請求们之非揮發性半導體記憶裝置，其中包含連接於 上述單元源極線，且含有向上述單元源極線供給高電位 之第2電晶體之第2單元源極線驅動器；上述第瑱晶體， 配置於上述感測放大器與列解碼器之交差部或週邊電 路0 4. 種非揮發性半導體記憶裝置，其特徵在於：包含： 單元陣列，其矩陣狀配置串聯連接可電性重寫3之記 109947-970911.doc 1306290 單元之NAND串； 感測放大器’其藉由感知連接於上述記憶單元之位元 線之電位來感知上述記憶單元之臨限值，且包含：含有 向電壓電晶體之第1區域與含有低電壓電晶體之第2區 域； 單元源極線，其連接於上述NAND串之一端； 及第1單元源極線驅動器，其一端連接於上述單元源極 線，另一端連接於位元線屏蔽線，且含有經由上述位元 線屏蔽線向上述單元源極線供給接地電位或低電位之第 1電晶體；並且 上述單元源極線驅動器之上述第丨電晶體，配置於上封 感測放大器之上述第1區域。 5.,請求項4之非揮發性半導體記憶裝置，其中形成於上对 單兀陣列上之上述單元源極線，包含配置為格子狀，相 互連接，且週期性配置之佈線。 6.如請求項4之非揮發性半導體記憶裝置，其中包含連接於 上述單元源極線，且含有向上述翠元源極線供給高電位 之弟2電晶體之第2單_極線驅動器；上述第2電晶體， 配置於上述感測放大器與列解碼器之交差部或週邊電 路0 109947-970911.doc