TWI735903B - 半導體記憶裝置 - Google Patents

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TWI735903B
TWI735903B TW108123364A TW108123364A TWI735903B TW I735903 B TWI735903 B TW I735903B TW 108123364 A TW108123364 A TW 108123364A TW 108123364 A TW108123364 A TW 108123364A TW I735903 B TWI735903 B TW I735903B
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高橋好明
鶴戶孝博
櫻井清史
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日商東芝記憶體股份有限公司
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Abstract

實施形態的半導體記憶裝置具有形成於記憶體單元陣列與半導體基板之間的佈線層，且延伸於第1方向的第1高電位佈線、第2高電位佈線、第1低電位佈線、第2低電位佈線、第1分支佈線及第2分支佈線。第1分支佈線與第1低電位佈線電連接，在第1低電位佈線的與第1方向正交的第2方向上的一側上與第1低電位佈線鄰接。第2分支佈線與第2低電位佈線電連接，在第2低電位佈線的第2方向上的另一側上與第2低電位佈線鄰接。第1導孔設為接於第1分支佈線，第2導孔設為接於第2分支佈線。

Description

半導體記憶裝置
實施方式涉及半導體記憶裝置。 [關聯案] 本案根據日本特願2019-49019號(申請日：2019年3月15日)主張優先權。本案透過參照此基礎案包含基礎案的全部的內容。
已存在例如NAND型FLASH記憶體等的半導體裝置。半導體記憶裝置包含形成有複數個佈線圖案的佈線層。於複數個佈線圖案，包含電位不同的複數個佈線圖案。 電位不同的2個佈線圖案鄰接的情況下，以考量了耐壓的佈線間距形成佈線圖案。具體而言，電位不同的2個佈線圖案間的空間、導孔與佈線圖案之間的距離是在考量耐壓之下，需要予以分離。 在另一方面，在半導體製程中的光刻，孤立的圖案容易成為危險點而產生缺陷。為此，在光刻，使2個佈線圖案間的空間為程序上容許的最小的空間較不易成為危險點，使2個佈線圖案間的空間比程序上容許的最小的空間大時，反而容易成為危險點而產生缺陷。一般而言，相鄰之2個佈線圖案方面，程序上容許的最小的空間比在考量了耐壓的情況下的空間小，故在考量耐壓之下增加2個佈線圖案間的空間時，有時因此而產生光刻所致的危險點。此情況下，例如，需要增加各佈線圖案的寬度，可能導致晶片面積的增大。
實施方式提供抑制晶片面積的半導體記憶裝置。 實施形態的半導體記憶裝置具有：記憶體單元陣列，其具備分別可設定為複數位準的閾值電壓中的任一者之複數個記憶單元；複數個第1高電位佈線，其形成於前述記憶體單元陣列與半導體基板之間的佈線層，至少一部分沿著第1方向延伸，且在與前述第1方向正交的第2方向上隔著第1間隔彼此鄰接，被施加高電位；複數個第2高電位佈線，其形成於前述佈線層，至少一部分沿著前述第1方向延伸，且在前述第2方向上隔著前述第1間隔彼此鄰接，被施加前述高電位；第1低電位佈線，其形成於前述佈線層，至少一部分沿著前述第1方向延伸，且與前述複數個第1高電位佈線之中位於前述第2方向的一側之第1高電位佈線隔著第2間隔鄰接；第2低電位佈線，其形成於前述佈線層，至少一部分沿著前述第1方向延伸，且與前述複數個第2高電位佈線之中位於前述第2方向的另一側之第2高電位佈線隔著前述第2間隔鄰接；第1分支佈線，其與前述第1低電位佈線電連接，在前述第1低電位佈線的前述第2方向上的前述一側與前述第1低電位佈線隔著第3間隔鄰接，沿著前述第1方向延伸；第2分支佈線，其與前述第2低電位佈線電連接，在前述第2低電位佈線的前述第2方向上的前述另一側與第2低電位佈線隔著前述第3間隔鄰接，沿著前述第1方向延伸；第1導孔，其以接於前述第1分支佈線的方式設置；和第2導孔，其以接於前述第2分支佈線的方式設置。
以下，參照圖式就實施方式進行說明。 (記憶體系統的構成) 圖1為就涉及實施方式之記憶體系統的構成例進行繪示的方塊圖。本實施方式的記憶體系統具備記憶體控制器1與非揮發性記憶體2。記憶體系統可與主機連接。主機為例如個人電腦、行動裝置等的電子機器。 非揮發性記憶體2將資料非揮發地記憶的半導體記憶裝置，例如具備NAND快閃記憶體。在本實施方式，非揮發性記憶體2當作具有每記憶單元可記憶3bit的記憶單元之NAND記憶體，亦即當作3bit/Cell(TLC：Triple Level Cell)的NAND記憶體進行說明。非揮發性記憶體2被3維化。 記憶體控制器1依來自主機的寫入請求就往非揮發性記憶體2的資料的寫入進行控制。此外，記憶體控制器1依來自主機的讀出請求就從非揮發性記憶體2的資料的讀出進行控制。記憶體控制器1具備RAM(Random Access Memory)11、處理器12、主機介面13、ECC(Error Check and Correct)電路14及記憶體介面15。RAM11、處理器12、主機介面13、ECC電路14及記憶體介面15彼此以內部匯流排16進行連接。 主機介面13將從主機接收的請求、屬使用者資料之寫入資料等輸出至內部匯流排16。此外，主機介面13將從非揮發性記憶體2讀出的使用者資料、來自處理器12的響應等往主機發送。記憶體介面15根據處理器12的指示控制將使用者資料等往非揮發性記憶體2寫入之處理及從非揮發性記憶體2讀出之處理。 處理器12總體控制記憶體控制器1。處理器12為例如CPU(Central Processing Unit)、MPU(Micro Processing Unit)等。處理器12在從主機經由主機介面13接收請求的情況下，進行遵循該請求之控制。例如，處理器12依來自主機的請求，將往非揮發性記憶體2的使用者資料及同位的寫入對記憶體介面15指示。此外，處理器12依來自主機的請求，將從非揮發性記憶體2的使用者資料及同位的讀出，對記憶體介面15指示。 處理器12對儲存於RAM11之使用者資料，決定非揮發性記憶體2上的儲存區域(以下稱為記憶體區域)。使用者資料經由內部匯流排16儲存於RAM11。處理器12將記憶體區域的決定，對屬寫入單位之頁面單位的資料，亦即對頁面資料實施。在本說明書，將儲存於非揮發性記憶體2的1頁面之使用者資料定義為單元資料。單元資料例如被編碼而作為碼字儲存於非揮發性記憶體2。 另外，編碼非必須。記憶體控制器1可在不編碼之下將單元資料儲存於非揮發性記憶體2，惟在圖1是作為一構成例示出進行編碼的構成。記憶體控制器1不進行編碼的情況下，頁面資料與單元資料一致。此外，可根據1個單元資料生成1個碼字，亦可根據單元資料被分割的分割資料生成1個碼字。此外，亦可使用複數個單元資料生成1個碼字。 處理器12按單元資料決定作為寫入目的地的非揮發性記憶體2的記憶體區域。對非揮發性記憶體2的記憶體區域分配物理位址。處理器12就單元資料的寫入目的地的記憶體區域，使用物理位址進行管理。處理器12以指定決定的記憶體區域的物理位址而將使用者資料往非揮發性記憶體2寫入的方式對記憶體介面15指示。處理器12就使用者資料的邏輯位址(主機進行管理的邏輯位址)與物理位址的對應進行管理。處理器12在接收來自主機的包含邏輯位址之讀出請求的情況下，特定與邏輯位址對應之物理位址，指定物理位址而將使用者資料的讀出對記憶體介面15指示。 ECC電路14將儲存於RAM11之使用者資料進行編碼而生成碼字。此外，ECC電路14將從非揮發性記憶體2讀出的碼字進行解碼。RAM11暫時儲存從主機接收的使用者資料直到往非揮發性記憶體2記憶，或暫時儲存從非揮發性記憶體2讀出的資料直到往主機發送。RAM11為例如SRAM(Static Random Access Memory)、DRAM(Dynamic Random Access Memory)等的通用記憶體。 在圖1，示出記憶體控制器1分別具備ECC電路14與記憶體介面15之構成例。然而，亦可ECC電路14內置於記憶體介面15。此外，亦可ECC電路14內置於非揮發性記憶體2。 在從主機接收寫入請求的情況下，記憶體控制器1以下述方式動作。處理器12使寫入資料暫時記憶於RAM11。處理器12讀出儲存於RAM11之資料，輸入至ECC電路14。ECC電路14將輸入之資料進行編碼，將碼字輸入至記憶體介面15。記憶體介面15將被輸入之碼字寫入至非揮發性記憶體2。 在從主機接收讀出請求的情況下，記憶體控制器1以下述方式動作。記憶體介面15將從非揮發性記憶體2讀出的碼字輸入至ECC電路14。ECC電路14將被輸入之碼字進行解碼，將被解碼之資料儲存於RAM11。處理器12將儲存於RAM11之資料，經由主機介面13發送至主機。 圖2為就本實施方式的非揮發性記憶體的構成例進行繪示的方塊圖。非揮發性記憶體2具備NAND I/O介面21、控制部22、NAND記憶體單元陣列23、感測放大器電路24及字線驅動器25。非揮發性記憶體2例如由1晶片的半導體基板(例如矽基板)所成。 NAND I/O介面21接收從記憶體控制器1輸出的寫入賦能信號WEn、讀出賦能信號REn、位址鎖存賦能信號ALE、指令鎖存賦能信號CLE等的控制信號。此外，NAND I/O介面21接收從記憶體控制器1輸出的指令、位址、資料。 控制部(控制電路)22從NAND I/O介面21接收控制信號、指令、位址、資料，根據該等，就非揮發性記憶體2的動作進行控制。控制部22例如根據控制信號、指令、位址、資料就字線驅動器25、感測放大器電路24進行控制，執行寫入動作、讀出動作、消去動作等。 控制部22在被輸入寫入指令之情況下，控制感測放大器電路24與字線驅動器25而將伴隨寫入指令被輸入的資料往NAND記憶體單元陣列23上的被指定之位址進行寫入。此外，控制部22在被輸入讀出指令的情況下，控制感測放大器電路24與字線驅動器25而從NAND記憶體單元陣列23上的被指定之位址讀出資料。 例如，控制部22為了往含於NAND記憶體單元陣列23之記憶單元(記憶體單元電晶體)MT寫入資料，控制透過字線驅動器25往複數個字線WL施加的電壓、透過感測放大器電路24施加於複數個位元線BL之電壓(位元線電壓)。 感測放大器電路24被構成為，可複數個位元線BL獨立施加電壓(或電流)，此外可獨立就複數個位元線BL的電壓(或電流)進行檢測而就各記憶體單元MT的資料進行檢測。亦即，感測放大器電路24包含經由複數個位元線BL就複數個記憶單元MT的資料進行檢測，同時對複數個位元線BL施加位元線電壓的複數個感測放大器單元SAU。 字線驅動器25被構成為，可複數個字線及選擇閘極線獨立施加編程電壓等的各種電壓。亦即，字線驅動器25可對複數個字線施加編程電壓。 (NAND記憶體單元陣列的構成) 圖3為就3維構造的NAND記憶體單元陣列23的區塊的構成例進行繪示的圖。圖3示出構成3維構造的NAND記憶體單元陣列(以下稱為記憶體單元陣列)23之複數個區塊之中的1個區塊BLK。記憶體單元陣列的其他區塊亦具有與圖3同樣的構成。記憶體單元陣列23如後述般具備分別可設定為複數位準的閾值電壓中的任一者的複數個記憶單元MT。亦即，記憶體單元陣列23具備分別可設定為複數位準的閾值電壓中的任一者的複數個記憶單元MT。 如圖示，區塊BLK包含例如4個串單元(SU0~SU3)。此外各個串單元SU包含複數個NAND串NS。NAND串NS的各者此處包含8個記憶單元MT(MT0~MT7)、和選擇電晶體ST1、ST2。另外，含於NAND串NS之記憶單元MT的個數此處雖為8個，惟不限於8個，例如亦可為32個、48個、64個、96個。選擇電晶體ST1、ST2在電路上示出為1個電晶體，惟構造上亦可與記憶體單元電晶體相同。此外，例如要提高截止特性，選擇電晶體ST1、ST2方面，可分別使用複數個選擇電晶體。再者，在記憶單元MT與選擇電晶體ST1、ST2之間，可設置虛設單元電晶體。 記憶單元MT是於選擇電晶體ST1、ST2間，以串聯連接的方式配置。一端側的記憶單元MT7連接於選擇電晶體ST1，另一端側的記憶單元MT0連接於選擇電晶體ST2。 串單元SU0~SU3中的各選擇電晶體ST1的閘極分別連接於選擇閘極線SGD0~SGD3。另一方面，選擇電晶體ST2的閘極在相同的區塊BLK內的複數個串單元SU間共通連接於相同的選擇閘極線SGS。此外，在相同的區塊BLK內的記憶單元MT0~MT7的閘極分別共通連接於字線WL0~WL7。亦即，相對於字線WL0~WL7及選擇閘極線SGS在相同區塊BLK內的複數個串單元SU0~SU3間被共通連接，選擇閘極線SGD是即使在相同區塊BLK內仍按串單元SU0~SU3獨立。 於構成NAND串NS的記憶單元MT0~MT7的閘極，分別連接字線WL0~WL7。亦即，複數個字線WL連接於複數個記憶單元MT的閘極。於區塊BLK內在相同列的記憶單元MTi的閘極連接於相同的字線WLi。 各NAND串NS連接於對應的位元線BL。因此，各記憶體單元MT經由予以含於NAND串NS的選擇電晶體ST、其他記憶單元MT，連接於位元線BL。複數個位元線BL連接於分別包含複數個記憶單元MT的複數個NAND串NS的一端。 如上述，在相同的區塊BLK內的記憶單元MT的資料總括而被消去。另一方面，資料的讀出及寫入以記憶體單元群組MG單位(或頁面單位)進行。在本說明書，將連接於1個字線WLi，且屬於1個串單元SU的複數個記憶單元MT定義為記憶體單元群組MG。在本實施方式，非揮發性記憶體2為可保存3位元(8值)的資料的TLC(Triple Level Cell)的NAND記憶體。因此，1個記憶體單元群組MG可保存3頁面份的資料。各記憶體單元MT可保存的3位元分別與此3頁面對應。 圖4為涉及本實施方式之形成非揮發性記憶體2的半導體晶片的平面布局圖。如示於圖4，在半導體基板30上，搭載記憶體單元陣列23的周邊電路。此處，示出配置感測放大器電路24的複數個耦接電路BLHU與複數個感測放大器單元SAU之感測放大器區域30a、及配置感測放大器電路24的複數個鎖存電路XDL的資料鎖存區域30b。感測放大器區域30a與資料鎖存區域30b在3維的NAND記憶體單元陣列23的Z方向上的下方，沿著X方向排列而配設。接近NAND記憶體單元陣列23的複數個位元線BL(上部位元線BLU)以沿著X方向延伸的方式形成。將各位元線BL之中配置於比NAND記憶體單元陣列23上側的部分，稱為上部位元線BLU，將各位元線BL之中配置於比NAND記憶體單元陣列23下側(接近半導體基板30之側)的部分，稱為下部位元線BLL。 再者，在半導體基板30上，排列設置控制部22的控制電路區域30c、設置含於NAND I/O介面21的輸出入緩衝器的輸出入緩衝器區域30d、及設置輸出入墊群PD的輸出入墊區域30e。此外輸出入墊群PD集於半導體晶片的一側，沿著半導體晶片的一邊(Y方向)排列。 圖5A是為了就NAND記憶體單元陣列23、和設於其下部的感測放大器電路24的連接關係進行說明用的示意平面圖。圖5A之上圖為NAND記憶體單元陣列23的平面圖。圖5A的下圖為就NAND記憶體單元陣列23的Z方向上設於下部的感測放大器電路24等的周邊電路的佈局進行繪示的平面圖。 此外，圖5B為非揮發性記憶體2的Z方向的剖面圖。圖5B示出連接於各位元線BL的耦接電路BLHU與感測放大器單元SAU的一部分的電晶體。如示於圖5B，在半導體基板30上，設置高耐壓電晶體用的井區HVR、和低耐壓電晶體用的井區LVR。井區HVR包含n型井nHVR與p型井pHVR。井區LVR包含n型井nLVR與p型井pLVR。 於井區HVR，形成後述的高耐壓n通道MOS電晶體143，於井區LVR，形成後述的低耐壓n通道MOS電晶體142等。 位元線BL包含配置於比記憶體單元陣列23上側的上部位元線BLU、和配置於比記憶體單元陣列23下側的下部位元線BLL。上部位元線BLU經由接觸插塞CP1連接於層間絕緣膜RI內的下部位元線BLL。下部位元線BLL與高耐壓n通道MOS電晶體143經由接觸插塞CP2連接。高耐壓n通道MOS電晶體143進一步經由接觸插塞CP3與感測放大器線SAL連接。感測放大器線SAL與後述的低耐壓n通道MOS電晶體142經由接觸插塞CP4連接。低耐壓n通道MOS電晶體142進一步經由接觸插塞CP5與後述的節點SCOM連接。下部位元線BLL、感測放大器線SAL及節點SCOM配設於半導體基板30與記憶體單元陣列23之間的佈線層區域內。 如示於圖5A及圖5B，在NAND記憶體單元陣列23之上部，形成複數個上部位元線BLU。再者，於NAND記憶體單元陣列23，設置為了與複數個上部位元線BLU的電連接用的兩個連接區域RCU。於各連接區域RCU，形成為了與上部位元線BLU的電連接而沿著Z方向形成的複數個接觸插塞CP。兩個連接區域RCU彼此分離而沿著X方向配設。 半導體基板30上的感測放大器區域30a包含複數個(此處4個)副區域SA、和複數個(此處2個)分接兼耦接區域TH1、TH2。各副區域SA包含複數個感測放大器單元SAU。各分接兼耦接區域TH1、TH2包含為了與在Z方向的上或下方向的連接用的複數個連接部、和複數個耦接電路。 分接兼耦接區域TH1涉及構成位元線BL的一部分的下部位元線BLL中的奇數的複數個位元線，分接兼耦接區域TH2涉及構成位元線BL的一部分的下部位元線BLL中的偶數的複數個位元線。 從佈線層區域WR的複數個位元線BL中的奇數的各位元線於分接兼耦接區域TH1，連接於對應的連接部(亦即分接部)。從佈線層區域WR的位元線中的偶數的各位元線於分接兼耦接區域TH2連接於對應的連接部(亦即分接部)。 分接兼耦接區域TH1的各位元線BL的信號經由對應的耦接電路，經由未圖示的佈線圖案而供應至分接兼耦接區域TH1的兩側的副區域SA。例如，對分接兼耦接區域TH1的兩個副區域SA的一方，被供應奇數的位元線BL1、5、9…的信號，對兩個副區域SA的另一方，被供應奇數的位元線BL3、7、11…的信號。 同樣，分接兼耦接區域TH2的各位元線BL的信號經由對應的耦接電路，經由未圖示的佈線圖案而供應至分接兼耦接區域TH2的兩側的副區域SA。例如，對分接兼耦接區域TH2的兩個副區域SA的一方，被供應偶數的位元線BL0、4、8…的信號，對兩個副區域SA的另一方，被供應奇數的位元線BL2、6、10…的信號。 此外，資料鎖存區域30b內的後述的各鎖存電路XDL與各感測放大器單元SAU經由匯流排DBUS連接。因此，對分接兼耦接區域TH1、TH2，輸入HV系的位元線BL的信號，且於分接兼耦接區域TH1、TH2之上方的佈線層，配設為了將資料鎖存區域30b的複數個鎖存電路XDL、和各副區域SA內的各感測放大器單元SAU進行連接的LV系的複數個匯流排DBUS用的複數個佈線圖案。形成於佈線層的複數個佈線圖案的一部分構成下部位元線BLL的一部分，其他一部分構成複數個匯流排DBUS的一部分。 圖6為就分接兼耦接區域TH1的複數個連接部、和複數個耦接電路的配置進行繪示的圖。此處，就各分接兼耦接區域TH1、TH2具有16個耦接電路的情況進行說明。 另外，分接兼耦接區域TH2是僅偶數的位元線BL的處置與分接兼耦接區域TH1不同，分接兼耦接區域TH2的構成具有與分接兼耦接區域TH1相同的構成。因此，此處僅就分接兼耦接區域TH1的構成進行說明，分接兼耦接區域TH2的構成說明省略。 分接兼耦接區域TH1具有帶狀地配置於中心部分的連接部BLTAP。於分接兼耦接區域TH1，在連接部BLTAP的兩側，配置16個耦接電路BLHU。連接部BLTAP具有為了與上方的佈線圖案的電連接用的16個連接區域(亦即分接區域)。 各連接區域與對應的耦接電路BLHU連接。在圖6，連接部BLTAP的8個連接區域與下側的8個耦接電路BLHU＜1＞、＜5＞、＜9＞、…＜29＞連接。同樣，連接部BLTAP的別的8個連接區域與上側的8個耦接電路BLHU＜3＞、＜7＞、＜11＞、…＜31＞連接。 各連接區域與各耦接電路BLHU之間經由佈線層區域WR中的1個或2個以上的佈線層中的佈線圖案而連接。各耦接電路BLHU與副區域SA內的對應的感測放大器單元SAU經由未圖示的佈線而連接。 圖7為就各分接兼耦接區域TH1、TH2與各感測放大器單元SAU的連接關係進行繪示的圖。於圖7之上側，以箭頭示出從涉及奇數的複數個位元線BL之分接兼耦接區域TH1與複數個感測放大器單元SAU的連接。於圖7的下側，以箭頭示出從涉及偶數的複數個位元線BL之分接兼耦接區域TH2與複數個感測放大器單元SAU的連接。 圖8為就複數個感測放大器單元SAU與複數個鎖存電路XDL的連接關係進行繪示的圖。涉及奇數的下位的複數個位元線BL之複數個感測放大器單元SAU經由匯流排DBUS_OL，與對應的複數個鎖存電路XDL連接。涉及奇數的上位的複數個位元線BL之複數個感測放大器單元SAU經由匯流排DBUS_OH，與對應的複數個鎖存電路XDL連接。 涉及偶數的下位的複數個位元線BL之複數個感測放大器單元SAU經由匯流排DBUS_EL，與對應的複數個鎖存電路XDL連接。涉及偶數的上位的複數個位元線BL之複數個感測放大器單元SAU經由匯流排DBUS_EH，與對應的複數個鎖存電路XDL連接。 圖9為就涉及本實施方式之非揮發性記憶體2具備的NAND記憶體單元陣列23的記憶體區域MR的剖面構造的一例進行繪示的剖面圖。如示於圖9，於記憶體區域MR，非揮發性記憶體2包含半導體基板30、導電體31~47、記憶體柱MP、以及接觸部C0、C1、C2及CP。另外，在以下說明的圖式，形成於半導體基板30之上表面部分的P型或N型的井區、形成於各井區內的雜質擴散區域、和將井區間進行絕緣的元件分離區域的個別的圖示省略。 於記憶體區域MR，在半導體基板30上，設置例如複數個接觸部C0。複數個接觸部C0連接於設在半導體基板30的雜質擴散區域(未圖示)。在半導體基板30上，經由佈線層區域WR配置NAND記憶體單元陣列23。 在各接觸部C0上，設置形成佈線圖案的導電體31。導電體31的複數個佈線圖案的一部分為上述的位元線BL的一部分、往後述的鎖存電路XDL的匯流排DBUS的一部分。此外，複數個佈線圖案的其他一部分為各種電晶體的一部分的佈線。該情況下，在相鄰之導電體31間的區域附近，設置閘極電極GC，此情況下，相鄰之其中一個導電體31連接於電晶體的汲極，另一個導電體31連接於電晶體的源極。 於各導電體31上，設置例如接觸部C1。在各接觸部C1上，設置例如導電體32。在導電體32上，設置例如接觸部C2。在接觸部C2上，設置例如導電體33。 如上述般，導電體31、32、33的各佈線圖案配設於感測放大器電路24與NAND記憶體單元陣列23之間的佈線層區域WR。以下，將設置導電體31、32、33的佈線層，分別稱為佈線層D0、D1、D2。佈線層D0、D1、D2設於非揮發性記憶體2的下層部分。另外，此處，於佈線層區域WR，雖設置3個佈線層，惟於佈線層區域WR，亦可設置2個以下的佈線層或4個以上的佈線層。 於導電體33之上方，經由例如層間絕緣膜設置導電體34。導電體34為例如形成為平行於XY平面的板狀的源極線SL。於導電體34之上方，與各串單元SU對應而例如依序層積導電體35~44。在此等導電體之中相鄰於Z方向之導電體之間，設置未圖示的層間絕緣膜。 與1個串單元SU對應的構造體設於相鄰之槽縫SLT間。槽縫SLT變寬於例如Y方向及Z方向，將設於未圖示的相鄰之串單元SU的導電體35~44間絕緣。 導電體35~44中的各者例如形成為平行於XY平面的板狀。例如，導電體35與選擇閘極線SGS對應，導電體36~43分別與字線WL0~WL7對應，導電體44與選擇閘極線SGD對應。 各記憶體柱MP設為將導電體35~44中的各者貫通的柱狀，與導電體34接觸。記憶體柱MP例如被構成為包含區塊絕緣膜48、電荷存儲膜49、隧道氧化膜50及半導體材料51。 區塊絕緣膜48於設於以非揮發性記憶體2的製程而形成的記憶體孔的內壁的區塊絕緣膜48的內壁，設置電荷存儲膜49。電荷存儲膜49作用為記憶體單元電晶體MT的電荷存儲層。於電荷存儲膜49的內壁，設置隧道氧化膜50。於隧道氧化膜50的內壁，設置半導體材料51。半導體材料51包含導電性的材料，作用為NAND串NS的電流路徑。於半導體材料51的內壁，亦可形成其他不同的材料。 例如，記憶體柱MP與導電體35相交的部分作用為選擇電晶體ST2。記憶體柱MP與導電體35~44分別相交的部分作用為記憶體單元電晶體(記憶單元)MT。記憶體柱MP與導電體44相交的部分作用為選擇電晶體ST1。 在比記憶體柱MP之上表面靠上層，隔著層間絕緣膜而設置導電體45。導電體45形成為延伸於X方向的線狀，與位元線BL對應。複數個導電體45在Y方向上隔著間隔而排列(未圖示)。導電體45與按串單元SU對應的1個記憶體柱MP電連接。 具體而言，於各串單元SU，接觸插塞CP設於例如各記憶體柱MP內的半導體材料51上，1個導電體45設於接觸插塞CP上。另外，不限定於如此的構成，記憶體柱MP及導電體45間亦可經由複數個接觸部、佈線等連接。 在比設置導電體45之層更上層，隔著層間絕緣膜而設置導電體46。在比設置導電體46之層更上層，隔著層間絕緣膜而設置導電體47。 導電體46及47例如對應於設於記憶體單元陣列23之佈線、和為了將設於記憶體單元陣列23下之周邊電路進行連接用的佈線。導電體46與47之間能以未圖示的柱狀的接觸部連接。此處，將設置導電體45之層稱為佈線層M0，將設置導電體46之層稱為佈線層M1，將設置導電體47之層稱為佈線層M2。 依如以上的構成時，如示於圖5A及圖5B，在各分接兼耦接區域TH1、TH2之上方的佈線層區域WR中的1或2以上的佈線層，存在HV系的下部位元線BLL的複數個佈線圖案與LV系的匯流排DBUS的複數個佈線圖案摻雜的區域。 (資料的寫入動作) 接著，就本實施方式相關的資料的寫入動作簡單進行說明。首先，寫入動作大致包含編程動作與驗證動作。 編程動作為將電子注入至電荷存儲膜49從而使閾值電壓上升(或禁止注入從而予以維持閾值)動作。在以下，將使閾值電壓上升的動作稱為「“0”編程」或「“0”寫入」，對作為“0”編程對象的位元線BL賦予“0”資料。另一方面，將予以維持閾值電壓的動作稱為「“1”編程」、「“1”寫入」或「寫入禁止」，對作為“1”編程對象的位元線BL賦予“1”資料。 驗證動作為在編程動作後讀出資料從而就記憶單元(記憶體單元電晶體)MT的閾值電壓是否到達目標位準進行判定的動作。到達目標位準之記憶單元MT之後被設為寫入禁止。 重複以上的編程動作與驗證動作的組合，使得記憶單元MT的閾值上升至目標位準。 圖10為就在寫入動作時的各佈線的電位變化進行繪示的圖。圖10示出在編程動作時的各佈線的電位變化。如圖示，首先感測放大器電路24對各位元線BL轉送編程資料。對被賦予“0”資料的位元線BL作為“L”等級施加接地電壓VSS(例如0V)。對被賦予“1”資料的位元線BL作為“H”等級施加寫入禁止電壓Vinhibit(例如2.5V)。 此外字線驅動器25選擇任一個區塊BLK，再者選擇任一個串單元SU。並且，對在選擇的串單元SU之選擇閘極線SGD施加例如5V，使選擇電晶體ST1為導通狀態。另一方面，對選擇閘極線SGS施加電壓VSS，從而使選擇電晶體ST2為關斷狀態。 再者字線驅動器25對在選擇區塊BLK之非選擇串單元SU及在非選擇區塊BLK之非選擇串單元SU的選擇閘極線SGD及SGS施加電壓VSS，使選擇電晶體ST1及ST2為關斷狀態。此外，源極線SL設為例如1V(比選擇閘極線SGS的電位高的電位)。 之後，字線驅動器25使在選擇區塊BLK之選擇串單元SU的選擇閘極線SGD的電位為例如2.5V。此電位為與被賦予“0”資料(0V)的位元線BL對應的選擇電晶體ST1予以導通，而與被賦予“1”資料(2.5V)的位元線BL對應的選擇電晶體ST1予以截止的電壓。 並且字線驅動器25於選擇區塊BLK選擇任一個字線WL，對選擇字線施加電壓Vpgm，對其他非選擇字線WL施加電壓Vpass_pgm。電壓Vpgm是為了透過隧道現象將電子注入至電荷存儲膜49用的高電壓，Vpgm＞Vpass_pgm。 (驗證動作) 驗證動作為就選擇記憶體單元MT的閾值電壓是否到達驗證位準，亦即就是否已寫入選擇記憶體單元MT所期望的資料進行檢證的動作。亦即，驗證動作是作為寫入動作的一環而為了驗證選擇記憶體單元MT的閾值電壓而被執行的讀出動作。 圖11為就在驗證動作時的各佈線的電位變化進行繪示的圖。字線驅動器25選擇被進行編程動作的區塊BLK及串單元SU，對在選擇的區塊BLK之選擇閘極線SGS及在選擇的串單元SU之選擇閘極線SGD，施加例如5V。據此，在含於選擇的串單元SU之NAND串NS，選擇電晶體ST1與選擇電晶體ST2雙方成為導通狀態。 在另一方面，對在非選擇的區塊BLK之選擇閘極線SGS及在選擇的區塊BLK的非選擇的串單元SU之選擇閘極線SGD施加電壓VSS，使選擇電晶體ST1及/或ST2為關斷狀態。據此，在含於非選擇的串單元SU之NAND串NS，至少選擇電晶體ST1成為關斷狀態。此外，在含於非選擇的區塊BLK的NAND串NS，選擇電晶體ST1與選擇電晶體ST2雙方成為關斷狀態。 此外，字線驅動器25於選擇區塊BLK選擇任一個字線WL，對選擇字線施加電壓Vread，對其他非選擇字線WL施加電壓Vpass_read。例如，進行為了使記憶單元MT的閾值電壓為狀態A用的編程動作的情況下，在驗證動作使用電壓AV作為電壓Vread。同樣，進行為了使記憶單元MT的閾值電壓為狀態B用的編程動作的情況下，在驗證動作使用電壓BV作為電壓Vread。電壓Vpass_read是為了使連接於非選擇字線WL之記憶單元MT在無關乎其等的閾值電壓之下導通用的電壓，Vpass_read＞Vread(GV)。 並且，感測放大器電路24將各位元線BL充電為電壓Vbl。電壓Vbl比源極線SL的電壓Vsl大，Vbl＞Vsl。據此，在含於選擇的串單元SU之NAND串NS，依連接於選擇字線WL的記憶單元MT的閾值電壓，從位元線BL側往源極線SL側，電流流通(或不流通)。據此，可就閾值電壓是否上升至期望的等級進行檢證。 如上述般，寫入動作重複包含編程動作與驗證動作的循環從而被執行。在編程動作，對選擇字線WL施加編程電壓Vpgm。接著在驗證動作，對應於檢證的閾值位準，施加電壓AV~GV中至少一者。另外，於各迴路，編程動作被執行後，有時驗證動作被執行複數次。反之，於各迴路，編程動作被執行後，有時驗證動作不被執行。 於資料的讀出時，對記憶單元MT施加讀出電壓，依記憶單元MT的閾值比讀出電壓低或高，決定資料亦即該記憶單元MT的閾值位準。 (感測放大器電路) 接著，對各位元線BL供應位元線電壓，同時就進行記憶於記憶單元MT的資料的讀出及驗證動作的感測放大器電路24的感測放大器單元SAU進行說明。 圖12為就圖1中的感測放大器電路24的具體的構成的一例進行繪示的電路圖。感測放大器電路24包含與位元線BL0~BL(m-1)分別建立關聯的複數個感測放大器單元SAU，於圖12示出連接於1個位元線BL的1個感測放大器單元SAU的詳細的電路構成。 感測放大器單元SAU如示於圖12包含感測放大器部S/A、鎖存電路SDL、ADL、BDL及CDL、預充電電路LPC以及DBUS開關DSW。感測放大器單元SAU經由耦接電路BLHU連接於位元線BL。感測放大器部S/A以及鎖存電路SDL、ADL、BDL、CDL以可彼此接收資料的方式透過匯流排LBUS連接。匯流排LBUS經由DBUS開關DSW連接於匯流排DBUS，鎖存電路XDL連接於匯流排DBUS。亦即，感測放大器單元SAU經由匯流排DBUS而與鎖存電路XDL連接。鎖存電路SDL、ADL、BDL、CDL及XDL將讀出及寫入資料及後述的各種資料暫時保存。鎖存電路XDL經由匯流排DBUS連接於控制部22，在感測放大器單元SAU與控制部22之間使用於資料的輸出入。1個匯流排DBUS被複數個例如4個感測放大器單元SAU共有。 耦接電路BLHU包含高耐壓n通道MOS電晶體143。電晶體143的一端連接於位元線BL，電晶體143的另一端經由感測放大器線SAL連接於感測放大器單元SAU。對電晶體143的閘極輸入信號BLS。信號BLS是為了就位元線BL與感測放大器單元SAU的電連接進行控制用的信號。 感測放大器部S/A包含低耐壓n通道MOS電晶體141、142、144、145、146以及147、低耐壓p通道MOS電晶體140及電容器149。 對電晶體142的閘極，輸入信號BLC。電晶體142的一端連接於電晶體143的另一端，電晶體142的另一端連接於節點SCOM。電晶體142將對應的位元線BL，箝位於與信號BLC對應的電位。 電晶體141的一端連接於節點SCOM，電晶體141的另一端連接於電晶體140的另一端。對電晶體141的閘極，輸入信號BLX。 電晶體140的閘極連接於鎖存電路SDL的節點INV。電晶體140的一端連接於電源電壓VDD。電晶體144的閘極連接於鎖存電路SDL的節點INV。電晶體144的一端連接於節點SCOMO，電晶體144的另一端連接於節點SRC。對節點SRC施加例如接地電壓VSS。 電晶體146的一端連接於節點SEN，電晶體146的另一端連接於節點SCOM。對電晶體146的閘極，輸入信號XXL。 電晶體145的一端連接於電晶體140的另一端，電晶體145的另一端連接於節點SEN。對電晶體145的閘極，輸入信號HLL。 電容器149的一端連接於節點SEN，對電容器149的另一端輸入時鐘信號CLK。 電晶體147的閘極連接於節點SEN。電晶體147的一端連接於電晶體148的另一端，電晶體147的另一端被接地。電晶體147作用為就節點SEN的電壓進行感測的感測電晶體。 電晶體148的一端連接於匯流排LBUS，電晶體148的另一端連接於電晶體147的一端。對電晶體58的閘極，輸入信號STB。 鎖存電路SDL包含反相器150及151以及n通道MOS電晶體152及153。反相器150的輸入節點連接於節點LAT，反相器150的輸出節點連接於節點INV。反相器151的輸入節點連接於節點INV，反相器151的輸出節點連接於節點LAT。電晶體152的一端連接於節點INV，電晶體152的另一端連接於匯流排LBUS，對電晶體152的閘極輸入控制信號STI。電晶體153的一端連接於節點LAT，電晶體153的另一端連接於匯流排LBUS，對電晶體153的閘極輸入控制信號STL。於節點LAT被保存的資料相當於在鎖存電路SDL被保存的資料，於節點INV被保存的資料相當於在節點LAT被保存的資料的反轉資料。 預充電電路LPC將匯流排LBUS預充電。預充電電路LPC包含低耐壓n通道MOS電晶體160。對電晶體160的閘極輸入信號LBP。電晶體160的一端連接於匯流排LBUS，對電晶體160的另一端施加電壓VHLB。預充電電路LPC對匯流排LBUS轉送電壓VHLB，從而將匯流排LBUS預充電。 DBUS開關電路DSW將匯流排LBUS與匯流排DBUS進行連接。DBUS開關電路DSW包含低耐壓n通道MOS電晶體161。對電晶體161的閘極輸入信號DBS。電晶體161的一端連接於匯流排LBUS，電晶體161的另一端經由匯流排DBUS連接於鎖存電路XDL。 鎖存電路ADL、BDL、CDL儲存在資料的寫入時與目標位準對應的位元資料。 鎖存電路SDL例如包含反相器150、151及n通道MOS電晶體152、153。反相器150的輸入節點及反相器151的輸出節點連接於節點LAT。反相器151的輸入節點及反相器150的輸出節點連接於節點INV。透過反相器150、151，保存節點INV、LAT的資料。從控制部22的寫入資料供應至節點LAT。於節點INV保存的資料為保存於節點LAT的資料的反轉資料。 電晶體152的汲極源極路徑的一端連接於節點INV，另一端連接於匯流排LBUS。此外，電晶體153的汲極源極路徑的一端連接於節點LAT，另一端連接於匯流排LBUS。對電晶體153的閘極輸入控制信號STL，對電晶體152的閘極輸入控制信號STI。 另外，各鎖存電路ADL、BDL、CDL、及XDL的電路構成與鎖存電路SDL同樣，故省略說明。另外，供應至感測放大器單元SAU的各種控制信號為從控制部22提供者。 感測放大器部S/A包含例如p通道MOS電晶體140、n通道MOS電晶體141~148及電容器149。感測放大器部S/A於讀出動作就被讀出至對應的位元線BL的資料進行感測，判定讀出的資料為“0”或“1”。此外，感測放大器部S/A於編程動作將對應的位元線BL設定為與寫入資料“0”、“1”對應的電壓值。 於感測放大器部S/A，在編程動作，涉及電晶體140~144。在供應為內部電源電壓之電壓VDD之電源線與節點SCOM之間，串聯連接電晶體140的源極汲極路徑及電晶體141的汲極源極路徑。此外，在節點SCOM與供應為接地電壓之電壓VSS的節點SRC之間，連接電晶體144的汲極源極路徑。此外，在節點SCOM與位元線BL之間串聯連接電晶體142的汲極源極路徑及電晶體143的汲極源極路徑。 電晶體140、144的閘極連接於節點INV。因此，與“0”資料對應而節點LAT為低位準(以下稱為“L”)的情況下，INV維持為高位準(以下稱為“H”)，電晶體140關斷而電晶體144導通。反之，與“1”資料對應而節點LAT為“H”的情況下，節點INV維持為“L”，電晶體140導通而電晶體144關斷。 在編程動作時，對電晶體145、146的閘極分別供應的控制信號HLL、XXL為“L”，電晶體145、146為關斷。供應至電晶體141的控制信號為“H”，電晶體141導通。此外，通常於編程動作時，由於控制信號BLC、BLS，電晶體142、143導通。電晶體143為高耐壓型的n通道MOS電晶體，構成上述的耦接電路BLHU。 因此，“0”資料保存於節點LAT時，電晶體140關斷而電晶體144成為導通，來自節點SRC的電壓VSS(例如0V)等的位元線電壓Vbl_L供應至位元線BL。此外，“1”資料保存於節點LAT時，電晶體140導通而電晶體144成為關斷，依提供給電晶體142、143的控制信號BLC、BLS，例如2.5V等的位元線電壓Vbl_H供應至位元線BL。 於驗證動作，涉及感測放大器部S/A的全部的電晶體140~148及電容器149。在電晶體140的汲極與節點SCOM之間串聯連接電晶體145的汲極源極路徑及146的汲極源極路徑。此外，在匯流排LBUS與基準電位點之間，串聯連接電晶體148的汲極源極路徑及147的汲極源極路徑。電晶體145的源極與電晶體146的汲極連接於感測節點SEN，感測節點SEN連接於電晶體147的閘極。對電晶體145~148的閘極，分別施加控制信號HLL、XXL、感測節點SEN的電壓或控制信號STB。感測節點SEN經由電容器149被施加時鐘CLK。 (佈線層的構成) 接著，就佈線層區域WR的構成進行說明。於佈線層區域WR的各佈線層，如上述般，複數個佈線圖案形成於平行於XY平面的平面內。於佈線層區域WR的各佈線層D0、D1、D2，形成複數個為了NAND記憶體單元陣列23的各位元線BL等的各種信號線用的佈線圖案、為了感測放大器電路24等的周邊電路內的信號線用的佈線圖案。各佈線層中的複數個佈線圖案包含為了位元線BL、匯流排DBUS等用的佈線圖案，複數個佈線圖案的一部分構成位元線BL、匯流排DBUS等。 圖13為就在佈線層區域WR的佈線層D0的位元線BL(下部位元線BLL)與匯流排DBUS的佈線圖案之例進行繪示的圖。圖13示出分接兼耦接區域TH1、TH2之上方的佈線層D0的一部分的區域。於佈線層D0，複數個位元線BL、和複數個匯流排DBUS形成為平行於XY平面。示於圖13的複數個佈線圖案為從在各分接兼耦接區域TH1、TH2的複數個連接部(亦即分接部)朝向複數個耦接電路的中途的佈線部分的一部分。 對位元線BL，最大施加數10V(伏特)的電位的信號。另一方面，對匯流排DBUS，最大施加數V(伏特)的電壓。亦即，對位元線BL，提供比匯流排DBUS高的電位。對位元線BL，對匯流排DBUS，施加高電壓系統(以下稱為HV系)的電位的信號。對匯流排DBUS，比起位元線BL，施加低電壓系統(以下稱為LV系)的電位的信號。 在圖13，示出LV系的2個匯流排DBUS的佈線圖案61、62、和HV系的4個位元線BL(下部位元線BLL)的佈線圖案63、64、65、66。佈線圖案61、62相結，佈線圖案63、64亦相結，佈線圖案65、66相結。 此處，佈線圖案61、62為形成在設置於記憶體單元陣列23與半導體基板30間的佈線層D0內，沿著既定的方向延伸，且以彼此鄰接的方式形成的複數個(此處為2個)佈線圖案。佈線圖案63、64為以於佈線層D0內平行於既定的方向且彼此鄰接的方式形成，並被施加比佈線圖案61、62的電位高的電位的複數個(此處為2個)佈線圖案。佈線圖案65、66為以於佈線層D0內平行於既定的方向且彼此鄰接的方式形成，與佈線圖案63、64同樣的佈線圖案。佈線圖案61與64間的空間s1及佈線圖案62與65間的空間s2為同層佈線，故依在考量與電位差對應的耐壓之下的佈線間距而決定。 佈線圖案61為形成於佈線層D0，且至少一部分沿著位元線BL的延伸方向(X方向、第1方向)延伸，且與佈線圖案63、64之中位於字線WL的延伸方向(Y方向、第2方向)的一側的佈線圖案64隔著既定的空間(間隔)s1而鄰接的低電位佈線。 佈線圖案62為形成於佈線層D0，且至少一部分沿著位元線BL的延伸方向(X方向、第1方向)延伸，且與佈線圖案65、66之中位於字線WL的延伸方向(Y方向、第2方向)的另一側的佈線圖案65隔著既定的空間(間隔)s2而鄰接的低電位佈線。 佈線圖案63、64、65、66為形成於記憶體單元陣列23與半導體基板30之間的佈線層D0，至少一部分沿著位元線BL的延伸方向(X方向、第1方向)延伸，且於與其正交的字線WL的延伸方向(Y方向、第2方向)隔著既定之間隔彼此鄰接，被施加高電位的高電位佈線。 此處，於佈線圖案61的佈線圖案64側，為了取得佈線圖案61與64間的光刻餘裕用的餘裕區域61m被沿著佈線圖案61的延伸方向形成。同樣，於佈線圖案62的佈線圖案65側，為了取得佈線圖案62與65間的光刻餘裕用的餘裕區域62m被沿著佈線圖案62的延伸方向形成。另外，亦可不設置此等餘裕區域61m、62m。 圖14為就作為與圖13的佈線圖案的比較例的佈線圖案之例進行繪示的圖。在圖14，示出2個匯流排DBUS的佈線圖案61A、62A、和4個位元線BL(下部位元線BLL)的佈線圖案63A、64A、65A、66A。於佈線圖案61A、62A中的各者，設置為了與貫通於為Z方向之上或下方向的導電體連接用的導孔60A、60B。導孔60A、60B為與該導電體的連接區域。 圖14的佈線圖案的情況下，於佈線圖案61A、62A分別形成導孔60A、60B，故導孔60A與佈線圖案64A間的空間s3及導孔60B與佈線圖案65A間的空間s4為同層佈線，故根據在考量與電位差對應的耐壓之下的佈線間距(以下亦稱為耐壓間距)而決定。在考量耐壓之下的佈線間距比最小佈線間距寬，故導孔60A與佈線圖案64A間的空間s3及導孔60B與佈線圖案65A間的空間s4比圖13的佈線圖案61與64間的空間s1及佈線圖案62與65間的空間s2大，亦即寬。 此外，圖14的佈線圖案61A與62A間的空間s5、佈線圖案63A與64A間的空間s6、及佈線圖案65A與66A間的空間s7是根據在光刻之最小佈線間距而決定。 導孔60A與佈線圖案64A間的空間s3及導孔60B與佈線圖案65A間的空間s4雖根據耐壓間距而決定，惟將空間s3、s4在考量耐壓之下增寬時，恐於佈線圖案61A、62A、64A及65A產生光刻所致的危險點。 雖需要抑制此光刻所致的危險點的產生，且亦考量耐壓之下而決定佈線圖案的佈局，惟為1個位元線BL使得複數個佈線圖案變比以位元線BL之間距決定的NAND記憶體單元陣列23的XY方向的尺寸大時，作為結果半導體記憶體晶片的尺寸恐亦變大。 因此，在圖13之例，使LV系的複數個匯流排DBUS相結，於最外側的匯流排DBUS將分支佈線圖案形成於內側，於該分支佈線圖案上設置導孔，使得亦可不考量在HV系的佈線圖案與LV系的佈線圖案間的耐壓間距。再者，HV系的位元線BL(下部位元線BLL)的複數個佈線圖案63、64相結，HV系的位元線BL(下部位元線BLL)的複數個佈線圖案65、66亦相結。如此般同種的佈線圖案相結在考量耐壓間距之下的空間的個數減少，故可抑制在XY平面的半導體記憶體晶片的大型化。 返回圖13，在2個佈線圖案61與62間，設置從佈線圖案61分支的分支佈線圖案61a、和從佈線圖案62分支的分支佈線圖案62a。分支佈線圖案61a、62a分別形成於2個佈線圖案61與62之間。 尤其，如示於圖13，分支佈線圖案61a、62a從LV系的複數個(此處為2個)佈線圖案之中的最外側的2個第1佈線圖案61、62中的各者分支於LV系的複數個佈線圖案的內側，於佈線層D0內形成為平行於既定的方向。 分支佈線圖案61a與佈線圖案61電連接，在佈線圖案61的字線WL的延伸方向(Y方向、第2方向)之一側與佈線圖案61隔著既定的空間(間隔)s10鄰接，為沿著位元線BL的延伸方向(X方向、第1方向)延伸的分支佈線。 分支佈線圖案62a與佈線圖案62電連接，在佈線圖案62的字線WL的延伸方向(Y方向、第2方向)之另一側與佈線圖案62隔著既定的空間(間隔)s11鄰接，為沿著位元線BL的延伸方向(X方向、第1方向)延伸的分支佈線。 因此，對佈線圖案61、62及分支佈線圖案61a、62a，未供應高電位。 佈線圖案61、62、63、64、65、66及2個分支佈線圖案61a、62a配設在設於搭載記憶體單元陣列23的周邊電路之半導體基板30上的為與從記憶體單元陣列23的信號線的連接區域之分接兼耦接區域TH1、TH2之上方。換言之，佈線圖案61、62、63、64、65、66及2個分支佈線圖案61a、62a在從與位元線BL的延伸方向(第X方向、第1方向)及字線WL的延伸方向(Y方向、第2方向)正交的方向(Z方向、第3方向)視看時，以與耦接區域重疊的方式配置。 如示於圖13，HV系的佈線圖案63~66形成在平行於XY平面的平面上。如上述般，複數個此處為2個佈線圖案63、64以成為彼此平行的方式相結為1個群而形成。同樣，複數個此處為2個佈線圖案65、66亦以成為彼此平行的方式相結為1個群而形成。2個佈線圖案63、64間的空間s8、及2個佈線圖案65、66間的空間s9是依最小佈線間距而決定。 LV系的佈線圖案61、62亦形成在平行於XY平面的平面上。複數個此處為2個佈線圖案61、62以成為彼此平行的方式相結為1個群而形成。再者，2個佈線圖案61、62形成為與2個佈線圖案63、64平行，且亦與2個佈線圖案65、66平行。 分支佈線圖案61a形成為，在從佈線圖案61延伸於平行於XY平面且相對於佈線圖案61的延伸方向而正交的方向後，延伸於平行於XY平面且與佈線圖案61的延伸方向平行的方向。 分支佈線圖案62a形成為，在從佈線圖案62延伸於平行於XY平面且相對於佈線圖案62的延伸方向而正交的方向後，延伸於平行於XY平面且與佈線圖案62的延伸方向平行的方向。分支佈線圖案61a與62a形成為，沿著與2個佈線圖案61、62平行的假想線Lc彼此反向延伸。亦即，2個分支佈線圖案61a、62a形成於相同的假想的直線Lc上。 於2個分支佈線圖案61a、62a，分別設置導孔60C、60D。導孔60C、60D為與為了與感測放大器電路24的電連接用的Z方向的導電體的導孔區域。亦即，於佈線圖案61、62不形成導孔，導孔60C以與分支佈線圖案61a相接的方式而設，導孔60D以與分支佈線圖案62a相接的方式而設。導孔60C與60D沿著假想線Lc配置，故與複數個佈線圖案61~66延伸的方向正交的方向上，設置LV系的佈線圖案61、62的區域的寬度不變寬。 圖13的情況亦佈線圖案63與64間的空間s8、佈線圖案65與66間的空間s9、佈線圖案61與61a、62a間的空間s10、及佈線圖案62與62a、61a間的空間s11依在光刻的最小佈線間距而被決定並設定。空間s8、s9、和空間s10、s11相等，空間s1、s2比空間s8、s9大。 在上述的實施方式，LV系的佈線圖案雖為2個佈線圖案61、62，惟上述的實施方式亦可適用於3個以上的佈線圖案的情況。 圖15為就涉及實施方式之在佈線層區域的佈線層的位元線與匯流排的佈線圖案之另一例進行繪示的圖。圖15為就LV系的佈線圖案為4個情況下的在佈線層區域WR的佈線層D0之位元線與DBUS線的佈線圖案之例進行繪示的圖。於圖15，關於與圖13相同的構成要件，標注相同的符號而說明省略。 在圖15，LV系的4個匯流排DBUS的佈線圖案71、72、73、74設於HV系的2個位元線BL(下部位元線BLL)的佈線圖案63、64、和HV系的2個位元線BL(下部位元線BLL)的佈線圖案65、66之間。佈線圖案71、72、73、74相結。佈線圖案71與64間的空間s11及佈線圖案72與65間的空間s12為同層佈線，故根據在考量與電位差對應的耐壓之下的佈線間距而決定。 此處，於佈線圖案71的佈線圖案64側，為了取得佈線圖案71與64間的光刻餘裕用的餘裕區域71m被沿著佈線圖案71的延伸方向形成。同樣，於佈線圖案72的佈線圖案65側，為了取得佈線圖案72與65間的光刻餘裕用的餘裕區域72m被沿著佈線圖案72的延伸方向形成。另外，亦可不設置此等餘裕區域71m、72m。 與佈線圖案64鄰接的佈線圖案71在與佈線圖案64相反之側具有分支佈線圖案71a。詳言之，分支佈線圖案71a形成為，在從佈線圖案71延伸於平行於XY平面且相對於佈線圖案71的延伸方向而正交的方向後，延伸於平行於XY平面且與佈線圖案71的延伸方向平行的方向。 與佈線圖案65鄰接的佈線圖案72在與佈線圖案65相反之側具有分支佈線圖案72a。再者，分支佈線圖案72a在與佈線圖案72相反之側具有分支佈線圖案72b。 佈線圖案71~74、63~66及3個分支佈線圖案71a、72a、72b配設在設於搭載記憶體單元陣列23的周邊電路之半導體基板30上的為與從記憶體單元陣列23的信號線的連接區域之分接兼耦接區域TH1、TH2之上方。 詳言之，分支佈線圖案72a形成為，在從佈線圖案72延伸於平行於XY平面且相對於佈線圖案72的延伸方向而正交的方向後，延伸於平行於XY平面且與佈線圖案72的延伸方向平行的方向。分支佈線圖案72b形成為，在從分支佈線圖案72a延伸於平行於XY平面且相對於分支佈線圖案72a的延伸方向而正交的方向後，延伸於平行於XY平面且與分支佈線圖案72a的延伸方向平行的方向。 佈線圖案73、74在從與位元線BL的延伸方向(X方向、第1方向)及字線WL的延伸方向(Y方向、第2方向)正交的方向視看時，形成為彎曲形狀。詳言之，佈線圖案73被鄰接於佈線圖案72而形成，具有沿著分支佈線圖案72a的延伸方向的假想線Lc1而形成的部分、和沿著分支佈線圖案72b的延伸方向的假想線Lc2而形成的部分。亦即，佈線圖案73具有沿著位元線BL的延伸方向(X方向、第1方向)延伸的第1部分與第2部分。第2部分與第1部分電連接，延伸於位元線BL的延伸方向(X方向、第1方向)，於字線WL的延伸方向(Y方向、第2方向)與分支佈線圖案61a隔著既定的空間(間隔)s22而鄰接。 佈線圖案74亦形成為彎曲形狀。亦即，佈線圖案73、74為於佈線層D0內平行於既定的方向且形成於最外側的2個佈線圖案71、72間的具有彎曲形狀的佈線圖案。並且，佈線圖案74鄰接於佈線圖案71而形成，具有沿著分支佈線圖案71a的延伸方向的假想線Lc3而形成的部分、和沿著上述的假想線Lc2而形成的部分。亦即，分支佈線圖案71a形成於與彎曲狀的佈線圖案74的一部分相同的假想的直線Lc3上。分支佈線圖案72a形成於與彎曲狀的佈線圖案73的一部分相同的假想的直線Lc1上。此外，佈線圖案74的一部分、佈線圖案73的一部分、和分支佈線圖案72b被沿著假想線Lc2形成。 尤其，如示於圖15，分支佈線圖案71a、72a從4個佈線圖案71~74之中的最外側的2個第1佈線圖案71、72中的各者分支於佈線圖案71~74的內側，於佈線層D0內形成為平行於既定的方向。 設置涉及4個佈線圖案71、72、73、74的4個導孔60E、60F、60G、60H。導孔60E設於分支佈線圖案71a。導孔60F設於分支佈線圖案72b。導孔60G設在沿著佈線圖案73的假想線Lc2形成的部分。導孔60H設在沿著佈線圖案74的假想線Lc3形成的部分。亦即，為了與感測放大器電路24的電連接用的導孔60G與60H分別設於佈線圖案73、74。佈線圖案71與64間的空間s11及佈線圖案72與65間的空間s12為同層佈線，故根據與電位差對應的耐壓間距而決定。 此外，如同2個佈線圖案63、64間的空間s8、及2個佈線圖案65、66間的空間s9，佈線圖案71與74間的空間s21、佈線圖案73與74間的空間s22、佈線圖案73與分支佈線圖案72a間的空間s23、佈線圖案72與73間的空間s24亦依最小佈線間距而決定。此外，佈線圖案71與分支佈線圖案71a間的空間s25、佈線圖案72與分支佈線圖案72a間的空間s26、及分支佈線圖案72a與分支佈線圖案72b間的空間s27亦依最小佈線間距而決定。 圖16為就涉及上述的實施方式之佈線圖案的比較例進行繪示的圖。在圖16，以不使HV系的佈線圖案81彼此及LV系的佈線圖案82彼此相結，且在LV系的佈線圖案82形成導孔83的方式，形成複數個佈線圖案。在LV系的2個佈線圖案82設置導孔83。 圖16的情況下，未將HV系的佈線圖案彼此及LV系的佈線圖案彼此相結，故在相鄰之HV系的佈線圖案81與導孔83間的各空間s31、s32、s33、s34是依在考量耐壓之下的佈線間距而決定。HV系的佈線圖案81間的空間s35是依最小佈線間距而決定。為此，圖16的情況下，形成包含HV系與LV系之6個佈線圖案81、82的寬度有時比位元線BL(下部位元線BLL)間之間距W大。 比起圖14、圖16，圖13、圖15的情況下，將HV系的佈線圖案彼此及LV系的佈線圖案彼此相結而配設，減少為了耐壓空間變大的區域，同時將設於LV系的佈線圖案的導孔，不設於相結的LV系的複數個佈線的最外側的佈線圖案，設於從最外側的佈線圖案分支的分支佈線圖案。此結果，HV系與LV系的複數佈線圖案摻雜的情況下，複數佈線圖案的寬度可成為在NAND記憶體陣列23之位元線BL(下部位元線BLL)間之間距W內。 因此，依以上的實施方式時，可提供一種半導體記憶裝置，一面遵守電位不同的佈線圖案間的耐壓，一面佈線圖案間的空間不會增加。 雖就本發明之數個實施方式進行說明，惟此等實施方式是作為例示而提示者，並未意圖限定發明之範圍。此等新穎的實施方式能以其他各種的方式實施，在不脫離發明的要旨的範圍下，可進行各種的省略、置換、變更。此等實施方式、其變形落入發明的範圍、要旨，同時落入記載於申請專利範圍的發明與其均等的範圍。
1:記憶體控制器 2:非揮發性記憶體 11:RAM 12:處理器 13:主機介面 14:ECC電路 15:記憶體介面 16:內部匯流排 21:NAND I/O介面 22:控制部 23:NAND記憶體單元陣列 24:感測放大器電路 25:字線驅動器 30:半導體基板 30a:感測放大器區域 30b:資料鎖存區域 30c:控制電路區域 30d:輸出入緩衝器區域 30e:輸出入墊區域 31~47:導電體 48:區塊絕緣膜 49:電荷存儲膜 50:隧道氧化膜 51:半導體材料 61~66:佈線圖案 60C~H:導孔 61a、62a:分支佈線圖案 61~66A:佈線圖案 61m、62m:餘裕區域 71~74:佈線圖案 71a:分支佈線圖案 71m、72m:餘裕區域 72a、72b:分支佈線圖案 81~83:佈線圖案 140:p通道MOS電晶體 141~148:n通道MOS電晶體 149:電容器 150、151:反相器 152、153:n通道MOS電晶體 160、161:n通道MOS電晶體 ADL、BDL、CDL、SDL:鎖存電路 BL:位元線 BLHU:耦接電路 BLTAP:連接部 C0、C1、C2、CP:接觸部 CP1~5:接觸插塞 D0、D1、D2:佈線層 DBUS:匯流排 DSW:DBUS開關 GC:閘極電極 HVR:井區 INV:節點 LAT:節點 LBUS:匯流排 LPC:預充電電路 LVR:井區 M0~2:佈線層 MG:記憶體單元群組 MR:記憶體區域 MT0~7:記憶單元 nHVR、nLVR:n型井 NS:NAND串 PD:輸出入墊群 pHVR、pLVR:p型井 RCU:連接區域 RI:層間絕緣膜 S/A:感測放大器部 SA:副區域 SAL:感測放大器線 SAU:感測放大器單元 SCOM:節點 SEN:節點 SGD0~3:選擇閘極線 SGS:選擇閘極線 SLT:槽縫 SRC:節點 ST1~3:選擇電晶體 SU0~3:儲存單元 TH1~2:分接兼耦接區域 VDD:電源電壓 WL0~7:字線 WR:佈線層區域 XDL:鎖存電路
圖1為就涉及實施方式之記憶體系統的構成例進行繪示的方塊圖。 圖2為就實施方式的非揮發性記憶體的構成例進行繪示的方塊圖。 圖3為就實施方式的3維構造的NAND記憶體單元陣列的區塊的構成例進行繪示的圖。 圖4為涉及實施方式之形成非揮發性記憶體的半導體晶片的平面布局圖。 圖5A是為了就涉及實施方式之NAND記憶體單元陣列、和設於其下部的感測放大器電路的連接關係進行說明用的示意平面圖。 圖5B為涉及實施方式之非揮發性記憶體的Z方向的剖面圖。 圖6為就涉及實施方式之分接兼耦接區域的複數個連接部、和複數個耦接電路的配置進行繪示的圖。 圖7為就涉及實施方式之各分接兼耦接區域與各感測放大器單元的連接關係進行繪示的圖。 圖8為就涉及實施方式之複數個感測放大器單元與複數個鎖存電路的連接關係進行繪示的圖。 圖9為就涉及實施方式之非揮發性記憶體具備的NAND記憶體單元陣列的記憶體區域的剖面構造的一例進行繪示的剖面圖。 圖10為就涉及實施方式之在寫入動作時的各佈線的電位變化進行繪示的圖。 圖11為就涉及實施方式之在驗證動作時的各佈線的電位變化進行繪示的圖。 圖12為就涉及實施方式之感測放大器電路的具體的構成的一例進行繪示的電路圖。 圖13為就涉及實施方式之在佈線層區域的佈線層的位元線與匯流排的佈線圖案之例進行繪示的圖。 圖14為就涉及實施方式之作為與圖13的佈線圖案的比較例的佈線圖案之例進行繪示的圖。 圖15為就涉及實施方式之在佈線層區域的佈線層的位元線與匯流排的佈線圖案之另一例進行繪示的圖。 圖16為就涉及實施方式之佈線圖案的比較例進行繪示的圖。
61~66:佈線圖案
61a、62a:分支佈線圖案
61m、62m:餘裕區域
60C~60D:導孔
DBUS:匯流排
BL:位元線

Claims (20)

  1. 一種半導體記憶裝置，具有： 記憶體單元陣列，其具備分別可設定為複數位準的閾值電壓中的任一者之複數個記憶單元； 複數個第1高電位佈線，其形成於前述記憶體單元陣列與半導體基板之間的佈線層，至少一部分沿著第1方向延伸，且在與前述第1方向正交的第2方向上隔著第1間隔彼此鄰接，被施加高電位； 複數個第2高電位佈線，其形成於前述佈線層，至少一部分沿著前述第1方向延伸，且在前述第2方向上隔著前述第1間隔彼此鄰接，被施加前述高電位； 第1低電位佈線，其形成於前述佈線層，至少一部分沿著前述第1方向延伸，且與前述複數個第1高電位佈線之中位於前述第2方向的一側之第1高電位佈線隔著第2間隔鄰接； 第2低電位佈線，其形成於前述佈線層，至少一部分沿著前述第1方向延伸，且與前述複數個第2高電位佈線之中位於前述第2方向的另一側之第2高電位佈線隔著前述第2間隔鄰接； 第1分支佈線，其與前述第1低電位佈線電連接，在前述第1低電位佈線的前述第2方向上的前述一側與前述第1低電位佈線隔著第3間隔鄰接，沿著前述第1方向延伸； 第2分支佈線，其與前述第2低電位佈線電連接，在前述第2低電位佈線的前述第2方向上的前述另一側與第2低電位佈線隔著前述第3間隔鄰接，沿著前述第1方向延伸； 第1導孔，其以接於前述第1分支佈線的方式設置；和 第2導孔，其以接於前述第2分支佈線的方式設置。
  2. 如申請專利範圍第1項的半導體記憶裝置，其中，前述第1分支佈線與前述第2分支佈線形成於相同的假想的直線上。
  3. 如申請專利範圍第2項的半導體記憶裝置，其進一步具有： 複數個位元線，其與前述記憶體單元陣列連接； 感測放大器區域，其配置於前述半導體基板上，配置有複數個感測放大器單元；和 耦接區域，其配置於前述半導體基板上，配置有分別包含高耐壓型電晶體並將前述複數個位元線與前述複數個感測放大器單元分別連接的複數個耦接電路； 前述第1高電位佈線、前述第2高電位佈線、前述第1低電位佈線、前述第2低電位佈線、前述第1分支佈線及前述第2分支佈線在從與前述第1方向及前述第2方向正交的第3方向視看時，配置為與前述耦接區域重疊。
  4. 如申請專利範圍第1項的半導體記憶裝置，其進一步具有： 第3低電位佈線，其形成於前述佈線層，至少一部分平行於前述第1方向而延伸，且配置於與前述第1分支佈線相同的假想的直線上；和 第3導孔，其以接於前述第3低電位佈線的方式設置。
  5. 如申請專利範圍第4項的半導體記憶裝置，其中，前述第3低電位佈線進一步具有電連接於前述至少一部分，且延伸於前述第1方向，並在前述第2方向上與前述第1分支佈線隔著前述第3間隔而鄰接的其他一部分。
  6. 如申請專利範圍第5項的半導體記憶裝置，其中，前述第3低電位佈線在從與前述第1方向及前述第2方向正交的第3方向視看時，具有彎曲形狀。
  7. 如申請專利範圍第6項的半導體記憶裝置，其進一步具有： 複數個位元線，其與前述記憶體單元陣列連接； 感測放大器區域，其配置於前述半導體基板上，配置有複數個感測放大器單元；和 耦接區域，其配置於前述半導體基板上，配置有分別包含高耐壓型電晶體並將前述位元線與前述感測放大器單元分別連接的耦接電路； 前述第1高電位佈線、前述第2高電位佈線、前述第1低電位佈線、前述第2低電位佈線、前述第1分支佈線、前述第2分支佈線及前述第3低電位佈線在從與前述第1方向及前述第2方向正交的第3方向視看時，配置為與前述耦接區域重疊。
  8. 如申請專利範圍第1項的半導體記憶裝置，其中，對前述第1低電位佈線、前述第2低電位佈線、前述第1分支佈線及前述第2分支佈線未供應前述高電位。
  9. 如申請專利範圍第1項的半導體記憶裝置，其中，於前述第1低電位佈線及前述第2低電位佈線，未形成導孔。
  10. 如申請專利範圍第1項的半導體記憶裝置，其中， 前述第1間隔與前述第3間隔相等， 前述第2間隔比前述第1間隔大。
  11. 一種半導體記憶裝置，具有： 記憶體單元陣列，其具備分別可設定為複數位準的閾值電壓中的任一者之複數個記憶單元； 第1佈線，其形成於前述記憶體單元陣列與半導體基板之間的佈線層，至少一部分沿著第1方向延伸，且在與前述第1方向正交的第2方向上具有第1寬度； 第2佈線，其形成於前述佈線層，至少一部分沿著前述第1方向延伸，且在前述第2方向上隔著第1間隔與前述第1佈線鄰接，具有前述第1寬度； 第3佈線，其形成於前述佈線層，至少一部分沿著前述第1方向延伸，且在前述第2方向上隔著第2間隔與前述第2佈線鄰接； 第4佈線，其形成於前述佈線層，至少一部分沿著前述第1方向延伸，且在前述第2方向上與前述第3佈線電連接同時隔著前述第3間隔而鄰接； 第5佈線，其形成於前述佈線層，至少一部分沿著前述第1方向延伸，且在前述第2方向上與第4佈線隔著前述第3間隔而鄰接； 第6佈線，其形成於前述佈線層，至少一部分沿著前述第1方向延伸，且與前述第5佈線電連接，同時配置於與前述第4佈線相同的假想的直線上； 第1導孔，其以接於前述第4佈線的方式設置；和 第2導孔，其以接於前述第6佈線的方式設置。
  12. 如申請專利範圍第11項的半導體記憶裝置，其進一步具有： 複數個位元線，其與前述記憶體單元陣列連接； 感測放大器區域，其配置於前述半導體基板上，配置有複數個感測放大器單元；和 耦接區域，其配置於前述半導體基板上，配置有分別包含高耐壓型電晶體並將前述複數個位元線與前述複數個感測放大器單元分別連接的複數個耦接電路； 前述第1~6佈線在從與前述第1方向及前述第2方向正交的第3方向視看時，配置為與前述耦接區域重疊。
  13. 如申請專利範圍第11項的半導體記憶裝置，其進一步具有將前述第5佈線與前述第6佈線連接的第7佈線，前述第5~7佈線在從與前述第1方向及前述第2方向正交的第3方向視看時，具有彎曲形狀。
  14. 如申請專利範圍第13項的半導體記憶裝置，其進一步具有： 複數個位元線，其與前述記憶體單元陣列連接； 感測放大器區域，其配置於前述半導體基板上，配置有複數個感測放大器單元；和 耦接區域，其配置於前述半導體基板上，配置有分別包含高耐壓型電晶體並將前述位元線與前述感測放大器單元分別連接的耦接電路； 前述第1~7佈線在從與前述第1方向及前述第2方向正交的第3方向視看時，配置為與前述耦接區域重疊。
  15. 如申請專利範圍第11項的半導體記憶裝置，其中，對前述第3~6佈線，未供應前述高電位。
  16. 如申請專利範圍第11項的半導體記憶裝置，其中，於前述第3佈線及前述第5佈線，未形成導孔。
  17. 如申請專利範圍第11項的半導體記憶裝置，其中， 前述第1間隔與前述第3間隔相等， 前述第2間隔比前述第1間隔大。
  18. 一種半導體記憶裝置，具有： 記憶體單元陣列，其具備分別可設定為複數位準的閾值電壓中的任一者之複數個記憶單元； 複數個第1佈線，其形成在設於前述記憶體單元陣列與半導體基板間的佈線層，至少一部分沿著第1方向延伸，且在前述記憶體單元陣列的資料的讀出及寫入時，被施加第1電位； 複數個第2佈線，其形成於前述佈線層，至少一部分沿著前述第1方向延伸，且連接於鎖存與前述記憶體單元陣列的前述資料的前述讀出及前述寫入相關的資料的鎖存電路，被施加第2電位； 第1分支佈線，其與前述複數個第1佈線之中的最外側的2個中的1個電連接，分支於與前述第1方向正交的第2方向上的一側，且延伸於前述第1方向； 第2分支佈線，其與前述複數個第1佈線之中的最外側的前述2個中的另1個電連接，分支於前述第2方向上的另一側，且延伸於前述第1方向； 第1導孔，其以接於前述第1分支佈線的方式設置；和 第2導孔，其以接於前述第2分支佈線的方式設置。
  19. 如申請專利範圍第18項的半導體記憶裝置，其中，前述第1分支佈線及前述第2分支佈線形成於相同的假想的直線上。
  20. 如申請專利範圍第19項的半導體記憶裝置，其中， 前述複數個第1佈線為與前述記憶體單元陣列連接的複數個位元線， 進一步具有： 感測放大器區域，其配置於前述半導體基板上，配置有複數個感測放大器單元；和 耦接區域，其配置於前述半導體基板上，配置有分別包含高耐壓型電晶體並將前述複數個位元線與前述複數個感測放大器單元分別連接的複數個耦接電路； 前述第1佈線、前述第2佈線、前述第1分支佈線及前述第2分支佈線在從與前述第1方向及前述第2方向正交的第3方向視看時，配置為與前述耦接區域重疊。
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