JP2022095327A - 半導体記憶装置 - Google Patents

Abstract

【課題】本実施形態は、チップ面積の増大を抑制しつつ、ノイズ耐性を向上させることができる半導体記憶装置を提供する。【解決手段】第１方向に延伸する信号線１０１と、第１方向に延伸し、信号線１０１に対して第１方向と直交する第２方向において隣接する信号線２０１、２０２と、を有する半導体装置であって、信号線１０１は、第１方向に延伸する基幹配線１０１ａと、基幹配線１０１ａから分岐し、信号線２０１、２０２に向かって第２方向に延出する枝配線１０１ｂ１、１０１ｂ２と、から構成される。【選択図】図６Ａ

Description

本実施形態は、半導体記憶装置に関する。

半導体記憶装置として、ＮＡＮＤフラッシュメモリが知られている。

特開２０１１－１８１８９１号公報 米国特許出願公開第２０１３／００６２７７１号明細書

本実施形態は、チップ面積の増大を抑制しつつ、ノイズ耐性を向上させることができる半導体記憶装置を提供することを目的とする。

本実施形態の半導体記憶装置は、第１方向に延伸する第１信号線と、前記第１方向に延伸する第２信号線とを有する。前記第２信号線は、前記第１方向と直交する第２方向において、前記第１信号線と隣接する。前記第１信号線は、前記第１方向に延伸する基幹配線と、前記基幹配線から分岐し、前記第２方向の前記第２信号線に向かう一方に延出する１本以上の枝配線と、から構成される。

実施形態にかかる記憶装置の構成例を示すブロック図。 実施形態の不揮発性メモリの構成例を示すブロック図。 実施形態にかかる半導体記憶装置の一部領域の断面図。 比較例にかかる配線の概略レイアウト図。 比較例にかかる配線の概略レイアウト図。 第１実施形態にかかる配線の概略レイアウト図。 図６ＡのＡ－Ａ´線に沿った断面図。 第１実施形態の変形例にかかる配線の概略レイアウト図。 第１実施形態の変形例にかかる配線の概略レイアウト図。 第１実施形態の変形例にかかる配線の概略レイアウト図。 第２実施形態にかかる配線の概略レイアウト図。 比較例にかかる配線の概略レイアウト図。 第２実施形態の変形例にかかる配線の概略レイアウト図。

以下、図面を参照して実施形態を説明する。
（第１実施形態）
（１．構成）
（１－１．メモリシステムの構成）
図１は、実施形態にかかるメモリシステムの構成例を示すブロック図である。実施形態のメモリシステムは、メモリコントローラ１と、半導体記憶装置としての不揮発性メモリ２とを備える。メモリシステムは、ホストと接続可能である。ホストは、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。

不揮発性メモリ２は、データを不揮発に記憶するメモリであり、例えば、ＮＡＮＤメモリ（ＮＡＮＤフラッシュメモリ）を備えている。不揮発性メモリ２は、例えば、メモリセルあたり３ｂｉｔを記憶可能なメモリセルを有するＮＡＮＤメモリ、すなわち３ｂｉｔ／Ｃｅｌｌ（ＴＬＣ：Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）のＮＡＮＤメモリである。なお、不揮発性メモリ２は、１ｂｉｔ／Ｃｅｌｌ、２ｂｉｔ／Ｃｅｌｌ、または４ｂｉｔ／ＣｅｌｌのＮＡＮＤメモリであっても構わない。

メモリコントローラ１は、ホストからの書き込みリクエストに従って不揮発性メモリ２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って不揮発性メモリ２からのデータの読み出しを制御する。メモリコントローラ１と不揮発性メモリ２との間では、チップイネーブル信号／ＣＥ、レディービジー信号／ＲＢ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、ライトプロテクト信号／ＷＰ、データである信号ＤＱ＜７：０＞、データストローブ信号ＤＱＳ、／ＤＱＳ、の各信号が送受信される。

例えば、不揮発性メモリ２とメモリコントローラ１は、それぞれが、半導体チップ（以下、単に“チップ”ともいう）として形成される。

チップイネーブル信号／ＣＥは、不揮発性メモリ２をイネーブルにするための信号である。レディービジー信号／ＲＢは、不揮発性メモリ２がレディ状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示すための信号である。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱ＜７：０＞がコマンドであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱ＜７：０＞がアドレスであることを示す信号である。ライトイネーブル信号／ＷＥは、受信した信号を不揮発性メモリ２に取り込むための信号であり、メモリコントローラ１によりコマンド、アドレス、及びデータを受信する都度アサートされる。信号／ＷＥが“Ｌ（Ｌｏｗ）”レベルである間に信号ＤＱ＜７：０＞を取り込むよう不揮発性メモリ２に指示する。

リードイネーブル信号ＲＥ、／ＲＥは、メモリコントローラ１が、不揮発性メモリ２からデータを読み出すための信号である。例えば、信号ＤＱ＜７：０＞を出力する際の不揮発性メモリ２の動作タイミングを制御するために使用される。ライトプロテクト信号／ＷＰは、データ書き込み及び消去の禁止を不揮発性メモリ２に指示するための信号である。信号ＤＱ＜７：０＞は、不揮発性メモリ２とメモリコントローラ１との間で送受信されるデータの実体であり、コマンド、アドレス、及びデータを含む。データストローブ信号ＤＱＳ、／ＤＱＳは、信号ＤＱ＜７：０＞の入出力のタイミングを制御するための信号である。

メモリコントローラ１は、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋ ａｎｄ Ｃｏｒｒｅｃｔ）回路１４およびメモリインターフェイス１５を備える。ＲＡＭ１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ回路１４およびメモリインターフェイス１５は、互いに内部バス１６で接続される。

ホストインターフェイス１３は、ホストから受信したリクエスト、ユーザデータ（書き込みデータ）などを内部バス１６に出力する。また、ホストインターフェイス１３は、不揮発性メモリ２から読み出されたユーザデータ、プロセッサ１２からの応答などをホストへ送信する。

メモリインターフェイス１５は、プロセッサ１２の指示に基づいて、ユーザデータ等を不揮発性メモリ２へ書き込む処理および不揮発性メモリ２から読み出す処理を制御する。

プロセッサ１２は、メモリコントローラ１を統括的に制御する。プロセッサ１２は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等である。プロセッサ１２は、ホストからホストインターフェイス１３経由でリクエストを受けた場合に、そのリクエストに従った制御を行う。例えば、プロセッサ１２は、ホストからのリクエストに従って、不揮発性メモリ２へのユーザデータおよびパリティの書き込みをメモリインターフェイス１５へ指示する。また、プロセッサ１２は、ホストからのリクエストに従って、不揮発性メモリ２からのユーザデータおよびパリティの読み出しを、メモリインターフェイス１５へ指示する。

プロセッサ１２は、ＲＡＭ１１に蓄積されるユーザデータに対して、不揮発性メモリ２上の格納領域（メモリ領域）を決定する。ユーザデータは、内部バス１６経由でＲＡＭ１１に格納される。プロセッサ１２は、メモリ領域の決定を、書き込み単位であるページ単位のデータ（ページデータ）に対して実施する。本明細書では、不揮発性メモリ２の１ページに格納されるユーザデータをユニットデータと定義する。ユニットデータは、一般的にはＥＣＣ回路１４によって符号化されて符号語として不揮発性メモリ２に格納される。本実施形態では、符号化は必須ではない。メモリコントローラ１は、符号化せずにユニットデータを不揮発性メモリ２に格納してもよいが、図１では、一構成例として符号化を行う構成を示している。メモリコントローラ１が符号化を行わない場合には、ページデータはユニットデータと一致する。また、１つのユニットデータに基づいて１つの符号語が生成されてもよいし、ユニットデータが分割された分割データに基づいて１つの符号語が生成されてもよい。また、複数のユニットデータを用いて１つの符号語が生成されてもよい。

プロセッサ１２は、ユニットデータごとに書き込み先の不揮発性メモリ２のメモリ領域を決定する。不揮発性メモリ２のメモリ領域には物理アドレスが割当てられている。プロセッサ１２は、ユニットデータの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ１２は、決定したメモリ領域（物理アドレス）を指定してユーザデータを不揮発性メモリ２へ書き込むようメモリインターフェイス１５へ指示する。プロセッサ１２は、ユーザデータの論理アドレス（ホストが管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ１２は、ホストからの論理アドレスを含む読み出しリクエストを受信した場合は、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス１５へ指示する。

ＥＣＣ回路１４は、ＲＡＭ１１に格納されたユーザデータを符号化して、符号語を生成する。また、ＥＣＣ回路１４は、不揮発性メモリ２から読み出された符号語を復号する。

ＲＡＭ１１は、ホストから受信したユーザデータを不揮発性メモリ２へ記憶するまでに一時格納したり、不揮発性メモリ２から読み出したデータをホストへ送信するまでに一時格納したりする。ＲＡＭ１１は、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの汎用メモリである。

図１では、メモリコントローラ１が、ＥＣＣ回路１４とメモリインターフェイス１５をそれぞれ備える構成例を示した。しかしながら、ＥＣＣ回路１４がメモリインターフェイス１５に内蔵されていてもよい。また、ＥＣＣ回路１４が、不揮発性メモリ２に内蔵されていてもよい。

ホストから書き込みリクエストを受信した場合、メモリシステムは次のように動作する。プロセッサ１２は、書き込み対象となるデータをＲＡＭ１１に一時記憶させる。プロセッサ１２は、ＲＡＭ１１に格納されたデータを読み出し、ＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化し、符号語をメモリインターフェイス１５に入力する。メモリインターフェイス１５は、入力された符号語を不揮発性メモリ２に書き込む。

ホストから読み出しリクエストを受信した場合、メモリシステムは次のように動作する。メモリインターフェイス１５は、不揮発性メモリ２から読み出した符号語をＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力された符号語を復号し、復号されたデータをＲＡＭ１１に格納する。プロセッサ１２は、ＲＡＭ１１に格納されたデータを、ホストインターフェイス１３を介してホストに送信する。
（１－２．不揮発性メモリの構成）
図２は、実施形態の不揮発性メモリの構成例を示すブロック図である。不揮発性メモリ２は、メモリセルアレイ２１、入出力回路２２、ロジック制御回路２４、レジスタ２６、シーケンサ２７、電圧生成回路２８、ロウデコーダ２９、センスアンプ３１、入出力用パッド群３２、ロジック制御用パッド群３４、及び、電源入力用端子群３５を備えている。

メモリセルアレイ２１は、ワード線及びビット線に関連付けられた複数の不揮発性メモリセル（図示せず）を含む。

入出力回路２２は、メモリコントローラ１との間で、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳを送受信する。入出力回路２２は、信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ２６に転送する。また、入出力回路２２は、書き込みデータ、及び読み出しデータをセンスアンプ３１との間で送受信する。

ロジック制御回路２４は、メモリコントローラ１からチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、及びライトプロテクト信号／ＷＰを受信する。また、ロジック制御回路２４は、レディービジー信号／ＲＢをメモリコントローラ１に転送して、不揮発性メモリ２の状態を外部に通知する。

レジスタ２６は、アドレスレジスタ２６Ａと、コマンドレジスタ２６Ｂとを有する。アドレスレジスタ２６Ａは、不揮発性メモリ２がメモリコントローラ１から受信したアドレス情報を保持する。アドレス情報は、例えば、ブロックアドレス、ページアドレス、及び、カラムアドレスを含む。ブロックアドレスはブロックの選択に使用される。また、ページアドレスは、ワード線の選択に使用される。また、カラムアドレスは、ビット線の選択に使用される。コマンドレジスタ２６Ｂは、不揮発性メモリ２がメモリコントローラ１から受信したコマンドを保持する。コマンドは、例えば、シーケンサ２７に読み出し動作を実行させる読み出しコマンドや、書き込み動作を実行させる書き込みコマンドや、消去動作を実行させる消去コマンドなどを含む。

シーケンサ２７は、コマンドレジスタ２６Ｂからコマンドを受け、このコマンドに基づくシーケンスに従って不揮発性メモリ２を統括的に制御する。

電圧生成回路２８は、シーケンサ２７からの指示に基づき、データの書き込み、読み出し、及び、消去等の動作に必要な電圧を生成する。

ロウデコーダ３０は、アドレスレジスタ２６Ａからアドレス内のブロックアドレスおよびロウアドレスを受け取り、当該ブロックアドレスに基づいて対応するブロックを選択するとともに、当該ロウアドレスに基づいて対応するワード線を選択する。また、ロウデコーダ３０は、メモリセルアレイ２１に、データの書き込み、読み出し、及び、消去等の動作に必要な電圧を転送する。

センスアンプ３１は、センスアンプユニット３１Ａと、データレジスタ３１Ｂとを有する。センスアンプユニット３１Ａは、データの読み出し時には、メモリセルからビット線に読み出されたデータを検知及び増幅する。また、センスアンプユニット３１Ａは、データの書き込み時には、ビット線を介して書き込まれる書き込みデータをメモリセルに転送する。データレジスタ３１Ｂは、データの読み出し時には、センスアンプユニット３１Ａから転送されたデータを一時的に保持し、これを入出力回路２２に転送する。また、データレジスタ３１Ｂは、データの書き込み時には、入出力回路２２から転送されたデータを一時的に保持し、これをセンスアンプユニット３１Ａへ転送する。

入出力用パッド群３２は、メモリコントローラ１との間でデータを含む各信号の送受信を行うため、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳに対応する複数の端子（パッド）を備えている。

ロジック制御用パッド群３４は、メモリコントローラ１との間で各信号の送受信を行うため、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、及びライトプロテクト信号／ＷＰに対応する複数の端子（パッド）を備えている。

電源入力用端子群３５は、外部から不揮発性メモリ２に、種々の動作電源を供給するため、電源電圧Ｖｃｃ、ＶｃｃＱ、Ｖｐｐと、接地電圧Ｖｓｓを入力する複数の端子を備えている。電源電圧Ｖｃｃは、動作電源として一般的に外部から与えられる回路電源電圧であり、例えば３．３Ｖ程度の電圧が入力される。電源電圧ＶｃｃＱは、例えば１．２Ｖの電圧が入力される。電源電圧ＶｃｃＱは、メモリコントローラ１と不揮発性メモリ２との間で信号を送受信する際に用いられる。動作速度の高速化に伴い、第１電位としての電源電圧ＶｃｃＱと、第２電位としての接地電圧Ｖｓｓを入力する端子は、入出力用パッド群３２の近傍に入出力端子専用の電源パッドが複数配置されている。

電源電圧Ｖｐｐは、電源電圧Ｖｃｃよりも高圧の電源電圧であり、例えば１２Ｖの電圧が入力される。メモリセルアレイ２１へデータを書き込んだり、データを消去したりする際には、２０Ｖ程度の高い電圧が必要となる。この際に、約３．３Ｖの電源電圧Ｖｃｃを電圧生成回路２８の昇圧回路で昇圧するよりも、約１２Ｖの電源電圧Ｖｐｐを昇圧するほうが、高速かつ低消費電力で所望の電圧を生成することができる。一方で、例えば、高電圧を供給することができない環境において不揮発性メモリ２が用いられる場合、電源電圧Ｖｐｐには電圧が供給されなくともよい。電源電圧Ｖｐｐが供給されない場合であっても、不揮発性メモリ２は、電源電圧Ｖｃｃが供給されていれば、各種の動作を実行することができる。すなわち、電源電圧Ｖｃｃは、不揮発性メモリ２に標準的に供給される電源であり、電源電圧Ｖｐｐは、例えば使用環境に応じて追加的・任意的に供給される電源である。
（１－３．不揮発性メモリの断面構造）
図３は、実施形態にかかる半導体記憶装置の一部領域の断面図である。図３は、半導体基板７１上に周辺回路領域が形成され、周辺回路領域の上層にメモリ領域が形成される構造の半導体記憶装置について示している。なお、以下の説明において、半導体基板７１の表面に水平な直交する２方向をｘ方向（第１方向）及びｙ方向（第２方向）とし、半導体基板７１表面に垂直な方向をｚ方向とする。

図３に示すように、メモリ領域ＭＲにおいて不揮発性メモリは、半導体基板７１、導電体６４１から６５７、メモリホール６３４、並びにコンタクトプラグＣ０、Ｃ１、Ｃ２及びＣＰを含む。なお、以下で説明される図面では、半導体基板７１の上面部分に形成されたｐ型又はｎ型のウェル領域と、各ウェル領域内に形成された不純物拡散領域と、ウェル領域間を絶縁する素子分離領域のそれぞれの図示は省略されている。

メモリ領域ＭＲにおいて、半導体基板７１上には、例えば複数のコンタクトＣ０が設けられている。複数のコンタクトＣ０は、半導体基板７１に設けられた不純物拡散領域（図
示せず）に接続されている。半導体基板７１上には、配線層領域ＷＲを介してＮＡＮＤメモリのメモリセルアレイが配置されている。なお、配線層領域ＷＲに、入出力回路などの周辺回路も形成される。

各コンタクトＣ０上には、配線パターンを形成する導電体６４１が設けられている。導電体６４１の複数の配線パターンの一部は、上述したビット線ＢＬの一部である。また、複数の配線パターンの他の一部は、各種トランジスタの一部の配線である。その場合、隣り合う導電体６４１間の領域付近には、ゲート電極ＧＣが設けられ、この場合、隣り合う一方の導電体６４１は、トランジスタのドレインに接続され、他方の導電体３１がトランジスタのソースに接続される。

各導電体６４１上には、例えばコンタクトＣ１が設けられている。各コンタクトＣ１上には、例えば導電体６４２が設けられている。導電体６４２上には、例えばコンタクトＣ２が設けられている。コンタクトＣ２上には、例えば導電体６４３が設けられている。

導電体６４１、６４２、６４３の各配線パターンは、図示しないセンスアンプ回路とメモリセルアレイの間の配線層領域ＷＲに配設されている。以下、導電体６４１、６４２、６４３が設けられる配線層を、それぞれ配線層Ｄ０、Ｄ１、Ｄ２と呼ぶ。配線層Ｄ０、Ｄ１、Ｄ２は、不揮発性メモリ２の下層部分に設けられている。なお、ここでは、配線層領域ＷＲには、３つの配線層が設けられているが、配線層領域ＷＲには、２つ以下の配線層、あるいは４つ以上の配線層が設けられていてもよい。

導電体６４３の上方には、例えば層間絶縁膜を介して導電体６４４が設けられている。導電体６４４は、例えば、ｘｙ平面に平行な板状に形成されたソース線ＳＬである。導電体６４４の上方には、各ＮＡＮＤストリングＮＳに対応して、例えば、導電体６４５～６５４が順に積層されている。これらの導電体のうちｚ方向に隣り合う導電体の間には、図示しない層間絶縁膜が設けられている。

１つのストリングユニットＳＵに対応する構造体（複数のＮＡＮＤストリングＮＳ）は、隣り合うスリットＳＨＥ間に設けられている。スリットＳＨＥは、例えばｙ方向及びｚ方向に広がり、図示しない隣り合うストリングユニットＳＵに設けられた導電体６４５～６５４間を絶縁している。

導電体６４５～６５４のそれぞれは、例えばｘｙ平面に平行な板状に形成される。例えば、導電体６４５は、セレクトゲート線ＳＧＳに対応し、導電体６４６～６５３は、それぞれワード線ＷＬ０～ＷＬ７に対応し、導電体６５４は、セレクトゲート線ＳＧＤに対応している。

各メモリホール６３４は、導電体６４５～６５４のそれぞれを貫通した柱状に設けられ、導電体６４４に接触している。メモリホール６３４は、例えばブロック絶縁膜６３５、電荷蓄積膜６３６、ゲート絶縁膜６３７が順次形成され、更にメモリホール６３４内に導電体柱６３８が埋め込まれている。

例えば、メモリホール６３４と導電体６４５とが交差する部分は、選択トランジスタＳＴ２として機能する。メモリホール６３４と導電体６４５～６５４のそれぞれとが交差する部分は、メモリセルトランジスタ（メモリセル）ＭＴとして機能する。メモリホール６３４と導電体６５４とが交差する部分は、選択トランジスタＳＴ１として機能する。

メモリホール６３４の上面よりも上層には、層間絶縁膜を介して導電体６５５が設けられている。導電体６５５は、ｘ方向に延伸したライン状に形成され、ビット線ＢＬに対応している。複数の導電体６５５は、ｙ方向において間隔をおいて配列している（図示せず）。導電体６５５は、ストリングユニットＳＵ毎に対応する１つのメモリホール６３４内の導電体柱６３８と電気的に接続されている。

具体的には、各ストリングユニットＳＵにおいて、例えば各メモリホール６３４内の導電体柱６３８上にコンタクトプラグＣＰが設けられ、コンタクトプラグＣＰ上に１つの導電体６４５が設けられる。なお、このような構成に限定されず、メモリホール６３４内の導電体柱６３８及び導電体６５５間は、複数のコンタクトや配線などを介して接続されてもよい。

導電体６５５が設けられた層よりも上層には、層間絶縁膜を介して導電体６５６が設けられている。導電体６５６が設けられた層よりも上層には、層間絶縁膜を介して導電体６５７が設けられている。

導電体６５６及び６５７は、例えばメモリセルアレイに設けられた配線と、メモリセル
アレイ下に設けられた周辺回路とを接続するための配線に対応する。導電体６５６と６５
７の間は、図示しない柱状のコンタクトで接続されてもよい。ここでは、導電体６５５が設けられた層のことを、配線層Ｍ０と称し、導電体６５６が設けられた層のことを、配線層Ｍ１と称し、導電体６５７が設けられた層のことを、配線層Ｍ２と称する。

図３に示すように、実施形態の半導体記憶装置は、ストリングユニットＳＵより下層に配線層Ｄ０、Ｄ１、Ｄ２が形成されている。また、ストリングユニットＳＵより上層に配線層Ｍ０、Ｍ１、Ｍ２が形成されている。配線層Ｄ０、Ｄ１、Ｄ２は、例えば、ダマシン法により形成されるタングステン配線である。

配線層Ｍ２は、例えば、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）など異方性エッチングにより形成されるアルミニウム配線である。配線層Ｍ２は、膜厚が厚く低抵抗であるため、基幹電源配線（Ｖｃｃ、Ｖｓｓ）が割り当てられる。配線層Ｍ１は、例えば、ダマシン法により形成される銅（Ｃｕ）配線である。Ｃｕ配線はＥＭ（エレクトロマイグレーション）耐性などの配線信頼性が高いため、配線層Ｍ１は、確実にデータを伝達する必要がある信号線が割り当てられる。配線層Ｍ０は、例えば、ダマシン法により形成されるＣｕ配線である。ビット線ＢＬとして用いられるほか、電源強化の目的で、基幹電源配線の一部も割り当てられる。なお、信号線など基幹電源配線以外の配線についても、可能な限り低抵抗とすることが好ましいため、なるべく上層の配線層（例えば、配線層Ｍ２）を用いて形成される。
（２．レイアウト）
（２－１．信号線のレイアウト）
本実施形態の信号線のレイアウトの説明にあたり、まず、比較例の信号線のレイアウトについて、図４、及び、図５を用いて説明する。図４、及び、図５は、比較例にかかる配線の概略レイアウト図である。

図４に示すように、配線層Ｍ２には、ｘ方向に延伸する信号線１０１が配置されている。第１信号線としての信号線１０１は、データの送受信に用いられる配線であり、例えば、入出力回路２２とセンスアンプ３１のデータレジスタ３１Ｂとの間を接続するバス配線である。また、配線層Ｍ２には、信号線１０１のｙ方向上方に、ｘ方向に延伸する信号線２０１が配置されている。更に、配線層Ｍ２には、信号線１０１のｙ方向下方に、ｘ方向に延伸する信号線２０２が配置されている。第２信号線としての信号線２０１、２０２は、例えば、クロック信号の伝達に用いられる配線であり、例えば、入出力回路２２やセンスアンプ３１の制御信号を送受信する配線である。

信号線１０１、２０１、２０２は、幅Ｗｍを有する信号線である。信号線１０１、２０１、２０２は、隣接する配線トラックＴに配置されている。配線トラックＴとは、配線を配置する場合の基準となる線である。（以下に示す各図において、配線トラックＴを一点鎖線で示す。）配置される配線の中心線を配線トラックＴに沿って配置することで、デザインルールに規定される最低配線間距離を満たすことができる。例えば、図４、図５に示す比較例では、幅（Ｗｍ＋Ｗｓ）の間隔で配線トラックＴが設定されている。すなわち、隣接する配線トラックＴに配置されている信号線１０１と信号線２０１との配線間隔は、幅Ｗｓである。同様に、隣接する配線トラックＴに配置されている信号線１０１と信号線２０２との配線間隔も、幅Ｗｓである。

図４に示す比較例において、信号線１０１と信号線２０１との間には、配線間カップリング寄生容量Ｃ１が存在する。また、信号線１０１と信号線２０２との間にも、配線間カップリング寄生容量Ｃ２が存在する。配線トラックＴの間隔が狭く設定されている場合、信号線２０１、２０２を伝達する信号の変動（電圧変動）が、配線間カップリング寄生容量Ｃ１、Ｃ２を介して信号線１０１に伝搬する。この結果、信号線１０１を伝達する信号にノイズ（クロストークノイズ）がのってしまい、半導体記憶装置が誤動作する可能性がある。

信号線２０１、２０２に起因するクロストークノイズの影響を排除するために、図５の比較例に示すような配線レイアウトを用いることが一般的である。すなわち、ノイズの影響を受けたくない信号線１０１と、ノイズ源となる信号線２０１、２０２との間に、シールド配線として、電圧振幅が少ない信号を伝達する配線や、各種の電源電圧を供給する配線、接地電圧Ｖｓｓを供給する配線などを配置する。すなわち、図５に示すように、信号線１０１と隣接する配線トラックＴに、Ｖｓｓ電圧供給線３０１、３０２が配置される。そして、Ｖｓｓ電圧供給線３０１と隣接する配線トラックＴであって、信号線１０１が配置されていない側に、信号線２０１が配置される。さらに、Ｖｓｓ電圧供給線３０２と隣接する配線トラックＴであって、信号線１０１が配置されていない側に、信号線２０２が配置される。すなわち、ｙ方向下側から順に、信号線２０２、Ｖｓｓ電圧供給線３０２、信号線１０１、Ｖｓｓ電圧供給線３０１、信号線２０１の順に、各配線が配置される。

信号線１０１とＶｓｓ電圧供給線３０１との間には、配線間カップリング寄生容量Ｃ３が存在する。また、信号線１０１とＶｓｓ電圧供給線３０２との間にも、配線間カップリング寄生容量Ｃ４が存在する。Ｖｓｓ電圧供給線３０１、３０２は一定の電圧（接地電圧Ｖｓｓ）を供給する配線であるので、配線間カップリング寄生容量Ｃ３、Ｃ４を介して信号線１０１に与えるクロストークノイズを抑制することができる。

図４に示すレイアウトでは、３本の信号線１０１、２０１、２０２を３本の配線トラックＴを用いて配置している。これに対し、図５に示すレイアウトでは、同じく３本の信号線１０１、２０１、２０２を５本の配線トラックＴを用いて配置している。すなわち、クロストークノイズ抑制のために、ｙ方向に、幅（２Ｗｍ＋２Ｗｓ）の配線領域を増加する必要がある。

次に、本実施形態にかかる信号線のレイアウトについて、図６Ａ、及び、図６Ｂを用いて説明する。図６Ａは、第１実施形態にかかる配線の概略レイアウト図である。すなわち、図６Ａは、ｚ方向からみた配線層Ｍ２、Ｍ１のｘｙ平面における概略レイアウト図である。また、図６Ｂは、図６ＡのＡ－Ａ´線に沿った断面図である。図６Ａに示すように、配線層Ｍ２には、ｘ方向に延伸する信号線１０１が配置されている。また、配線層Ｍ２には、信号線１０１のｙ方向上方に、ｘ方向に延伸する信号線２０１が配置されている。更に、配線層Ｍ２には、信号線１０１のｙ方向下方に、ｘ方向に延伸する信号線２０２が配置されている。

信号線１０１は、ｘ方向に延伸する基幹配線１０１ａと、基幹配線１０１ａから分岐する枝配線１０１ｂ１、１０１ｂ２とから構成されている。枝配線１０１ｂ１は、基幹配線１０１ａから分岐し、ｙ方向上方に突出している。枝配線１０１ｂ２は、基幹配線１０１ｂから分岐し、ｙ方向下方に突出している。枝配線１０１ｂ１と、枝配線１０１ｂ２は、基幹配線１０１ａの同じ位置から分岐している。すなわち、信号線１０１は、基幹配線１０１ａのｙ方向の中心を通りｘ方向に延伸する軸を中心に、線対称に形成されている。枝配線１０１ｂ１のｙ方向の長さは、Ｗｍｐである。枝配線１０１ｂ１のｙ方向上端から信号線２０１までの距離は、Ｗｓである。枝配線１０１ｂ２のｙ方向の長さは、Ｗｍｐである。枝配線１０１ｂ２のｙ方向下端から信号線２０２までの距離は、Ｗｓである。

このように信号線１０１を形成することで、信号線１０１と信号線２０１との配線間隔は、Ｗｓ＋Ｗｍｐとなる。すなわち、比較例のレイアウトに比べて、枝配線１０１ｂ１のｙ方向の長さ分だけ、信号線１０１と信号線２０１との距離を長くすることができる。故に、配線間カップリング寄生容量Ｃ１を小さくすることができるため、信号線２０１から信号線１０１に及ぼすクロストークノイズを低減することができる。また、信号線１０１と信号線２０２との配線間隔も、Ｗｓ＋Ｗｍｐとなる。すなわち、比較例のレイアウトと比べて、枝配線１０１ｂ２のｙ方向の長さ分だけ、信号線１０１と信号線２０２との距離を長くすることができる。故に、配線間カップリング寄生容量Ｃ２を小さくすることができるため、信号線２０２から信号線１０１に及ぼすクロストークノイズを低減することができる。

図６Ａに示す配線レイアウトにおいて、枝配線１０１ｂ１、１０１ｂ２のｙ方向の長さＷｍｐは、配線トラックＴの幅の半分である。すなわち、枝配線１０１ｂ１、１０１ｂ２の長さＷｍｐを（Ｗｍ＋Ｗｓ）／２とすることで、３本の信号線１０１、２０１、２０２を、４本の配線トラックＴを用いて配置することができる。従って、図５に示す比較例のレイアウトに比べて、ｙ方向において、配線トラック１本分の配線領域を削減することができる。すなわち、クロストークノイズを低減しつつ、シールド配線を用いた場合に比べて配線領域の面積を削減することができる。

図６Ａに示すように、配線層Ｍ１にｙ方向に延伸する信号線１１１が配置されており、信号線１０１と信号線１１１とをビアＶＡで接続する場合、枝配線１０１ｂ１、１０１ｂ２にそれぞれビアＶＡを設けることで、複数のビアＶＡを用いて信号線１０１と信号線１１１とを接続することができる。すなわち、図６Ｂの断面図に示すように、信号線１１１に沿うＡ－Ａ´線における断面において、信号線１０１は、ｙ方向に（Ｗｍ＋２Ｗｍｐ）の長さを有する。具体的には、長さＷｍである基幹配線１０１ａの両側から、長さＷｍｐの枝配線１０１ｂ１、１０１ｂ２が延出している。枝配線１０１ｂ１と、枝配線１０１ｂ２とにそれぞれ１つずつビアＶＡを設けることができるため、信号線１０１と信号線１１１とを２つのビアＶＡで接続することができる。すなわち、信号線１０１が配置されている配線層と別の配線層に設けられており、信号線１０１の延伸する方向（ｘ方向）と直交する方向（ｙ方向）に延伸するクロス配線（信号線１１１）と、信号線１０１とをビアＶＡで接続する場合において、複数のビアＶＡを用いて接続することができる。

半導体集積回路などの薄膜デバイス製造には、エッチング、アッシング、イオン注入や、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）など多くのプラズマプロセスが用いられている。こうしたプラズマプロセスでは、チャージアップ現象によるゲート絶縁膜の破壊や損傷 プラズマダメージ）が問題となっている。プラズマダメージは、プラズマ中に露出した導電体（例えば金属配線）によって、プラズマ中の荷電粒子が捕獲され、捕獲された電荷がトランジスタのゲート電極に達することで発生する。例えば、信号配線を形成するエッチングプロセスでは、信号配線がプラズマからの電荷を捕獲するアンテナとして作用する場合がある。信号配線で捕獲された電荷によるチャージ電流は、ゲート電極を介してゲート絶縁膜に集中し、ゲート絶縁膜を損傷する。

実施形態のレイアウトによれば、枝配線を設けることで、配線面積に対するビアＶＡの個数を増やすことができる。これにより、アンテナによるプラズマダメージを緩和することができるため、ダメージに対する耐性を向上させることができる。

このように、本実施形態は、ｘ方向に延伸する基幹配線１０１ａと、基幹配線１０１ａから分岐する枝配線１０１ｂとから信号線１０１が構成されている。そして、枝配線１０１ｂ１、１０１ｂ２の端部から幅Ｗｓだけ離間した位置に、信号線２０１、２０２を配置している。従って、枝配線１０１ｂ１、１０１ｂ２の長さ分、信号線１０１（基幹配線１０１ａ）と信号線２０１、２０２との距離を長くすることができる。故に、配線面積の増大を抑制しつつ、信号線２０１、２０２から信号線１０１に及ぼすクロストークノイズを低減することができる。すなわち、チップ面積の増大を抑制しつつ、ノイズ耐性を向上させることができる。また、枝配線１０１ｂ１、１０１ｂ２にビアＶＡを設けることにより、他の配線層に配置されたクロス配線と複数のビアＶＡで接続することができるので、配線間の接続性が向上する。さらに、複数のビアＶＡを用いて配線間接続を行うことにより、アンテナによるダメージに対する耐性を向上させることができる。

さらに、枝配線１０１ｂは、評価解析時においては測定用のプローブを接触させるためのパッドとして用いることもできる。

次に、第１実施形態の変形例について、図７～図９を用いて説明する。図７～図９は、第１実施形態の変形例にかかる配線の概略レイアウト図である。図７に示す変形例は、図６Ａを用いて説明した第１実施形態と比べ、信号線１０１における枝配線１０１ｂの配置が異なっている。すなわち、本変形例は、基幹配線１０１ａの任意の場所において、基幹配線１０１ａの延伸する方向（ｘ方向）と直交する方向（ｙ方向）に延出する枝配線１０１ｂが、ｙ方向上方、または、ｙ方向下方のいずれか一方向のみである。例えば、図７に示すように、基幹配線１０１ａの延伸方向に沿ってみた場合に、ｙ方向上方に延出する枝配線１０１ｂ１と、ｙ方向下方に延出する枝配線１０１ｂ２とが、交互に配置されている。

このように、ノイズ源となる信号線２０１、２０２と対向する枝配線１０１ｂ１、１０１ｂ２の本数を減ずることで、信号線２０１、２０２から信号線１０１に及ぼすクロストークノイズをさらに低減することができる。

また、枝配線１０１ｂ１、１０１ｂ２の長さは、必要とされる特性などに応じて変更することができる。図８に示す変形例は、図６Ａを用いて説明した第１実施形態と比べ、信号線１０１における枝配線１０１ｂの長さＷｍｐが長い。例えば、図８に示すように、枝配線１０１ｂ１、１０１ｂ２のｙ方向の長さＷｍｐは、配線トラックＴの幅と同じ長さである。このように、枝配線１０１ｂ１、１０１ｂ２を長く形成することで、基幹配線１０１ａにもビアＶＡを設けることができるので、信号線１０１と信号線１１１とを接続するビアＶＡの個数を増やすことができ、配線間の接続性が向上する。さらに、アンテナによるダメージに対する耐性を、さらに向上させることができる。

図９に示す変形例は、図６Ａを用いて説明した第１実施形態と比べ、信号線１０１における枝配線１０１ｂの長さＷｍｐが短い。例えば、図９に示すように、枝配線１０１ｂ１、１０１ｂ２のｙ方向の長さＷｍｐは、配線トラックＴの幅の１／４の長さである。この場合、３本の信号線１０１、２０１、２０２を、３．５本の配線トラックＴを用いて配置することができる。このように、枝配線１０１ｂ１、１０１ｂ２を短く形成することで、３本の信号線１０１、２０１、２０２をレイアウトするために必要な配線面積を縮小することができる。
（第２実施形態）
次に、第２実施形態にかかる半導体記憶装置について説明する。実施形態の半導体記憶装置は、配線層Ｍ２において、ノイズの影響を受けたくない信号線１０１が複数本レイアウトされている点が、上述した第１実施形態の半導体記憶装置と異なる。また、配線層Ｍ１において、配線層Ｍ２に配置された信号線１０１と接続される信号線１１１が複数本レイアウトされている点も、上述した第１実施形態と異なる。以下、第１実施形態と異なる点についてのみ説明する。

図１０は、第２実施形態にかかる配線の概略レイアウト図である。図１０に示すように、本実施形態では、ノイズ源となる信号線２０１、２０２の間に、ノイズの影響を受けたくない複数の信号線１０１Ａ～１０１Ｄが配置されている。それぞれの信号線１０１Ａ～１０１Ｄは、第１実施形態で説明した信号線１０１と同じ構成を有する。すなわち、ｘ方向に延伸する基幹配線と、基幹配線からｙ方向に分岐する枝配線とから構成されている。各信号線１０１Ａ～１０１Ｄにおける、基幹配線から枝配線が分岐されるｘ方向の位置は、互いに異なる位置になされている。また、一の信号線１０１の基幹配線と、隣接して配置される信号線１０１の枝配線の端部との距離は、Ｗｓである。

また、信号線１０１Ａは、枝配線に配置されたビアＶＡを介して、信号線１１１Ａと接続されている。同様に、信号線１０１Ｂ、１０１Ｃ、１０１Ｄも、それぞれの枝配線に配置されたビアＶＡを介して、信号線１１１Ｂ、１１１Ｃ、１１１Ｄと接続されている。

図１１は、比較例にかかる配線の概略レイアウト図である。図１１は、６本の信号線１０１Ａ～１０１Ｄ、２０１、２０２について、シールド配線３０１～３０５を用いてクロストークノイズを抑制する場合におけるレイアウトを示している。図１１の場合、６本の信号線１０１Ａ～１０１Ｄ、２０１、２０２を配置するために、１１本の配線トラックＴが必要となる。これに対し、図１０に示す実施形態では、枝配線の長さＷｍｐを（Ｗｍ＋Ｗｓ）／２（配線トラックＴの幅の半分）とすると、６本の信号線１０１Ａ～１０１Ｄ、２０１、２０２を、８．５本の配線トラックＴを用いて配置することができる。また、図１１に示す比較例では、信号線１０１Ａ～１０１Ｄと、信号線１１１Ａ～１１１ＤとをそれぞれビアＶＡで接続する場合、一のｘ座標には１つのビアしか配置できない。これに対し、図１０に示す実施形態では、一のｘ座標位置からｙ方向上方に１本、ｙ方向下方１本、計２本の枝配線が延出されており、それぞれの枝配線にビアＶＡを配置することができる。故に、一のｘ座標に２つビアを配置することができる。

このように、複数の信号線１０１Ａ～１０１Ｄを配線層Ｍ２に配置する場合においても、各信号線１０１に枝配線を設けることにより、枝配線の長さ分だけ隣接する信号線との距離を長くすることができる。故に、シールド配線を用いることなく、隣接する信号線からのクロストークノイズを低減することができ、配線面積の増大を抑制することができる。また、枝配線にビアＶＡを設けることにより、他の配線層に配置されたクロス配線と複数のビアＶＡで接続することができるので、配線間の接続性が向上する。さらに、複数のビアＶＡを用いて配線間接続を行うことにより、アンテナによるダメージに対する耐性を向上させることができる。

図１２は、第２実施形態の変形例にかかる配線の概略レイアウト図である。本実施形態においても、第１実施形態の変形例と同様に、基幹配線の任意の場所において、枝配線を一方向にのみ分岐するようにレイアウトしてもよい。また、枝配線の長さＷｍｐも、必要とされる特性などに応じて変更することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、一例として示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…メモリコントローラ、２…不揮発性メモリ、１２…プロセッサ、１３…ホストインターフェイス、１４…ＥＣＣ回路、１５…メモリインターフェイス、１６…内部バス、２１…メモリセルアレイ、２２…入出力回路、２４…ロジック制御回路、２６…レジスタ、２６Ａ…アドレスレジスタ、２６Ｂ…コマンドレジスタ、２７…シーケンサ、２８…電圧生成回路、２９…ロウデコーダ、３０…Ｖｓｓ電圧供給線、３１…センスアンプ、３１Ａ…データレジスタ、３１Ｂ…センスアンプユニット、３２…入出力用パッド群、３３…パッド、３４…ロジック制御用パッド群、３５…電源入力用端子群、１０１、２０１、２０２、１１１…信号線、１０１ａ…基幹配線、１０１ｂ…枝配線、３０１、３０２、３０３、３０４、３０５…シールド配線、ＶＡ…ビア、

Claims (5)

1. 第１方向に延伸する第１信号線と、
   前記第１方向に延伸し、前記第１信号線に対して前記第１方向と直交する第２方向において隣接する第２信号線と、を有し、
   前記第１信号線は、前記第１方向に延伸する基幹配線と、前記基幹配線から分岐し、前記第２方向の前記第２信号線に向かう一方に延出する１本以上の枝配線と、から構成される半導体記憶装置。
2. 前記第１信号線が配置されている第１配線層とは異なる第２配線層に、前記第２方向に延伸する第３信号線をさらに有し、
   前記第１信号線は、前記基幹配線の前記第１方向における任意の位置において、前記第２方向の前記一方に向かって延出する前記枝配線と、前記第２方向の他方に向かって延出する前記枝配線と、の２本の前記枝配線が分岐して形成されており、
   前記枝配線には、前記第１信号線と前記第３信号線を電気的に接続する接続部が形成されている、請求項１に記載の半導体記憶装置。
3. 前記第１配線の前記基幹配線を幅方向に等分する第１中心線と、前記第２配線を幅方向に等分する第２中心線との距離は、前記第１配線層に設定された配線トラックの前記第２方向における長さより、前記枝配線の長さ分だけ長い、請求項１に記載の半導体記憶装置。
4. 前記枝配線の長さは、前記配線トラックの前記第２方向における長さの半分の長さである、請求項３に記載の半導体記憶装置。
5. 前記第２信号線において伝達される信号は、電圧レベルが経時的に変動する信号である、請求項１に記載の半導体記憶装置。

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