CN116153348A - 具有竖直结构的存储器件和包括存储器件的存储系统 - Google Patents

具有竖直结构的存储器件和包括存储器件的存储系统 Download PDF

Info

Publication number
CN116153348A
CN116153348A CN202211224032.0A CN202211224032A CN116153348A CN 116153348 A CN116153348 A CN 116153348A CN 202211224032 A CN202211224032 A CN 202211224032A CN 116153348 A CN116153348 A CN 116153348A
Authority
CN
China
Prior art keywords
page buffer
semiconductor layer
lower semiconductor
upper semiconductor
disposed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211224032.0A
Other languages
English (en)
Inventor
金昶汎
金成勋
边大锡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN116153348A publication Critical patent/CN116153348A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种存储器件包括第一下半导体层和第二下半导体层。第一下半导体层设置在包括第一存储单元阵列的第一上半导体层的下方。第一下半导体层包括与第一存储单元阵列电连接的第一页缓冲器。第二下半导体层设置在第二上半导体层的下方，该第二上半导体层包括第二存储单元阵列并在第一方向上与第一上半导体层相邻设置。第二下半导体层包括第二页缓冲器的第一部分，第二页缓冲器电连接到第二存储单元阵列并在第一方向上与第一下半导体层相邻设置。第一下半导体层还包括第二页缓冲器的第二部分，该第二部分与第一部分不同。

Description

具有竖直结构的存储器件和包括存储器件的存储系统
相关申请的交叉引用
本专利申请要求于2021年11月22日在韩国知识产权局递交的韩国专利申请No.10-2021-0161493的优先权，其全部公开内容通过引用并入本文。
技术领域
本发明构思涉及一种存储器件，并且更具体地，涉及一种具有竖直结构的存储器件以及一种包括该存储器件的存储系统。
背景技术
存储器件用于存储数据并且被分类为易失性存储器件和非易失性存储器件。例如，作为非易失性存储器件的示例的闪存设备可以用于移动电话、数码相机、便携式数字助理(PDA)、便携式计算机设备、固定计算机设备和其他设备。
存储单元可以三维地堆叠并且存储单元的尺寸可以减小以提高非易失性存储器件的集成度。因此，非易失性存储器件中包括的用于操作和电连接的操作电路和布线结构变得复杂。
发明内容
本发明构思的至少一个实施例提供了一种存储器件，其中第一下半导体层被配置为包括页缓冲器的至少一部分，使得形成在第二下半导体层中的内部外围电路区的宽度较大。
根据本发明构思的实施例，提供了一种存储器件，该存储器件包括：第一下半导体层，设置在包括第一存储单元阵列的第一上半导体层的下方，第一下半导体层包括与第一存储单元阵列电连接的第一页缓冲器；以及第二下半导体层，设置在第二上半导体层的下方，第二上半导体层包括第二存储单元阵列并在第一方向上与第一上半导体层相邻设置，第二下半导体层包括第二页缓冲器的第一部分，该第二页缓冲器电连接到第二存储单元阵列并在第一方向上与第一下半导体层相邻设置。第一下半导体层还包括第二页缓冲器的第二其他部分。
根据本发明构思的实施例，提供了一种存储器件，该存储器件包括：第一下半导体层，与包括第一存储单元阵列的第一上半导体层重叠，并包括与第一存储单元阵列电连接的第一页缓冲器；第二下半导体层，与包括第二存储单元阵列并在第一方向上与第一上半导体层相邻的第二上半导体层重叠，并且包括第二页缓冲器的第一部分，该第二页缓冲器电连接到第二存储单元阵列；第三下半导体层，与包括第三存储单元阵列并在与第一方向垂直的第二方向上与第一上半导体层相邻的第三上半导体层重叠，并且包括与第三存储单元阵列电连接的第三页缓冲器；以及第四下半导体层，与第四上半导体层重叠，并且包括第四页缓冲器的第一部分，第四上半导体层包括第四存储单元阵列并在第一方向上与第三上半导体层相邻并在第二方向上与第二上半导体层相邻，该第四页缓冲器电连接到第四存储单元阵列。第一下半导体层包括第二页缓冲器的第二部分，该第二部分与第二页缓冲器的第一部分不同。第三下半导体层包括第四页缓冲器的第二部分，该第二部分与第四页缓冲器的第一部分不同。
根据本发明构思的实施例，提供了一种非易失性存储器件，该非易失性存储器件包括：第一下半导体层，设置在包括第一存储单元阵列的第一上半导体层的下方，第一下半导体层在竖直方向上与第一上半导体层重叠；以及第二下半导体层，设置在包括第二存储单元阵列并在第一方向上与第一上半导体层相邻设置的第二上半导体层的下方，第二下半导体层在竖直方向上与第二上半导体层重叠。第一下半导体层包括：第一页缓冲器，设置在与第一方向垂直的第二方向上，并电连接到第一存储单元阵列；多个高速缓存锁存器，设置在第二方向上并在第一方向上与第一页缓冲器间隔开，并且设置在与第二存储单元阵列电连接的第二页缓冲器的边缘处以在竖直方向上与第一上半导体层重叠；以及第一行驱动器，在第二方向上与第一页缓冲器和多个高速缓存锁存器相邻设置并电连接到第一存储单元阵列。
附图说明
根据以下结合附图进行的详细描述，将更清楚地理解本发明构思的实施例，在附图中：
图1是示出了根据本发明构思的实施例的存储器件的框图；
图2是示出了根据本发明构思的实施例的图1的存储器件的结构的示意图；
图3是根据本发明构思的实施例的存储器件的框图；
图4A至图4C是示出了根据本发明构思的示例实施例的存储器件的示意图；
图5是示出了根据本发明构思的示例实施例的存储器件的截面的示意图；
图6A至图6D是示出了根据本发明构思的示例实施例的上半导体层的上表面和下半导体层的上表面的平面图；
图7A至图7C是示出了根据本发明构思的示例实施例的行驱动器的布置的存储器件的示意图；
图8是根据本发明构思的示例实施例的存储器件中包括的存储块的等效电路图；
图9是示出了根据本发明构思的示例实施例的包括存储器件的存储卡系统的框图；
图10是示出了根据本发明构思的示例实施例的包括存储器件的计算系统的框图；以及
图11是示出了根据本发明构思的示例实施例的包括存储器件的固态驱动器(SSD)系统的框图。
具体实施方式
在下文中，将参考附图描述本发明构思的各种实施例。在下文中，将附图中的箭头所示的方向和与其相反的方向描述为相同的方向。在本公开的附图中，为了便于说明，可能仅示出了一部分。在参考附图的描述中，相同或对应的组件被赋予相同的附图标记，并且将省略对其的重复描述。
图1是示出了根据本发明构思的示例实施例的存储器件的框图。
参考图1，存储器件100可以包括存储单元阵列110、页缓冲器单元120(例如，缓冲器或缓冲器电路)、页缓冲器驱动器121(例如，驱动器电路)、行解码器130(例如，解码器电路)和外围电路140。
存储单元阵列110可以包括多个存储单元。例如，多个存储单元可以是闪存单元。然而，本发明构思不限于此，并且多个存储单元可以包括电阻随机存取存储器(RRAM)单元、铁电RAM(FRAM)单元、相变RAM(PRAM)单元、晶闸管RAM(TRAM)单元和磁性RAM(MRAM)单元。在下文中，主要描述了多个存储单元是NAND闪存单元的情况，因此，作为非易失性存储器件的存储器件100可以被称为“NVM器件”。
存储单元阵列110可以包括多个存储块BLK1至BLKz，并且存储块BLK1至BLKz中的每一个可以包括多个存储单元。存储单元阵列110可以通过位线BL连接到页缓冲器单元120，并且可以通过多条字线WL、多条串选择线SSL和多条地选择线GSL连接到行解码器130。
存储单元阵列110可以包括3D存储单元阵列，并且3D存储单元阵列可以包括多个存储NAND串。每一个存储NAND串可以包括分别与竖直堆叠在衬底上的字线连接的存储单元。美国申请公开No.7,679,133、美国申请公开No.8,553,466、美国申请公开No.8,654,587、美国申请公开No.8,559,235和美国申请公开No.2011/0233648通过引用整体并入本文，并公开了三维存储阵列的详细的合适配置，其中三维存储阵列包括多个层级并且在三维存储阵列中字线和/或位线在层级之间共享。然而，本发明构思不限于此。存储单元阵列110可以包括参考下述图8详细描述的三维(3D)存储单元阵列，该3D存储单元阵列包括多个单元串。
页缓冲器单元120可以包括多个页缓冲器PB1至PBn(n是2或更大的整数)。页缓冲器PB1至PBn中的每一个可以通过多条位线BL连接到存储单元。页缓冲器PB1至PBn中的每一个可以包括对数据执行读取操作的读取电路、对数据执行写入操作的写入电路、以及临时存储数据的多个锁存器。页缓冲器PB1至PBn中的给定页缓冲器可以被配置为存储该存储单元阵列110的一页数据。存储单元阵列110的每个块(例如，BLK1)可以包括若干个页。锁存器可以包括高速缓存锁存器。页缓冲器单元120可以在列方向上选择存储单元阵列110中的至少一些存储单元。页缓冲器单元120可以响应于列地址C_ADDR选择位线BL中的至少一条位线。页缓冲器单元120可以根据操作模式而操作为写入驱动器或读出放大器。
例如，在编程操作期间，页缓冲器单元120可以将与要被编程的数据相对应的位线电压施加到存储单元阵列110的存储单元中的所选存储单元。在读取操作期间，页缓冲器单元120可以检测存储单元阵列110的存储单元中的所选存储单元的电流或电压，以检测所选存储单元中存储的数据。
尽管图1中未示出，但是页缓冲器单元120还可以包括列解码器并从外围电路140接收列地址。当页缓冲器单元120包括列解码器时，可以针对列解码器的每条输出线布置页缓冲器PB1至PBn，而不是针对每条位线布置页缓冲器PB1至PBn。
页缓冲器驱动器121可以包括将从存储器件100的外部(例如，存储器控制器)接收的数据DATA输入到页缓冲器单元120中或将从页缓冲器单元120接收的数据DATA输出到存储器件100的外部的电路。页缓冲器驱动器121可以控制分别被包括在页缓冲器PB1至PBn中的锁存器。例如，页缓冲器驱动器121可以电连接到分别被包括在页缓冲器PB1至PBn中的锁存器以发送或接收数据。例如，页缓冲器驱动器121可以电连接到分别被包括在页缓冲器PB1至PBn中的高速缓存锁存器。例如，该电路可以是包括一个或多个复用器、解复用器或开关的输入/输出(I/O)电路，以使数据能够被发送到高速缓存锁存器或使高速缓存锁存器中存储的数据能够被发送到存储器件100的外部。
行解码器130可以连接到存储单元阵列110的每个存储单元。行解码器130可以在行方向上选择存储单元阵列110中的至少一些存储单元。响应于从外围电路140接收的字线电压VWL或行地址R_ADDR，行解码器130可以选择字线WL之一、串选择线SSL之一和地选择线GSL之一。例如，行解码器130可以基于行地址R_ADDR选择字线WL中的至少一条字线并将字线电压VWL施加到所选字线。
由行解码器130选择的字线所选择的存储单元可以被称为页，并且可以以页为单位将数据写入存储单元阵列110，或者可以从存储单元阵列110读取数据。例如，在编程操作期间，行解码器130可以将编程电压和编程验证电压施加到存储单元阵列110的存储单元中的所选存储单元，并且在读取操作期间，行解码器130可以将读取电压施加到存储单元阵列110的存储单元中的所选存储单元。
行解码器130可以与存储单元阵列110相邻设置，并且包括与布置在存储单元阵列110中的每条字线相邻重复设置的相同电路，从而改善施加到字线的信号的延迟。因此，行解码器130可以在字线布置的方向(例如，与字线延伸的方向垂直的方向)上具有与存储单元阵列110基本相同的长度。
外围电路140通常可以控制存储器件100中的各种操作模式。外围电路140可以从存储器件100的外部(例如，存储器控制器等)接收命令CMD和/或地址ADDR。外围电路140可以基于接收到的命令CMD和/或地址ADDR来输出使存储单元阵列110能够执行编程、读取或擦除操作的各种内部控制信号。例如，外围电路140可以使用各种内部控制信号将数据存储在存储单元阵列110中，或者从存储单元阵列110读取和输出所存储的数据。外围电路140可以将列地址C_ADDR提供给页缓冲器单元120，并且可以将行地址R_ADDR和字线电压VWL提供给行解码器130。
外围电路140可以包括电压发生器141、纠错电路142、调度器143(例如，逻辑电路)、命令解码器144(例如，解码器电路)和地址解码器145(例如，解码器电路)中的至少一个。
电压发生器141可以产生存储器件100的操作所需的包括字线电压VWL在内的各种电压。例如，电压发生器141可以产生编程电压、读取电压、编程验证电压、擦除电压等作为字线电压VWL。
纠错电路142可以纠正从存储单元阵列110读取的数据中的错误。
调度器143可以根据存储器件100的操作模式来调整控制信号的电压电平，并且可以控制电压施加定时和/或施加时间。调度器143可以控制存储单元阵列110的编程、读取和/或擦除操作条件。
命令解码器144可以锁存并解码从存储器件100的外部接收的命令CMD，并且可以根据所解码的命令来设置存储器件100的操作模式。
地址解码器145可以锁存并解码从存储器件100的外部接收的地址信号ADDR，并且可以根据所解码的地址来激活所选的存储块。
根据本发明构思的存储器件100的存储单元阵列110、页缓冲器单元120、行解码器130和外围电路140可以形成在同一衬底上。可以以外围上单元(Cell-On-Peri或Cell-Over-Peri，COP)结构来实现存储器件100。例如，存储器件可以被实现为具有更小的尺寸。页缓冲器单元120、行解码器130和外围电路140中的至少一些可以形成在存储单元阵列110下方，并且外围电路140的在垂直于存储单元阵列110的方向上不重叠的区域可以形成为更小。在下文中，参考图1描述存储器件100的结构。
图2是示出了根据本发明构思的示例实施例的存储器件100的结构的示意图。详细地，图2示出了图1的存储器件100的示例结构。如上面参考图1所述，存储器件100可以包括存储单元阵列110、行解码器130、页缓冲器单元120和外围电路140，并且存储器件的这些组件可以通过半导体制造工艺形成。在下文中，参考图1进行描述。
参考图2，存储器件100包括下半导体层10和上半导体层20。上半导体层20可以在第三方向Z上堆叠在下半导体层10上。
页缓冲器单元(图1的120)、行解码器(图1的130)和外围电路(图1的140)中的至少一些可以形成在下半导体层10中。下半导体层10可以包括衬底。通过在下半导体层10的衬底上形成诸如晶体管的半导体器件和用于对器件布线的图案，与页缓冲器单元120、行解码器130和外围电路140中的至少一些相对应的电路可以形成在下半导体层10中。
存储单元阵列(图1的110)可以形成在上半导体层20中。在上半导体层20处，位线BL可以沿着与第三方向Z垂直的第一方向X延伸，并且字线WL可以沿着与第三方向Z垂直的第二方向Y延伸。如上面参考图1所述，存储单元阵列110中包括的多个存储单元中的每一个可以由字线WL和位线BL访问，并且字线WL和位线BL可以电连接到形成在下半导体层10中的与页缓冲器单元120和行解码器130相对应的电路。
可以在形成下半导体层10之后形成上半导体层20。用于将存储单元阵列110的字线WL和位线BL电连接到与页缓冲器单元120相对应的电路的图案可以形成在上半导体层20中，并且行解码器130可以形成在下半导体层10中。因此，存储器件100可以具有这样的结构：其中，存储单元阵列110和其他电路(即，与页缓冲器单元120、行解码器130和外围电路140相对应的电路)沿堆叠方向(即，第三方向Z)布置。这种结构可以被称为“COP结构”。当以其中除了存储单元阵列110之外的电路设置在存储单元阵列110下方的COP结构实现存储器件100时，可以有效地减少在垂直于堆叠方向的方向(例如，第一方向X和/或第二方向Y)上占据的面积，并且可以增加从单个晶片制造的存储器件100的数量。
尽管图2中未示出，但可以设置多个焊盘以用于存储器件100与外部设备(例如，存储器控制器)之间的电连接。例如，用于从存储器件100的外部接收命令信号(图1中的CMD)和地址信号(图1中的ADDR)的多个焊盘以及用于输入和输出数据(图1的DATA)的多个焊盘可以设置在存储器件100中。焊盘可以与外围电路140相邻设置，该外围电路140处理从存储器件100的外部接收的信号或发送到存储器件100的外部的信号。
如上面参考图1所述，页缓冲器单元120和行解码器130中的每一个可以在某个方向上具有与存储单元阵列110的长度相同的长度。由于页缓冲器单元120和行解码器130的布置，将外围电路140设置在下半导体层10中可能存在限制。因此，外围电路140中包括的一些电路可以形成在下半导体层10中，以便在第三方向Z上不与存储单元阵列110重叠。结果，存储器件100的与第三方向Z垂直的平面内的面积可能增加，并且存储器件100的集成度的提高可能受到限制。
然而，如下面将描述的，在根据本发明构思的示例实施例的存储器件100的情况下，可以解决外围电路140在布置方面的限制，从而在存储器件100中实际实现COP结构，并因此提高存储器件100的集成度。在下文中，将详细描述本发明构思的能够解决在外围电路140的布置方面的限制的示例实施例。
图3是根据本发明构思的示例实施例的存储器件200的框图。在实施例中，与图1的存储器件100相比，图3的存储器件200可以包括第一存储单元阵列210A至第四存储单元阵列210D，并且可以包括与第一存储单元阵列210A至第四存储单元阵列210D相对应的第一页缓冲器单元220A至第四页缓冲器单元220D、第一页缓冲器驱动器221A至第四页缓冲器驱动器221D以及第一行解码器230A至第四行解码器230D。外围电路240可以表示存储器件200中包括的除了第一存储单元阵列210A至第四存储单元阵列210D、第一页缓冲器单元220A至第四页缓冲器单元220D、第一页缓冲器驱动器221A至第四页缓冲器驱动器221D以及第一行解码器230A至第四行解码器230D之外的组件。
参考图3，存储器件200可以包括被独立控制的第一存储单元阵列210A至第四存储单元阵列210D。第一存储单元阵列210A至第四存储单元阵列210D可以分别连接到第一页缓冲器单元220A至第四页缓冲器单元220D。可以分别通过第一页缓冲器单元220A至第四页缓冲器单元220D独立地控制第一存储单元阵列210A至第四存储单元阵列210D的操作。
第一页缓冲器单元220A至第四页缓冲器单元220D可以分别电连接到第一页缓冲器驱动器221A至第四页缓冲器驱动器221D，以向存储器件200的外部(例如，存储器控制器)发送数据和从其接收数据。第一页缓冲器单元220A至第四页缓冲器单元220D可以分别与第一页缓冲器驱动器221A至第四页缓冲器驱动器221D中分别包括的高速缓存锁存器电连接。即，第一页缓冲器驱动器221A至第四页缓冲器驱动器221D可以是将与其连接的第一页缓冲器单元220A至第四页缓冲器单元220D分别连接到存储器件200的外部的数据路径的一部分。
第一存储单元阵列210A至第四存储单元阵列210D可以分别连接到第一行解码器230A至第四行解码器230D。第一存储单元阵列210A至第四存储单元阵列210D可以分别通过第一行解码器230A至第四行解码器230D独立地激活字线。由于第一存储单元阵列210A至第四存储单元阵列210D被彼此独立地控制，因此第一存储单元阵列210A至第四存储单元阵列210D可以并行执行某些操作或可以执行不同操作。例如，可以对第一存储单元阵列210A执行读取操作，同时对第二存储单元阵列210B执行写入操作。
外围电路240可以从存储器件200的外部接收命令CMD和/或地址ADDR，并且产生分别与第一存储单元阵列210A至第四存储单元阵列210D相对应的信号。例如，外围电路240可以针对第一存储单元阵列210A产生第一字线电压VWL1、第一行地址R_ADDR1和第一列地址C_ADDR1，并且可以针对第二存储单元阵列210B产生第二字线电压VWL2、第二行地址R_ADDR2和第二列地址C_ADDR2。此外，外围电路240可以针对第三存储单元阵列210C产生第三字线电压VWL3、第三行地址R_ADDR3和第三列地址C_ADDR3，并且可以针对第四存储单元阵列210D产生第四字线电压VWL4、第四行地址R_ADDR4和第四列地址C_ADDR4。
根据本发明构思的示例实施例，可以以COP结构实现存储器件200。因此，第一行解码器230A至第四行解码器230D可以在第三方向Z上分别与第一存储单元阵列210A至第四存储单元阵列210D重叠。在实施例中，外围电路240的全部或部分在第三方向Z上与第二行解码器230B和第四行解码器230D重叠。在实施例中，根据本发明构思的示例实施例的第一存储单元阵列210A和第三存储单元阵列210C在第三方向Z上与第一页缓冲器单元220A至第四页缓冲器单元220D中的全部或一些重叠。因此，可以确保用于设置外围电路240的区域，并且可以提高存储器件200的集成度。在下文中，参考图4A至图5详细描述存储器件200的结构。
图4A至图4C是示出了根据本发明构思的示例实施例的存储器件200的示意图。详细地，图4A是示出了上面参考图3描述的存储器件200的第一上半导体层U1至第四上半导体层U4以及第一下半导体层D1至第四下半导体层D4的示意图。图4B是示出了形成在第一上半导体层U1至第四上半导体层U4中的第一存储单元阵列210A至第四存储单元阵列210D以及形成在第一下半导体层D1至第四下半导体层D4中的其他电路(例如，第一页缓冲器单元220A至第四页缓冲器单元220D等)的示意图。图4C是示出了与第一上半导体层U1至第四上半导体层U4接触的第一下半导体层D1至第四下半导体层D4的上表面的平面图，以示出形成在第一下半导体层D1至第四下半导体层D4中的其他电路的布置。在下文中，一起参考图1至图3进行描述。
参考图4A，存储器件200可以包括第一下半导体层D1至第四下半导体层D4以及第一上半导体层U1至第四上半导体层U4。如上面参考图2所述，存储器件200可以具有COP结构，其中第一上半导体层U1至第四上半导体层U4分别堆叠在第一下半导体层D1至第四下半导体层D4上。为了便于描述，第一下半导体层D1至第四下半导体层D4与第一上半导体层U1至第四上半导体层U4被示出为在第三方向Z上间隔开，但是，如图2所示，第一下半导体层D1至第四下半导体层D4的上表面可以与第一上半导体层U1至第四上半导体层U4的下表面接触。
第一上半导体层U1可以在第一方向X上与第二上半导体层U2相邻设置，并且在第二方向Y上与第三上半导体层U3相邻设置。第二上半导体层U2可以在第二方向Y上与第四上半导体层U4相邻设置。第三上半导体层U3可以在第一方向X上与第四上半导体层U4相邻设置。
第一下半导体层D1可以在第一方向X上与第二下半导体层D2相邻设置，并且在第二方向Y上与第三下半导体层D3相邻设置。第二下半导体层D2可以在第二方向Y上与第四下半导体层D4相邻设置。第三下半导体层D3可以在第一方向X上与第四下半导体层D4相邻设置。
外部外围电路240B可以进一步在第一方向X上与第二下半导体层D2和第四下半导体层D4相邻设置。外部外围电路240B可以包括在第三方向Z上不与第二上半导体层U2和第四上半导体层U4重叠并且对应于外围电路240的一些电路。尽管在图4A中未示出，但如下面将要描述的图4B和图4C所示，第二下半导体层D2和第四下半导体层D4可以包括“内部外围电路240A”，该“内部外围电路240A”包括：在第三方向Z上与第二上半导体层U2和第四上半导体层U4重叠并且对应于外围电路240的电路中的不被包括在外部外围电路240B中的电路。
外部外围电路240B可以包括衬底。通过在外部外围电路240B的衬底上形成诸如晶体管的半导体器件和用于对器件布线的图案，可以在下半导体层10中形成与外围电路240相对应的一些电路。在实施例中，外部外围电路240B在第二方向Y上的长度LY等于第二下半导体层D2在第二方向Y上的长度L1和第四下半导体层D4在第二方向Y上的长度L2之和。外部外围电路240B在第一方向X上的长度LX可以根据形成在第二下半导体层D2和第四下半导体层D4中的内部外围电路(图4B中的240A)的平面面积而变化。例如，随着内部外围电路240A(图4B中的240A)的平面面积增加，外部外围电路240B在第一方向X上的长度LX可减小。因此，可以提高存储器件200的集成度。
参考图4B和图4C，第一存储单元阵列210A至第四存储单元阵列210D可以形成在第一上半导体层U1至第四上半导体层U4中。如上面参考图3所述，第一存储单元阵列210A至第四存储单元阵列210D可以被独立控制并且可以分别连接到第一页缓冲器单元220A至第四页缓冲器单元220D、第一页缓冲器驱动器221A至第四页缓冲器驱动器221D以及第一行解码器230A至第四行解码器230D。例如，第一存储单元阵列210A可以连接到第一页缓冲器单元220A、第一页缓冲器驱动器221A和第一行解码器230A。
第一页缓冲器单元220A至第四页缓冲器单元220D、第一页缓冲器驱动器221A至第四页缓冲器驱动器221D、第一行解码器230A至第四行解码器230D以及内部外围电路240A可以形成在第一下半导体层D1至第四下半导体层D4中。在图4C中，第一边界B1可以指第一下半导体层D1与第二下半导体层D2之间的边界以及第三下半导体层D3与第四下半导体层D4之间的边界，并且第二边界B2可以指第一下半导体层D1与第三下半导体层D3之间的边界以及第二下半导体层D2与第四下半导体层D4之间的边界。
第一行解码器230A至第四行解码器230D可以分别设置在第一下半导体层D1至第四下半导体层D4中，并且可以沿着与字线WL延伸的方向垂直的第一方向X延伸。在实施例中，第一行解码器230A至第四行解码器230D各自在第一方向X上的长度等于或基本等于第一存储单元阵列210A至第四存储单元阵列210D中的每一个在第一方向X上的长度。
第一行解码器230A和第二行解码器230B可以在第一方向X上彼此相邻设置，并且第三行解码器230C和第四行解码器230D可以在第一方向X上彼此相邻设置。第一行解码器230A和第二行解码器230B可以在第二方向Y上与第三行解码器230C和第四行解码器230D间隔开。然而，本发明构思不限于此，并且第一行解码器230A至第四行解码器230D的布置可以进行各种改变。下面参考图7A至图7C描述第一行解码器230A至第四行解码器230D的布置的各种实施例。
第一页缓冲器单元220A至第四页缓冲器单元220D可以设置在第一下半导体层D1至第四下半导体层D4中，并且可以设置为沿着与位线BL垂直的第二方向Y延伸。与第一页缓冲器单元220A相对应的电路可以设置在第一下半导体层D1中，并且与第三页缓冲器单元220C相对应的电路可以设置在第三下半导体层D3中。与第二页缓冲器单元220B和第四页缓冲器单元220D相对应的电路可以分开设置在第一下半导体层D1至第四下半导体层D4中。
第一页缓冲器单元220A和第二页缓冲器单元220B可以设置为在第一方向X上彼此间隔开。第一下半导体层D1可以包括与第一页缓冲器单元220A相对应的电路，并且可以包括与第二页缓冲器单元220B相对应的电路中的至少一些电路。第二下半导体层D2可以包括与第二页缓冲器单元220B相对应的电路中的其他电路。即，第二下半导体层D2可以包括与第二页缓冲器单元220B相对应的电路中的不被包括在第一下半导体层D1中的电路。例如，第二页缓冲器单元220B的一些电路可以设置在第二下半导体层D2中，并且第二页缓冲器单元220B的其余电路可以设置在第一下半导体层D1中。
第一页缓冲器驱动器221A和第二页缓冲器驱动器221B可以设置在第一页缓冲器单元220A与第二页缓冲器单元220B之间并沿着第二方向Y延伸。第一页缓冲器驱动器221A可以在第一方向X上与第二页缓冲器驱动器221B相邻设置。在实施例中，第一页缓冲器驱动器221A设置为相比于第二页缓冲器单元220B更靠近第一页缓冲器单元220A，并且第二页缓冲器驱动器221B设置为相比于第一页缓冲器单元220A更靠近第二页缓冲器单元220B。
第三页缓冲器单元220C可以设置为在第一方向X上与第四页缓冲器单元220D间隔开。第三下半导体层D3可以包括与第三页缓冲器单元220C相对应的电路，并且可以包括与第四页缓冲器单元220D相对应的电路中的至少一些电路。第四下半导体层D4可以包括与第四页缓冲器单元220D相对应的电路中的其他电路。即，第四下半导体层D4可以包括与第四页缓冲器单元220D相对应的电路中的不被包括在第三下半导体层D3中的电路。例如，第四页缓冲器单元220D的一些电路可以设置在第四下半导体层D4中，并且第四页缓冲器单元220D的其余电路可以设置在第三下半导体层D3中。
第三页缓冲器驱动器221C和第四页缓冲器驱动器221D可以设置在第三页缓冲器单元220C与第四页缓冲器单元220D之间并沿着第二方向Y延伸。第三页缓冲器驱动器221C和第四页缓冲器驱动器221D可以在第一方向X上彼此相邻设置。在实施例中，第三页缓冲器驱动器221C设置为相比于第四页缓冲器单元220D更靠近第三页缓冲器单元220C，并且第四页缓冲器驱动器221D设置为相比于第三页缓冲器单元220C更靠近第四页缓冲器单元220D。
第一页缓冲器单元220A和第二页缓冲器单元220B与第三页缓冲器单元220C和第四页缓冲器单元220D可以相对于第二边界B2对称。第一页缓冲器驱动器221A和第二页缓冲器驱动器221B与第三页缓冲器驱动器221C和第四页缓冲器驱动器221D可以设置为相对于第二边界B2对称。
外围电路240可以包括在第三方向Z上与第二上半导体层U2和第四上半导体层U4重叠的内部外围电路240A、以及在第三方向Z上不与第二上半导体层U2和第四上半导体层U4重叠的外部外围电路240B。内部外围电路240A可以形成在第二下半导体层D2和第四下半导体层D4中。即，第二下半导体层D2可以包括与内部外围电路240A相对应的电路中的一些电路，并且第四下半导体层D4可以包括与内部外围电路240A相对应的电路中的其他电路。内部外围电路240A可以包括电压发生器(图1中的141)、纠错电路(图1中的142)、调度器(图1中的143)、命令解码器(图1中的144)和地址解码器(图1中的145)。
根据本发明构思的实施例，由于第一下半导体层D1包括第二页缓冲器单元220B的至少一部分，因此可以扩大内部外围电路240A的平面宽度。例如，第二页缓冲器单元220B的该部分可以包括第二页缓冲器单元220B的一些页缓冲器。此外，由于第三下半导体层D3包括第四页缓冲器单元220D的至少一部分，因此可以扩大内部外围电路240A的平面宽度。例如，第四页缓冲器单元220D的该部分可以包括第四页缓冲器单元220D的一些页缓冲器。即，可以确保内部外围电路240A的扩展区域A更大，并且由于外部外围电路240B在第一方向X上的平面宽度被实现为较小，因此可以提高存储器件200的集成度。例如，外围电路在第一方向X上的平面宽度可以减小了扩展区域A的平面宽度以形成外部外围电路240B。在下文中，参考存储器件200的截面图来详细描述存储器件200。
图5是示出了根据本发明构思的示例实施例的存储器件的截面的示意图。详细地，图5是沿着线B-B′截取的图4A的第一上半导体层U1和第二上半导体层U2以及第一下半导体层D1和第二下半导体层D2的示意性截面图，其示出了用于将上半导体层电连接到下半导体层的结构的示例。在下文中，参考图1至图4C进行描述，并且相同的附图标记表示相同的组件。
参考图5，存储器件200可以包括第一上半导体层U1、在第一方向X上与第一上半导体层U1相邻的第二上半导体层U2、形成在第一上半导体层U1下方并在第三方向Z上与第一上半导体层U1重叠的第一下半导体层D1、以及形成在第二上半导体层U2下方并在第三方向Z上与第二上半导体层U2重叠的第二下半导体层D2。
第一上半导体层U1可以形成在第一下半导体层D1上。第一上半导体层U1和第一下半导体层D1可以形成在同一衬底SUB上，并可以实现为COP结构。第二上半导体层U2可以形成在第二下半导体层D2上。第二上半导体层U2和第二下半导体层D2可以形成在同一衬底SUB上，并且可以实现为COP结构。第一上半导体层U1和第二上半导体层U2可以包括相同的组件，因此，仅描述第一上半导体层U1并省略对第二上半导体层U2的描述。
第一上半导体层U1可以包括至少一个存储块。第一上半导体层U1可以包括下绝缘膜301。覆盖下绝缘膜301的上表面的公共源极线302可以形成在下绝缘膜301上。多条字线W1至W5(统称为303)可以在与公共源极线302的上表面垂直的第三方向Z上堆叠在公共源极线302上。在图5中，仅示出了五条字线303，但本发明构思不限于此。此外，尽管在图5中未示出，但是串选择线和地选择线可以进一步设置在每条字线303的上方和下方，并且多条字线303可以设置在串选择线与地选择线之间。
第一上半导体层U1可以包括通孔THV，该通孔THV形成为与下绝缘膜301、公共源极线302和字线303间隔开并沿着第三方向Z延伸以穿过层间绝缘层304。接合金属305(例如，导体)可以形成在通孔THV上，并且接合金属305可以与形成在沟道结构CH上的第一金属层306和第二金属层307电连接。
沟道结构CH可以沿着第三方向Z延伸并穿过字线303、串选择线和地选择线。沟道结构CH可以包括数据存储层、沟道层和掩埋绝缘层，并且沟道层可以电连接到第一金属层306和第二金属层307。形成在沟道结构CH上的第一金属层306可以是位线，并且形成在沟道结构CH上的第二金属层307可以是位线接触部。形成在沟道结构CH上的第一金属层306，即位线，可以沿着第一方向X延伸，并且字线303可以沿着第二方向Y延伸。第一金属层306和第二金属层307可以通过接合金属305和通孔THV与形成在第一下半导体层D1中的第一半导体器件402A电连接。例如，第一金属层306和第二金属层307可以通过接合金属305和通孔THV与形成在第一下半导体层D1中的半导体器件连接并提供到行解码器(图4C中的230A)的连接。
第一下半导体层D1可以包括衬底SUB、形成在衬底SUB上的层间绝缘层401、形成在衬底SUB上的多个半导体器件402A和402B、与半导体器件402A和402B中的每一个连接的第一金属层403、以及形成在第一金属层403上的第二金属层404。
衬底SUB可以是包括诸如单晶硅或单晶锗的半导体材料的半导体衬底，并且可以由硅晶片制造。
层间绝缘层401可以形成在衬底SUB上以覆盖半导体器件402A和402B、第一金属层403和第二金属层404。层间绝缘层401可以包括诸如氧化硅或氮化硅的绝缘材料。可以通过化学气相沉积(CVD)工艺、旋涂工艺等形成层间绝缘层401。
第一金属层403可以形成在多个半导体器件402A和402B的源/漏区上，该多个半导体器件402A和402B形成在衬底SUB上。第一金属层403可以由电阻率相对高于第二金属层404的材料形成。例如，第一金属层403可以由钨形成，并且第二金属层404可以由铜形成。尽管在图5中仅示出了第一金属层403和第二金属层404，但本发明构思不限于此，并且至少一个金属层可以进一步形成在第二金属层404上。形成在第二金属层404上的一个或多个金属层中的至少一些可以由电阻率低于第二金属层404的材料形成。例如，形成在第二金属层404上的一个或多个金属层中的至少一些可以由铝形成。
半导体器件402A和402B可以包括第一半导体器件402A和第二半导体器件402B。第一半导体器件402A可以构成与图4C的第一页缓冲器单元220A相对应的电路，该第一页缓冲器单元220A连接到第一上半导体层U1。第一金属层403和第二金属层404可以形成在构成图4C的第一页缓冲器单元220A的半导体器件402A上，并且第二金属层404可以与形成在第一上半导体层U1中的通孔THV连接。因此，构成图4C的第一页缓冲器单元220A的半导体器件402A可以电连接到第一上半导体层U1的位线306。
第二半导体器件402B可以构成与第二页缓冲器单元(图4C的220B)的至少一部分相对应的电路，该第二页缓冲器单元连接到第二上半导体层U2。第一金属层403和第二金属层404可以形成在构成图4C的第二页缓冲器单元220B的至少一部分的半导体器件402B上，并且第二金属层404可以与形成在第二上半导体层U2中的通孔THV连接。因此，构成图4C的第二页缓冲器单元220B的至少一部分的半导体器件402B可以电连接到第二上半导体层U2的位线BL。
图6A至图6D是示出了根据本发明构思的示例实施例的上半导体层的一部分的上表面和下半导体层的一部分的上表面的平面图。详细地，图6A至图6D是示出了与图4A的第一区域R1相对应的第一上半导体层U1和第二上半导体层U2的上表面以及与图4A的第二区域R2相对应的第一下半导体层D1和第二下半导体层D2的上表面的平面图。第一区域R1和第二区域R2可以在第三方向Z上重叠。
第一区域R1包括第一存储单元阵列210A的一部分和第二存储单元阵列210B的一部分，第二区域R2包括整个第二页缓冲器单元220B、和第二页缓冲器驱动器221B的一部分。图6A至图6D示出了第二页缓冲器单元220B的不同实施例，并且第一区域R1和第二区域R2被示出为在第二方向Y上彼此间隔开，但这可以理解成为了便于描述。此外，如上面参考图4C所述，图6A至图6D中的第一边界B1可以指第一上半导体层U1与第二上半导体层U2之间以及第一下半导体层D1与第二下半导体层D2之间的边界。在下文中，一起参考图1至图5进行描述，并且附到附图标记末尾的脚标(例如，220Ba中的a、U1a中的a等)用于区分执行相同功能的多个电路。
参考图6A，第二上半导体层U2a可以包括多个通孔THV。通孔THV可以设置为在第一方向X上以规则的间隔D彼此间隔开。通孔THV可以穿过第二存储单元阵列210Ba以连接到第二页缓冲器单元220Ba。
第二页缓冲器单元220Ba可以包括通孔接触部THC、高速缓存锁存器LCH、页缓冲器解码器PBD、低电压操作单元LV(例如，低电压电路)和高电压操作单元HV(例如，高电压电路)。与第二页缓冲器单元220Ba相对应的电路可以分开设置在第一下半导体层D1a和第二下半导体层D2a中。
通孔接触部THC可以包括在竖直方向上与通孔THV重叠并连接到通孔THV的多个接触部。因此，与通孔THV一样，通孔接触部THC可以设置为在第一方向X上以规则的间隔D彼此间隔开。由于通孔接触部THC连接到通孔THV，因此第二存储单元阵列210Ba的位线可以电连接到第二页缓冲器单元220Ba。通孔接触部THC可以设置在第二下半导体层D2a中。
高速缓存锁存器LCH可以存储被编程到存储单元阵列210Ba中或从存储单元阵列210Ba读取的数据。高速缓存锁存器LCH可以设置在第二页缓冲器单元220Ba的边缘处以与第二页缓冲器驱动器221Ba相邻。设置在第二页缓冲器单元220Ba的边缘处以与第二页缓冲器驱动器221Ba相邻的高速缓存锁存器LCH可以被称为“边缘高速缓存锁存单元ECL”(例如，一个或多个锁存器)。即，第二页缓冲器单元220Ba可以包括边缘高速缓存锁存单元ECL。边缘高速缓存锁存单元ECL可以设置在第一下半导体层D1a中。边缘高速缓存锁存单元ECL可以在竖直方向上与第一上半导体层U1a重叠。
页缓冲器解码器PBD可以控制高速缓存锁存器LCH。例如，高速缓存锁存器LCH可以从页缓冲器解码器PBD接收要被编程到第二存储单元阵列210Ba中的数据。页缓冲器解码器PBD可以在第一方向X上与边缘高速缓存锁存单元ECL相邻设置，并且可以设置在第二页缓冲器单元220Ba的最外边缘处。页缓冲器解码器PBD可以设置在第一下半导体层D1a中。页缓冲器解码器PBD可以在竖直方向上与第一上半导体层U1a重叠。在图6A中，页缓冲器解码器PBD被示出为包括在第二页缓冲器单元220Ba中，但不限于此。例如，页缓冲器解码器PBD可以位于第二页缓冲器单元220Ba的外部。
高电压操作单元HV可以包括基于高电压进行操作的至少一个晶体管或多个晶体管。高电压操作单元HV可以在第一方向X上与通孔接触部THC相邻设置。可以针对每个通孔接触部THC设置两个高电压操作单元HV，并且这两个高电压操作单元HV可以设置为在通孔接触部位于其间的情况下彼此间隔开。高电压操作单元HV可以设置在第二下半导体层D2a中。
低电压操作单元LV可以包括基于低电压进行操作的至少一个晶体管或多个晶体管。低电压操作单元LV可以与边缘高速缓存锁存单元ECL相邻设置以及可以设置在高电压操作单元HV之间。例如，一些低电压操作单元LV可以设置在一对高电压操作单元HV之间。设置为最靠近边缘高速缓存锁存单元ECL的低电压操作单元LV可以在竖直方向上与第一上半导体层U1a重叠。设置为最靠近边缘高速缓存锁存单元ECL的低电压操作单元LV可以设置在第一下半导体层D1a中，并且其他低电压操作单元LV可以设置在第二下半导体层D2a中。在实施例中，低电压操作单元LV在第二页缓冲器单元220Ba中占据比高电压操作单元HV大的区域。
根据本发明构思的实施例，第一下半导体层D1a包括第二页缓冲器单元220Ba的页缓冲器解码器PBD、边缘高速缓存锁存单元ECL和被设置为最靠近边缘高速缓存锁存单元ECL的低电压操作单元LV。形成在第一下半导体层D1a中的页缓冲器解码器PBD、边缘高速缓存锁存单元ECL和被设置为最靠近边缘高速缓存锁存单元ECL的低电压操作单元LV可以在第一下半导体层D1a中具有与扩展区域Aa一样大的平面面积。因此，在第一方向X上与第二下半导体层D2a的第二页缓冲器单元220Ba相邻形成的内部外围电路(图4C中的240A)可以附加地确保扩展区域A。由于扩展区域A被确保为更大，因此外部外围电路240B在第一方向上的尺寸可以形成为更小，从而可以提高图4C中的存储器件200的集成度。
在根据本发明构思的实施例中，仅示出了第二页缓冲器单元220Ba，但在第二方向Y上与第二页缓冲器单元220Ba相邻设置的第四页缓冲器单元(图4C中的220D)可以具有与第二页缓冲器单元220Ba的结构相同的结构。即，图4C的第四页缓冲器单元220D可以包括边缘高速缓存锁存单元ECL。此外，图4C中的第一页缓冲器单元220A和第三页缓冲器单元220C可以具有相同的结构。例如，图4C的第一页缓冲器单元220A和第三页缓冲器单元220C可以包括边缘高速缓存锁存单元ECL。
参考图6B，高电压操作单元HV、低电压操作单元LV和通孔接触部THC的布置与图6A的第二页缓冲器单元220Ba不同。在下文中，主要描述与图6A的差异。
第二上半导体层U2b可以包括多个通孔THV。通孔THV可以设置在第二上半导体层U2b的边缘处以与第一上半导体层U1b相邻并穿过第二存储单元阵列210Bb以连接到第二页缓冲器单元220Bb。例如，通孔THV中的第一个可以连接到第二页缓冲器单元220Bb的第一页缓冲器，通孔THV中的第二个可以连接第二页缓冲器单元220Bb的第二页缓冲器，等等。设置在第二上半导体层U2b的边缘处以与第一上半导体层U1b相邻的通孔THV可以被称为“边缘通孔部分ETV”。即，第二上半导体层U2b可以包括边缘通孔部分ETV。
第二页缓冲器单元220Bb可以包括页缓冲器解码器PBD、边缘高速缓存锁存单元ECL、通孔接触部THC、低电压操作单元LV和高电压操作单元HV。
通孔接触部THC可以包括在竖直方向上与通孔THV重叠并连接到通孔THV的多个接触部。通孔接触部THC可以设置在第二页缓冲器单元220Bb的边缘处以与图4C的内部外围电路240A相邻。通孔接触部THC之间的间隔可以等于通孔THV之间的间隔。
高电压操作单元HV可以设置在第二页缓冲器单元220Bb的边缘处以与图4C的内部外围电路240A相邻。与图4C的内部外围电路240A相邻的设置在第二页缓冲器单元220Bb的边缘处的通孔接触部THC可以被称为“边缘接触部分EC”。即，第二页缓冲器单元220Bb可以包括边缘接触部分EC。
高电压操作单元HV可以在第一方向X上与通孔接触部THC相邻设置。可以针对每个通孔接触部THC设置两个高电压操作单元HV，并且这两个高电压操作单元HV可以在通孔接触部位于其间的情况下来设置。例如，当四个通孔接触部THC设置在第二页缓冲器单元220Bb中时，总共八个高电压操作单元HV可以在第一方向X上与四个通孔接触部THC相邻设置。高电压操作单元HV可以与通孔接触部THC一起设置在第二下半导体层D2b中。例如，两个高电压操作单元HV可以设置在一对通孔接触部THC之间。
低电压操作单元LV可以设置在边缘高速缓存锁存单元ECL与高电压操作单元HV之间。低电压操作单元LV可以与边缘高速缓存锁存单元ECL一起设置在第一下半导体层D1b中。因此，低电压操作单元LV和边缘高速缓存锁存单元ECL可以在竖直方向上与第一上半导体层U1b重叠。
根据本发明构思的实施例，第一下半导体层D1b可以包括第二页缓冲器单元220Bb的页缓冲器解码器PBD、边缘高速缓存锁存单元ECL和低电压操作单元LV。形成在第一下半导体层D1b中的页缓冲器解码器PBD、边缘高速缓存锁存单元ECL和低电压操作单元LV可以在第一下半导体层D1b中具有与扩展区域Ab一样大的平面面积。因此，图4C的内部外围电路240A可以附加地确保在第一方向X上与第二下半导体层D2b的第二页缓冲器单元220Bb相邻形成的扩展区域Ab。
在根据本发明构思的实施例中，仅示出了第二页缓冲器单元220Bb，但图4C的第四页缓冲器单元220D可以具有与第二页缓冲器单元220Bb的结构相同的结构。即，图4C的第四页缓冲器单元220D可以包括边缘高速缓存锁存单元ECL和边缘接触部分EC。此外，图4C中的第一页缓冲器单元220A和第三页缓冲器单元220C可以具有与第二页缓冲器单元220Bb的结构相同的结构。
参考图6C，与图6B的第二页缓冲器单元220Bb相比，在高电压操作单元HV的布置上存在差异。在下文中，主要描述与图6B的差异。
第二页缓冲器单元220Bc可以包括页缓冲器解码器PBD、边缘高速缓存锁存单元ECL、边缘接触部分EC、低电压操作单元LV和高电压操作单元HV。
第二页缓冲器单元220Bc可以包括边缘接触部分EC。第二页缓冲器单元220Bc不同于图6B的第二页缓冲器单元220Bb，因为半导体器件未设置在边缘接触部分EC中包括的通孔接触部THC之间。即，除了边缘高速缓存锁存单元ECL之外，仅通孔接触部THC设置在第二页缓冲器单元220Bc的边缘处。因此，可以减小通孔接触部THC之间的间隔。因为通孔THV之间的间隔等于通孔接触部THC之间的间隔，所以形成在第二上半导体层U2c中的“边缘通孔部分ETV”在第一方向X上的长度可以形成为更短。边缘接触部分EC可以设置在第二下半导体层D2c上。
高电压操作单元HV可以在第一方向X上与边缘接触部分EC相邻设置。高电压操作单元HV可以在第一方向X上彼此相邻设置。高电压操作单元HV可以设置在低电压操作单元LV与边缘接触部分EC之间。高电压操作单元HV可以与边缘高速缓存锁存单元ECL和低电压操作单元LV一起设置在第一下半导体层D1c中。因此，高电压操作单元HV、低电压操作单元LV和边缘高速缓存锁存单元ECL可以在竖直方向上与第一上半导体层U1c重叠。
根据本发明构思的实施例，第一下半导体层Dlc可以包括第二页缓冲器单元220Bc的页缓冲器解码器PBD、边缘高速缓存锁存单元ECL、低电压操作单元LV和高电压操作单元HV。形成在第一下半导体层D1c中的页缓冲器解码器PBD、边缘高速缓存锁存单元ECL、低电压操作单元LV和高电压操作单元HV可以在第一下半导体层D1c中具有与扩展区域Ac一样大的平面面积。因此，在第一方向X上与第二下半导体层D2c的第二页缓冲器单元220Bc相邻形成的图4C的内部外围电路240A可以附加地确保扩展区域Ac。
在根据本发明构思的实施例中，仅示出了第二页缓冲器单元220Bc，但图4C的第四页缓冲器单元220D可以具有与第二页缓冲器单元220Bc的结构相同的结构。此外，图4C中的第一页缓冲器单元220A和第三页缓冲器单元220C可以具有与第二页缓冲器单元220Bc的结构相同的结构。
参考图6D，与图6A的第二页缓冲器单元220Ba相比，在高速缓存锁存器LCH和页缓冲器解码器PBD的布置上存在差异。在下文中，主要描述与图6A的差异。
高速缓存锁存器LCH可以设置在第二页缓冲器单元220Bd的中心。高速缓存锁存器LCH可以设置在低电压操作单元LV之间。设置在第二页缓冲器单元220Bd的中心的高速缓存锁存器LCH可以被称为“中心高速缓存锁存单元CCL”。即，第二页缓冲器单元220Bd可以包括中心高速缓存锁存单元CCL。中心高速缓存锁存单元CCL可以设置在第二下半导体层D2d上。中心高速缓存锁存单元CCL可以在竖直方向上与第二上半导体层U2d重叠。
页缓冲器解码器PBD可以设置在高速缓存锁存器LCH之间。页缓冲器解码器PBD可以设置在第二页缓冲器单元220Bd的中心。页缓冲器解码器PBD可以设置在中心高速缓存锁存单元CCL的中心。页缓冲器解码器PBD可以设置在第二下半导体层D2d中。页缓冲器解码器PBD可以在竖直方向上与第二上半导体层U2d重叠。
通孔接触部THC可以设置为在第一方向X上彼此间隔开。通孔接触部THC可以设置为以它们之间的不同间隔彼此间隔开。在实施例中，设置为彼此间隔开且中心高速缓存锁存单元CCL位于其间的通孔接触部THC之间的长度D′长于设置为彼此间隔开且低电压操作单元LV和高电压操作单元HV位于其间的通孔接触部THC之间的长度D。通孔接触部THC可以设置在第二下半导体层D2d中。
因为通孔THV在竖直方向上与通孔接触部THC重叠，所以通孔THV可以设置为以不同的间隔(例如，D或D′)彼此间隔开。通孔THV可以穿过第二存储单元阵列210Bd以连接到第二页缓冲器单元220Bd。例如，通孔THV中的第一个可以连接到第二页缓冲器单元220Bd的第一页缓冲器，通孔THV中的第二个可以连接到第二页缓冲器单元220Bd的第二页缓冲器，等等。
与低电压操作单元LV相对应的半导体器件可以分开设置在第一下半导体层D1d和第二下半导体层D2d中。低电压操作单元LV可以与高电压操作单元HV相邻设置。例如，低电压操作单元LV可以设置在中心高速缓存锁存单元CCL与高电压操作单元HV之间。
设置为最靠近第二页缓冲器驱动器221Bd的低电压操作单元LV可以设置在第一下半导体层D1d中，并且其他低电压操作单元LV可以设置在第二下半导体层D2d中。因此，设置为最靠近第二页缓冲器驱动器221Bd的低电压操作单元LV可以在竖直方向上与第一上半导体层U1d重叠。
根据本发明构思的实施例，第一下半导体层D1d可以包括设置为最靠近第二页缓冲器驱动器221Bd的低电压操作单元LV。形成在第一下半导体层D1d中的低电压操作单元LV可以具有与扩展区域Ad一样大的平面面积。因此，在第一方向X上与第二下半导体层D2d的第二页缓冲器单元220Bd相邻形成的图4C的内部外围电路240A可以附加地确保扩展区域A。由于扩展区域A被确保为更大，因此外部外围电路240B在第一方向上的尺寸可以形成为更小，从而可以提高图4C中的存储器件200的集成度。
在根据本发明构思的实施例中，仅示出了第二页缓冲器单元220Bd，但第一页缓冲器单元220A、第三页缓冲器单元220C和第四页缓冲器单元220D也可以包括中心高速缓存锁存单元CCL。然而，本发明构思不限于此。例如，可以在其中图4C中的第二页缓冲器单元220B和第四页缓冲器单元220D具有相同结构并且图4C的第一页缓冲器单元220A和第三页缓冲器单元220C具有相同结构的各种情况下实现图4C的存储器件200。例如，图4C中的存储器件200可以被实现为使得图4C中的第一页缓冲器单元220A和第三页缓冲器单元220C包括中心高速缓存锁存单元CCL并且图4C的第二页缓冲器单元220B和第四页缓冲器单元220D包括图6A的边缘高速缓存锁存单元ECL。
图7A至图7C是示出了根据本发明构思的示例实施例的行驱动器的布置的存储器件的示意图。详细地，图7A至图7C是示出与第一上半导体层U1至第四上半导体层U4接触的第一下半导体层D1至第四下半导体层D4的上表面的平面图，以示出第一下半导体层D1至第四下半导体层D4中的每一个中形成的行驱动器的各种布置。在下文中，参考图1至图4C进行描述，并且附到附图标记末尾的脚标(例如，240Aa中的a)用于区分执行相同功能的多个电路。此外，如上面参考图4C所述，在图7A至图7C中，第一边界B1可以指第一下半导体层D1与第二下半导体层D2之间的边界以及第三下半导体层D3与第四下半导体层D4之间的边界，并且第二边界B2可以指第一下半导体层D1与第三下半导体层D3之间的边界以及第二下半导体层D2与第四下半导体层D4之间的边界。
参考图7A，与图4C的第一下半导体层D1至第四下半导体层D4相比，第一下半导体层D1至第四下半导体层D4分别包括第一行解码器230A至第四行解码器230D，并且还分别包括第一附加行解码器231A至第四附加行解码器231D。在下文中，主要描述与图4C的差异。
在实施例中，第一附加行解码器231A至第四附加行解码器231D中的每一个在第一方向X上的长度可以基本上等于第一行解码器230A至第四行解码器230D中的每一个在第一方向X上的长度。
第一附加行解码器231A和第一行解码器230A可以设置为彼此间隔开，其中第一页缓冲器单元220A位于其间。第一附加行解码器231A可以与第三下半导体层D3相邻设置，而第一行解码器230A可以设置为在第二方向Y上与第三下半导体层D3间隔开。
第二附加行解码器231B和第二行解码器230B可以设置为彼此间隔开，其中第二页缓冲器单元220B位于其间。第二附加行解码器231B可以与第四下半导体层D4相邻设置，而第二行解码器230B可以设置为在第二方向Y上与第四下半导体层D4间隔开。
第三附加行解码器231C可以在第二方向Y上与第一附加行解码器231A相邻设置。第三附加行解码器231C和第三行解码器230C可以设置为彼此间隔开，其中第三页缓冲器单元220C位于其间。第三附加行解码器231C可以与第一下半导体层D1相邻设置，而第三行解码器230C可以设置为在第二方向Y上与第一下半导体层D1间隔开。
第四附加行解码器231D可以在第二方向Y上与第二附加行解码器231B相邻设置。第四附加行解码器231D和第四行解码器230D可以设置为彼此间隔开，其中第四页缓冲器单元220D位于其间。第四附加行解码器231D可以与第二下半导体层D2相邻设置，而第四行解码器230D可以设置为在第二方向Y上与第二下半导体层D2间隔开。
由于第一下半导体层D1至第四下半导体层D4还包括第一附加行解码器231A至第四附加行解码器231D，因此内部外围电路240A可以被配置为包括第一内部外围电路241A和与第一内部外围电路241A分离的第二内部外围电路241B。第一内部外围电路241A可以形成在第二下半导体层D2中，并且第二内部外围电路241B可以形成在第四下半导体层D4中。
参考图7B，与图7A的第一下半导体层D1至第四下半导体层D4相比，未进一步包括第一附加行解码器231A至第四附加行解码器231D，并且第一行解码器230Aa至第四行解码器230Da被配置为如同图7A的第一附加行解码器231A至第四附加行解码器231D的布置。在下文中，主要描述与图4C的差异。
第一行解码器230Aa可以在第二方向Y上与第三行解码器230Ca相邻设置。第一行解码器230Aa可以形成在第一下半导体层D1中以在第二方向Y上与第三下半导体层D3相邻，并且第三行解码器230Ca可以形成在第三下半导体层D3中以在第二方向Y上与第一下半导体层D1相邻。即，第一行解码器230Aa和第三行解码器230Ca可以均设置在第二边界B2处。
第二行解码器230Ba可以在第二方向Y上与第四行解码器230Da相邻设置。第二行解码器230Ba可以形成在第二下半导体层D2中以在第二方向Y上与第四下半导体层D4相邻，并且第四行解码器230Da可以形成在第四下半导体层D4中以在第二方向Y上与第二下半导体层D2相邻。即，第二行解码器230Ba和第四行解码器230Da可以均设置在第二边界B2处。
由于第一行解码器230Aa和第三行解码器230Ca彼此相邻设置，并且第二行解码器230Ba和第四行解码器230Da彼此相邻设置，因此内部外围电路240A可以被划分为要被设置为第一内部外围电路241A和第二内部外围电路241B的分离电路。第一内部外围电路241A可以形成在第二下半导体层D2中，并且第二内部外围电路241B可以形成在第四下半导体层D4中。
参考图7C，与图7A的第一下半导体层D1至第四下半导体层D4相比，第一行解码器230Ab至第四行解码器230Db以及第一附加行解码器231Ab至第四附加行解码器231Db设置在第一下半导体层D1至第四下半导体层D4的中心。在下文中，主要描述与图7A的差异。
第一行解码器230Ab和第一附加行解码器231Ab可以在第二方向Y上彼此相邻设置。第一行解码器230Ab和第一附加行解码器231Ab可以在第二方向Y上设置在第一下半导体层D1的轴上中心。第二行解码器230Bb和第二附加行解码器231Bb可以在第二方向Y上彼此相邻设置。第二行解码器230Bb和第二附加行解码器231Bb可以在第二方向Y上设置在第二下半导体层D2的轴上中心。
因此，图4C的第一页缓冲器单元220A可以被划分为第一子页缓冲器单元220Aa和第二子页缓冲器单元220Ab。例如，第一子页缓冲器单元220Aa可以包括第一页缓冲器单元220A的一些页缓冲器，并且第二子页缓冲器单元220Ab可以包括第一页缓冲器单元220A的其余页缓冲器。图4C中的第二页缓冲器单元220B可以被划分为并设置为第三子页缓冲器单元220Ba和第四子页缓冲器单元220Bb。例如，第三子页缓冲器单元220Ba可以包括第二页缓冲器单元220B的一些页缓冲器，并且第四子页缓冲器单元220Bb可以包括第二页缓冲器单元220B的其余页缓冲器。图4C的第一页缓冲器驱动器221A可以被划分为并设置为第一子页缓冲器驱动器221Aa和第二子页缓冲器驱动器221Ab。图4C的第二页缓冲器驱动器221B可以被划分为并设置为第三子页缓冲器驱动器221Ba和第四子页缓冲器驱动器221Bb。
第三行解码器230Cb和第三附加行解码器231Cb可以在第二方向Y上彼此相邻设置。第三行解码器230Cb和第三附加行解码器231Cb可以在第二方向Y上设置在第三下半导体层D3的轴上中心。第四行解码器230Db和第四附加行解码器231Db可以在第二方向Y上彼此相邻设置。第四行解码器230Db和第四附加行解码器231Db可以在第二方向Y上设置在第四下半导体层D4的轴上中心。
因此，图4C中的第三页缓冲器单元220C可以被划分为并设置为第五子页缓冲器单元220Ca和第六子页缓冲器单元220Cb。例如，第五子页缓冲器单元220Ca可以包括第三页缓冲器单元220C的一些页缓冲器，并且第六子页缓冲器单元220Cb可以包括第三页缓冲器单元220C的其余页缓冲器。图4C的第四页缓冲器单元220D可以被划分为并设置为第七子页缓冲器单元220Da和第八子页缓冲器单元220Db。例如，第七子页缓冲器单元220Da可以包括第四页缓冲器单元220D的一些页缓冲器，并且第八子页缓冲器单元220Db可以包括第四页缓冲器单元220D的其余页缓冲器。图4C的第三页缓冲器驱动器221C可以被划分为并设置为第五子页缓冲器驱动器221Ca和第六子页缓冲器驱动器221Cb。图4C的第四页缓冲器驱动器221D可以被划分为并设置为第七子页缓冲器驱动器221Da和第八子页缓冲器驱动器221Db。
由于第一行解码器230Ab至第四行解码器230Db以及第一附加行解码器231Ab至第四附加行解码器231Db分别设置在第一下半导体层D1至第四下半导体层D4的中心，因此内部外围电路240A可以被划分并设置为第一内部外围电路241Aa、第二内部外围电路241Ab、第三内部外围电路241Ba和第四内部外围电路241Bb。第一内部外围电路241Aa和第二内部外围电路241Ab形成在第二下半导体层D2中，并且第三内部外围电路241Ba和第四内部外围电路241Bb可以形成在第四下半导体层D4中。
图8是根据本发明构思的示例实施例的存储器件中包括的存储块的等效电路图。图8所示的存储块是作为上面参考图1描述的存储块BLK1至BLKz的示例的第一存储块BLK1。在下文中，基于作为示例的第一存储块BLK1来描述本发明构思的实施例。第一存储块BLK1表示在衬底上以3D结构形成的3D存储块。第一存储块BLK1中包括的多个存储单元串可以形成在垂直于衬底的第三方向Z上。
参考图8，第一存储块BLK1可以包括单元串(或NAND串)NS11至NS33、字线WL1至WL8、位线BL1至BL3、地选择线GSL1至GSL3、串选择线SSL1至SSL3、以及公共源极线CSL。尽管在图8中示出了单元串NS11至NS33中的每一个包括与八条字线WL1至WL8连接的八个存储单元MC，但本发明构思不限于此。
每个单元串(例如，NS11)可以包括串联连接的串选择晶体管SST、多个存储单元MC1至MC8(MC)、以及串联连接的地选择晶体管GST。串选择晶体管SST连接到对应的串选择线SSL1。存储单元MC分别连接到字线WL1至WL8。地选择晶体管GST连接到对应的地选择线GSL1。串选择晶体管SST连接到对应的位线BL1至BL3，并且地选择晶体管GST连接到公共源极线CSL。
根据实施例，在每个单元串中，一个或多个虚设存储单元可以设置在串选择晶体管SST与存储单元MC之间。在每个单元串中，一个或多个虚设存储单元可以设置在地选择晶体管GST与存储单元MC之间。在每个单元串中，一个或多个虚设存储单元可以设置在存储单元MC之间。虚设存储单元可以具有与存储单元MC相同的结构，并且可以不被编程(例如，被禁止编程)或被编程为与存储单元MC不同。例如，当存储单元MC被编程为具有两个或更多个阈值电压分布时，虚设存储单元可以被编程为具有一个阈值电压分布范围或数量比存储单元MC的阈值电压分布的数量少的阈值电压分布。
图9是示出了根据本发明构思的示例实施例的包括存储器件的存储卡系统1000的框图。
参考图9，存储卡系统1000可以包括主机1100(例如，主机设备)和存储卡1200。
主机1100可以包括主机控制器1110(例如，控制器电路)和主机连接单元1120(例如，接口电路)。主机1100可以将数据存储在存储卡1200中或者读取存储卡1200中存储的数据。主机控制器1110可以通过主机连接单元1120向存储卡1200发送用于指示存储卡1200的期望操作的请求、时钟信号和数据。
存储卡1200可以包括卡连接单元1210(例如，接口电路)、卡控制器1220和存储器件1230。存储卡1200可以包括紧凑型闪存卡(CFC)、微型驱动器、智能媒体卡(SMC)、多媒体卡(MMC)、安全数字卡(SDC)、存储棒、以及通用串行总线(USB)、闪存驱动器等。
响应于通过卡连接单元1210接收到的请求，卡控制器1220可以将从主机1100接收到的数据存储在存储器件1230中或者通过卡连接单元1210将存储器件1230中存储的数据传输到主机1100。
可以根据上面参考图1至图8描述的实施例来实现存储器件1230。因此，存储器件1230可以具有高集成度，并且存储卡1200可以具有高数据存储容量。
图10是示出了根据本发明构思的示例实施例的包括存储器件的计算系统2000的框图。
参考图10，计算系统2000可以包括存储系统2100、处理器2200、随机存取存储器(RAM)2300、输入/输出(I/O)设备2400和电源2500。尽管图10中未示出，但计算系统2000还可以包括能够与视频卡、声卡、存储卡、通用串行总线(USB)设备等进行通信的端口，用于与其他电子系统进行通信。计算系统2000可以实现为台式计算机、服务器等，或者可以实现为诸如膝上型计算机、移动电话、个人数字助理(PDA)和相机的便携式电子设备。
存储系统2100可以包括存储器件2110和存储器控制器2120(例如，控制器电路)。可以根据上面参考图1至图8描述的实施例来实现存储器件2110。因此，存储器件2110可以具有高集成度，并且存储系统2100可以具有高存储容量。存储器控制器2120可以控制存储器件2110的操作。例如，存储器件2110可以从存储器控制器2120接收命令和地址，并且可以从存储器控制器2120接收用于写入操作或读取操作的数据或者将数据发送到存储器控制器2120。
处理器2200可以执行某些计算或任务。例如，处理器2200可以包括微处理器、中央处理单元(CPU)、应用处理器(AP)等。处理器2200可以通过总线2600与RAM 2300、I/O设备2400和存储系统2100进行通信。处理器2200还可以连接到扩展总线，例如外围组件互连(PCI)总线。
RAM 2300可以存储在计算系统2000的操作期间所需的数据。例如，RAM 2300可以包括DRAM、移动DRAM、SRAM、PRAM、FRAM、RRAM和/或MRAM。
I/O设备2400可以包括诸如键盘、键区或鼠标的输入设备以及诸如打印机和显示器的输出设备。
电源2500可以提供计算系统2000的操作所需的操作电压。
图11是示出了根据本发明构思的示例实施例的包括存储器件的固态驱动器(SSD)系统3000的框图。
参考图11，SSD系统3000可以包括主机3100和SSD 3200。
SSD 3200可以通过信号连接器向主机3100发送信号以及从主机3100接收信号，并且可以通过电源连接器接收电力。SSD 3200可以包括SSD控制器3210、辅助电源3220、以及多个存储器件3230、3240和3250。存储器件3230、3240和3250中的每一个可以是竖直堆叠的NAND闪存器件。存储器件3230、3240和3250中的每一个可以根据上面参考图1至图8描述的实施例来实现。因此，存储器件3230、3240和3250中的每一个可以具有高集成度，并且SSD3200可以向主机3100提供高数据存储容量。
尽管已经参考本发明构思的实施例具体示出和描述了本发明构思，但将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。

Claims (20)

1.一种存储器件，包括：
第一下半导体层，设置在包括第一存储单元阵列的第一上半导体层的下方，所述第一下半导体层包括与所述第一存储单元阵列电连接的第一页缓冲器；以及
第二下半导体层，设置在第二上半导体层的下方，所述第二上半导体层包括第二存储单元阵列并在第一方向上与所述第一上半导体层相邻设置，所述第二下半导体层包括第二页缓冲器的第一部分，所述第二页缓冲器电连接到所述第二存储单元阵列并在所述第一方向上与所述第一下半导体层相邻设置，
其中，所述第一下半导体层还包括所述第二页缓冲器的第二部分，所述第二部分与所述第一部分不同。
2.根据权利要求1所述的存储器件，其中
所述第一下半导体层还包括：
第一页缓冲器驱动器，设置在所述第一页缓冲器与所述第二页缓冲器之间，并被配置为控制所述第一页缓冲器的高速缓存锁存器；以及
第二页缓冲器驱动器，设置在所述第一页缓冲器驱动器与所述第二页缓冲器之间，并被配置为控制所述第二页缓冲器的高速缓存锁存器。
3.根据权利要求2所述的存储器件，其中，所述第二页缓冲器包括在竖直方向上与所述第一上半导体层重叠的边缘高速缓存锁存器，并且所述边缘高速缓存锁存器包括多个高速缓存锁存器，所述多个高速缓存锁存器设置在所述第二页缓冲器的边缘处以与所述第二页缓冲器驱动器相邻。
4.根据权利要求3所述的存储器件，
其中，所述第二上半导体层还包括边缘通孔部分，所述边缘通孔部分设置在所述第二上半导体层的边缘处以与所述第一上半导体层相邻并包括穿过所述第二存储单元阵列以连接到所述第二页缓冲器的多个通孔，并且
其中，所述第二页缓冲器还包括边缘接触部分，所述边缘接触部分包括多个通孔接触部，所述多个通孔接触部设置为在竖直方向上与所述多个通孔重叠以连接到所述多个通孔。
5.根据权利要求4所述的存储器件，其中，所述第二页缓冲器还包括低电压电路，所述低电压电路包括被配置为基于低电压进行操作的至少一个晶体管，设置在所述边缘高速缓存锁存器与所述边缘接触部分之间，并且在竖直方向上与所述第一上半导体层重叠。
6.根据权利要求5所述的存储器件，其中，所述第二页缓冲器还包括高电压电路，所述高电压电路包括被配置为基于高电压进行操作的至少一个晶体管，设置在所述低电压电路与所述边缘接触部分之间，并且在竖直方向上与所述第一上半导体层重叠。
7.根据权利要求3所述的存储器件，其中，所述第一页缓冲器包括多个高速缓存锁存器，所述多个高速缓存锁存器在所述第一方向上设置在所述第一页缓冲器的中心。
8.根据权利要求1所述的存储器件，其中，所述第二页缓冲器包括：
多个高速缓存锁存器，在所述第一方向上设置在所述第二页缓冲器的中心并在竖直方向上与所述第二上半导体层重叠；以及
至少一个晶体管，被配置为基于低电压进行操作并在竖直方向上与所述第一上半导体层重叠。
9.根据权利要求1所述的存储器件，其中，所述第二下半导体层还包括内部外围电路，所述内部外围电路在所述第一方向上与所述第二页缓冲器相邻设置并包括被配置为控制所述第一存储单元阵列和所述第二存储单元阵列的电路。
10.根据权利要求9所述的存储器件，其中，所述内部外围电路包括电压发生器、纠错电路、调度器、命令解码器和地址解码器中的至少一个。
11.一种存储器件，包括：
第一下半导体层，与包括第一存储单元阵列的第一上半导体层重叠，并包括与所述第一存储单元阵列电连接的第一页缓冲器；
第二下半导体层，与第二上半导体层重叠，并且包括第二页缓冲器的第一部分，所述第二上半导体层包括第二存储单元阵列并在第一方向上与所述第一上半导体层相邻，所述第二页缓冲器电连接到所述第二存储单元阵列；
第三下半导体层，与第三上半导体层重叠，所述第三上半导体层包括第三存储单元阵列并在与所述第一方向垂直的第二方向上与所述第一上半导体层相邻，并且所述第三下半导体层包括与所述第三存储单元阵列电连接的第三页缓冲器；以及
第四下半导体层，与第四上半导体层重叠，并且包括第四页缓冲器的第一部分，所述第四上半导体层包括第四存储单元阵列并在所述第一方向上与所述第三上半导体层相邻并在所述第二方向上与所述第二上半导体层相邻，所述第四页缓冲器电连接到所述第四存储单元阵列，
其中，所述第一下半导体层包括所述第二页缓冲器的第二部分，所述第二部分与所述第二页缓冲器的所述第一部分不同，并且所述第三下半导体层包括所述第四页缓冲器的第二部分，所述第二部分与所述第四页缓冲器的所述第一部分不同。
12.根据权利要求11所述的存储器件，其中，所述第一下半导体层还包括：
第一页缓冲器驱动器，设置在所述第一页缓冲器与所述第二页缓冲器之间，并被配置为控制所述第一页缓冲器的高速缓存锁存器；以及
第二页缓冲器驱动器，设置在所述第一页缓冲器驱动器与所述第二页缓冲器之间，并被配置为控制所述第二页缓冲器的高速缓存锁存器，并且
所述第三下半导体层包括：
第三页缓冲器驱动器，设置在所述第三页缓冲器与所述第四页缓冲器之间，并被配置为控制所述第三页缓冲器的高速缓存锁存器；以及
第四页缓冲器驱动器，设置在所述第三页缓冲器驱动器与所述第四页缓冲器之间，并被配置为控制所述第四页缓冲器的高速缓存锁存器。
13.根据权利要求12所述的存储器件，
其中，所述第二页缓冲器包括多个高速缓存锁存器，所述多个高速缓存锁存器设置在所述第二页缓冲器的边缘处以与所述第二页缓冲器驱动器相邻并在竖直方向上与所述第一上半导体层重叠，并且
其中，所述第四页缓冲器包括多个高速缓存锁存器，所述多个高速缓存锁存器设置在所述第四页缓冲器的边缘处以与所述第四页缓冲器驱动器相邻并在竖直方向上与所述第三上半导体层重叠。
14.根据权利要求13所述的存储器件，
其中，所述第二页缓冲器还包括多个通孔接触部，所述多个通孔接触部形成在所述第二下半导体层的边缘处以与所述第一下半导体层相邻并在竖直方向上与穿过所述第二存储单元阵列以连接到所述第二页缓冲器的多个通孔重叠，并且
其中，所述第四页缓冲器还包括多个通孔接触部，所述多个通孔接触部形成在所述第四下半导体层的边缘处以与所述第三下半导体层相邻并在竖直方向上与穿过所述第四存储单元阵列以连接到所述第四页缓冲器的多个通孔重叠。
15.根据权利要求14所述的存储器件，
其中，所述第二页缓冲器还包括至少一个晶体管，所述至少一个晶体管在竖直方向上与所述第一上半导体层重叠并被配置为基于低电压进行操作，以及
其中，所述第四页缓冲器还包括至少一个晶体管，所述至少一个晶体管在竖直方向上与所述第三上半导体层重叠并被配置为基于低电压进行操作。
16.根据权利要求15所述的存储器件，
其中，所述第二页缓冲器还包括至少一个晶体管，所述至少一个晶体管在竖直方向上与所述第一上半导体层重叠并被配置为基于高电压进行操作，以及
其中，所述第四页缓冲器还包括至少一个晶体管，所述至少一个晶体管在竖直方向上与所述第三上半导体层重叠并被配置为基于高电压进行操作。
17.根据权利要求13所述的存储器件，
其中，所述第一页缓冲器包括多个高速缓存锁存器，所述多个高速缓存锁存器设置在所述第一页缓冲器的中心并在竖直方向上与所述第一上半导体层重叠，并且
其中，所述第三页缓冲器包括多个高速缓存锁存器，所述多个高速缓存锁存器设置在所述第三页缓冲器的中心并在竖直方向上与所述第三上半导体层重叠。
18.根据权利要求11所述的存储器件，
其中，所述第二页缓冲器包括：
多个高速缓存锁存器，设置在所述第二页缓冲器的中心并在竖直方向上与所述第二上半导体层重叠；以及
至少一个晶体管，在竖直方向上与所述第一上半导体层重叠并被配置为基于低电压进行操作，并且
其中，所述第四页缓冲器包括：
多个高速缓存锁存器，设置在所述第四页缓冲器的中心并在竖直方向上与所述第四上半导体层重叠；以及
至少一个晶体管，在竖直方向上与所述第三上半导体层重叠并被配置为基于低电压进行操作。
19.根据权利要求11所述的存储器件，其中，所述第二下半导体层和所述第四下半导体层还包括内部外围电路，所述内部外围电路与所述第二页缓冲器和所述第四页缓冲器相邻设置并包括被配置为控制所述第一存储单元阵列至所述第四存储单元阵列的电路。
20.一种非易失性存储器件，包括：
第一下半导体层，设置在包括第一存储单元阵列的第一上半导体层的下方，所述第一下半导体层在竖直方向上与所述第一上半导体层重叠；以及
第二下半导体层，设置在包括第二存储单元阵列并在第一方向上与所述第一上半导体层相邻设置的第二上半导体层的下方，所述第二下半导体层在竖直方向上与所述第二上半导体层重叠，
其中，所述第一下半导体层包括：
第一页缓冲器，设置在与所述第一方向垂直的第二方向上，并电连接到所述第一存储单元阵列；
多个高速缓存锁存器，设置在所述第二方向上并在所述第一方向上与所述第一页缓冲器间隔开，并且设置在与所述第二存储单元阵列电连接的第二页缓冲器的边缘处以在竖直方向上与所述第一上半导体层重叠；以及
第一行驱动器，在所述第二方向上与所述第一页缓冲器和所述多个高速缓存锁存器相邻设置并电连接到所述第一存储单元阵列。
CN202211224032.0A 2021-11-22 2022-10-08 具有竖直结构的存储器件和包括存储器件的存储系统 Pending CN116153348A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2021-0161493 2021-11-22
KR1020210161493A KR20230075164A (ko) 2021-11-22 2021-11-22 수직형 구조를 가지는 메모리 장치 및 이를 포함하는 메모리 시스템

Publications (1)

Publication Number Publication Date
CN116153348A true CN116153348A (zh) 2023-05-23

Family

ID=84330425

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211224032.0A Pending CN116153348A (zh) 2021-11-22 2022-10-08 具有竖直结构的存储器件和包括存储器件的存储系统

Country Status (4)

Country Link
US (1) US20230165008A1 (zh)
EP (1) EP4213149A1 (zh)
KR (1) KR20230075164A (zh)
CN (1) CN116153348A (zh)

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
KR101682666B1 (ko) 2010-08-11 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
KR102601214B1 (ko) * 2016-05-16 2023-11-10 삼성전자주식회사 수직형 구조를 가지는 메모리 장치 및 이를 포함하는 메모리 시스템
KR102462503B1 (ko) * 2017-11-27 2022-11-02 삼성전자주식회사 수직형 구조를 가지는 불휘발성 메모리 장치 및 이를 포함하는 메모리 시스템
US10971487B2 (en) * 2018-05-28 2021-04-06 SK Hynix Inc. Semiconductor memory device

Also Published As

Publication number Publication date
US20230165008A1 (en) 2023-05-25
EP4213149A1 (en) 2023-07-19
KR20230075164A (ko) 2023-05-31

Similar Documents

Publication Publication Date Title
CN110931489A (zh) 半导体存储装置
US11069399B2 (en) 3-dimensional memory device
US11120843B2 (en) Memory device
US11864390B2 (en) Semiconductor memory device
KR20200046576A (ko) 비휘발성 메모리 장치, 수직형 낸드 플래시 메모리 장치 및 이를 포함하는 에스에스디 장치
CN113724760B (zh) 存储器装置
CN109785888B (zh) 存储器装置
US11699693B2 (en) Memory device
US11967381B2 (en) Semiconductor memory device
CN111725212B (zh) 半导体存储器装置
CN111725216B (zh) 半导体存储装置
US10622033B2 (en) Semiconductor storage device
EP4213149A1 (en) Memory device having vertical structure and page buffer configuration
TWI762991B (zh) 半導體記憶裝置
CN115802759A (zh) 半导体存储器装置
US20230297505A1 (en) Storage device, system including storage device and method operating storage device
TWI810780B (zh) 半導體記憶裝置
US20240303186A1 (en) Semiconductor storage device
CN117641911A (zh) 半导体存储装置
CN118230770A (zh) 非易失性存储器装置和电子系统
CN116782661A (zh) 包括选择线的存储器设备
CN117750783A (zh) 半导体存储装置
CN118197383A (zh) 具有不对称页缓冲器阵列架构的存储器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination