CN115802759A - 半导体存储器装置 - Google Patents

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Abstract

可提供一种半导体存储器装置，所述半导体存储器装置包括：存储器单元阵列；外围电路元件，被配置为控制基底上的存储器单元阵列的操作；以及布线结构，在外围电路元件上包括彼此间隔开的第一布线结构和第二布线结构，第一电压和不同于第一电压的第二电压被分别施加到第一布线结构的两个相对端，与第一电压和第二电压不同的第三电压被施加到第二布线结构。第一布线结构包括沿第一方向延伸并且在与第一方向交叉的第二方向上彼此间隔开的第一线，第二布线结构包括沿第一方向延伸并且在第二方向上彼此间隔开的第二线，第一线中的一条在第二线之间。

Description

半导体存储器装置
本申请要求于2021年9月9日在韩国知识产权局提交的第10-2021-0120097号韩国专利申请的优先权以及由此产生的所有权益，所述韩国专利申请的内容通过引用全部包含于此。
技术领域
本公开涉及半导体存储器装置。
背景技术
对于需要数据存储的电子系统，已需要能够存储大容量数据的非易失性存储器。因此，能够增大高度集成的非易失性存储器的数据存储容量的方法已被研究。例如，作为用于增大非易失性存储器装置的数据存储容量的方法之一，包括三维布置的存储器单元的非易失性存储器已被提出代替包括二维布置的存储器单元的非易失性存储器。
此外，用于减小非易失性存储器的芯片尺寸的方法已被提出。
发明内容
本公开的示例实施例提供了半导体存储器装置，所述半导体存储器装置包括用作RC元件以提高芯片的面积效率的布线结构。
本公开的示例实施例提供了半导体存储器装置，所述半导体存储器装置通过使用在其中线彼此邻近并且彼此交叉的布线结构的电路外(out-of-circuit)布局生成附加RC，以减小电路面积，从而提高芯片的面积效率。
然而，本公开的示例实施例不限于在此阐述的示例实施例。通过参照下面给出的本公开的具体实施方式，本公开的以上和其他方面对于本公开所属领域的普通技术人员将变得更加清楚。
根据本公开的示例实施例，一种半导体存储器装置可包括：存储器单元阵列，在基底上，存储器单元阵列包括被配置为存储数据的存储器单元；外围电路元件，在基底的上表面上，外围电路元件被配置为控制单元存储器单元阵列的操作；以及布线结构，在外围电路元件上，布线结构包括第一布线结构和第二布线结构，第一布线结构和第二布线结构利用置于第一布线结构与第二布线结构之间的绝缘层彼此间隔开，第一布线结构被配置为在第一布线结构的一端接收第一电压，第一布线结构被配置为由于第一布线结构的电阻而在第一布线结构的另一端接收与第一电压不同的第二电压，第二布线结构被配置为接收与第一电压和第二电压不同的第三电压。第一布线结构可包括沿第一方向延伸并且在与第一方向交叉的第二方向上彼此间隔开的第1_1线和第1_2线，第二布线结构可包括沿第一方向延伸并且在第二方向上彼此间隔开的第2_1线和第2_2线，并且第1_1线可在第2_1线与第2_2线之间。
根据本公开的示例实施例，一种半导体存储器装置可包括：存储器单元阵列，在基底上，存储器单元阵列包括被配置为存储数据的存储器单元；外围电路元件，在基底的上表面上，外围电路元件被配置为控制存储器单元阵列的操作；以及布线结构，包括第一布线结构和第二布线结构，第一布线结构和第二布线结构通过竖直延伸到基底上的接触件与外围电路元件连接，第一布线结构和第二布线结构利用置于第一布线结构与第二布线结构之间的绝缘层彼此间隔开，第一电压被施加到第一布线结构的一端，与第一电压不同的第二电压通过第一布线结构的电阻被施加到第一布线结构的另一端，并且与第一电压和第二电压不同的第三电压被施加到第二布线结构。第一布线结构的至少一部分和第二布线结构的至少一部分可基于基底处于同一水平。
根据本公开的示例实施例，一种半导体存储器装置可包括：存储器单元区，包括第一金属垫；外围电路区，包括第二金属垫，外围电路区通过第二金属垫与第一金属垫竖直连接；存储器单元阵列，在存储器单元区中包括各自包括用于存储数据的多个存储器单元的多个单元串、分别连接到多个存储器单元的多条字线和连接到多个单元串的一端的多条位线；控制逻辑，在外围电路区内并且包括外围电路元件，控制逻辑被配置为控制存储器单元阵列的操作；以及布线结构，在外围电路元件上并且包括第一布线结构和第二布线结构，第一布线结构和第二布线结构利用置于第一布线结构与第二布线结构之间的绝缘层彼此间隔开，第一电压被施加到第一布线结构的一端，与第一电压不同的第二电压通过第一布线结构的电阻被施加到第一布线结构的另一端，与第一电压和第二电压不同的第三电压被施加到第二布线结构。第一布线结构可包括沿第一方向延伸并且在与第一方向交叉的第二方向上彼此间隔开的第1_1线和第1_2线，第二布线结构可包括沿第一方向延伸并且在第二方向上彼此间隔开的第2_1线和第2_2线，并且第1_1线可在第2_1线与第2_2线之间。
根据以下具体实施方式、附图和权利要求，其他特征和其他示例实施例可以是清楚的。
附图说明
通过参照附图详细描述本公开的一些示例实施例，本公开的以上和其他的方面和特征将变得更清楚，在附图中：
图1是示出根据本公开的示例实施例的存储系统的框图；
图2是示出根据本公开的示例实施例的非易失性存储器的框图；
图3是示出根据本公开的示例实施例的非易失性存储器的示意立体图；
图4是示出根据本公开的示例实施例的存储器单元阵列的电路图；
图5是示出根据本公开的示例实施例的控制逻辑中的延迟电路的电路图；
图6是示出根据本公开的示例实施例的非易失性存储器的一部分的平面图；
图7是示出图6的布线区RG_ML的放大图；
图8是沿图6的线I-I'截取的剖视图；
图9是沿图6的线II-II'截取的剖视图；
图10是示出图9的区R的放大图；
图11是示出根据本公开的示例实施例的布线结构的平面图；
图12是示出根据本公开的示例实施例的布线结构的平面图；
图13是示出根据本公开的示例实施例的布线结构的平面图；
图14是沿图13的线III-III'截取的剖视图；以及
图15是示出根据本公开的示例实施例的布线结构的平面图。
具体实施方式
在下文中，将参照附图描述根据本公开的技术精神的一些示例实施例。在图1至图15的描述中，相同的附图标记用于基本相同的元件，并且对相应元件的重复描述将被省略。此外，通过本公开的附图，类似的参考标记用于类似的元件。
图1是示出根据本公开的示例实施例的存储系统1000的框图。参照图1，存储系统1000可包括主机装置10和存储装置20。在一个示例实施例中，存储系统1000可以是移动系统(诸如，移动电话、智能电话、平板个人计算机(平板PC)、可穿戴装置、医疗保健装置或物联网(IoT)装置)。在一个示例实施例中，存储系统1000可以是计算装置(诸如，个人计算机、膝上型计算机、服务器和媒体播放器)、或者诸如汽车装置(诸如，导航仪)的系统。
在一个示例实施例中，存储装置20可以是半导体存储器装置，并且可以是被配置为执行除了常规存储装置的通用功能(例如，数据存储和输出)之外的各种计算操作的计算存储装置。在下文中，为了便于描述，存储装置和与存储装置相关的术语将被一起使用。
主机装置10可将数据存储在存储装置20中或者读取存储在存储装置20中的数据。主机装置10可包括主机控制器11和主机存储器12。主机控制器11可被配置为对存储装置20进行控制。在一个示例实施例中，主机控制器11可基于期望的(或可选地，预定的)接口与存储装置20通信。期望的(或可选地，预定的)接口可以是基于非易失性存储器快速(NVMe)标准的接口，但是本公开的范围不限于此。
主机存储器12可以是主机装置10的缓冲存储器、操作存储器或系统存储器。例如，主机存储器12可被配置为存储操作主机装置10所期望的各种信息。主机存储器12可用作用于临时存储将被发送给存储装置20的数据或从存储装置20接收的数据的缓冲存储器。在一个示例实施例中，主机存储器12可支持被存储装置20访问。
在一个示例实施例中，主机控制器11和主机存储器12中的每个可被实现为单独的半导体芯片。在一个示例实施例中，主机控制器11和主机存储器12可被集成到单个半导体芯片中或实现在多芯片封装件中。例如，主机控制器11可以是设置在应用处理器中的多个模块中的任何一个。应用处理器可被实现为片上系统(SoC)。主机存储器12可以是设置在应用处理器中的嵌入式存储器，或者可以是设置在应用处理器外部的非易失性存储器、易失性存储器装置、非易失性存储器模块或易失性存储器模块。
存储装置20可以是被配置为响应于来自主机装置10的请求而存储数据或输出存储的数据的存储介质。在一个示例实施例中，存储装置20可包括固态驱动器(SSD)、嵌入式存储器和可拆卸外部存储器中的至少一个。当存储装置20是SSD时，存储装置20可以是符合非易失性存储器快速(NVMe)标准的装置。当存储装置20是嵌入式存储器或外部存储器时，存储装置20可以是符合通用闪存(UFS)标准或嵌入式多媒体卡(eMMC)标准的装置。主机装置10和存储装置20中的每个可根据采用的标准协议生成和发送包(packet)。
存储装置20可包括存储控制器(CTRL)40和非易失性存储器(NVM)30。存储控制器CTRL 40可包括中央处理器(CPU)41、计算引擎42、闪存转换层(FTL)43、控制器存储器44、包管理器45、纠错码(ECC)引擎46、高级加密标准(AES)引擎47、主机接口块48、存储器接口块49和系统总线BUS。在一个示例实施例中，包括在存储控制器CTRL 40中的各种组件中的每个可被实现为知识产权(IP)块或功能块，并且可以以软件、硬件、固件或它们的组合的形式实现。
CPU 41可控制存储控制器CTRL 40的总体操作。例如，CPU 41可被配置为驱动在存储控制器CTRL 40中驱动的各种固件或软件。
计算引擎42可被配置为执行在存储控制器CTRL 40中执行的各种计算操作，或者驱动在存储控制器CTRL 40上执行的应用或计算程序。在一个示例实施例中，计算引擎42可被配置为执行在主机装置10上驱动的主机应用的一些功能。在一个示例实施例中，内部应用可被配置为执行加密操作、过滤操作和各种数据计算操作(诸如，用于机器学习的卷积计算)。
在一个示例实施例中，CPU 41和计算引擎42被示出为单独的功能块，但是本公开的范围不限于此。例如，CPU 41和计算引擎42中的每个可被实现为单独的处理器核。在一个示例实施例中，CPU 41和计算引擎42可被实现为单个处理器核，或者可被实现为包括多个处理器核的多核处理器。
FTL 43可执行各种维护操作以有效地利用非易失性存储器NVM。例如，维护操作可包括地址映射操作、磨损均衡操作、垃圾收集操作等。
地址映射操作可以是在由主机装置10管理的逻辑地址与非易失性存储器NVM的物理地址之间进行转换或映射的操作。
磨损均衡操作可指示使包括在非易失性存储器NVM中的多个存储器块的使用频率或使用次数均匀的操作，并且可通过用于平衡物理块或硬件的擦除计数的固件技术来实现。在一个示例实施例中，可通过磨损均衡操作均匀地使用非易失性存储器NVM的多个存储器块，由此特定存储器块的过度劣化可被避免。其结果是，非易失性存储器NVM的寿命可被提高。
垃圾收集操作可指示这样的操作：该操作通过在将非易失性存储器NVM的源存储器块的有效数据复制到目标存储器块之后，对非易失性存储器NVM的源存储器块进行擦除，来确保非易失性存储器NVM的可用存储器块或空闲存储器块。
在一个示例实施例中，FTL 43可以以固件或软件的形式实现，并且可被存储在控制器存储器44或单独的操作存储器(未示出)中。CPU 41可通过驱动存储在控制器存储器44或单独的操作存储器(未示出)中的FTL 43，执行上述各种维护操作。在一个示例实施例中，FTL 43可通过被配置为执行上述各种维护操作的各种硬件自动化电路来实现。也就是说，FTL 43可以以硬件实现，并且上述各种维护操作可通过硬件被执行。
控制器存储器44可作为存储控制器CTRL 40的缓冲存储器或操作存储器进行操作。例如，控制器存储器44可临时存储从主机装置10或非易失性存储器(NVM)接收的数据。在一个示例实施例中，控制器存储器44可对存储控制器CTRL 40的操作所期望的各种信息或程序代码进行存储。CPU 41可基于存储在控制器存储器44中的信息或程序代码来执行各种操作。
在一个示例实施例中，控制器存储器44可被配置为存储由计算引擎42使用的数据或用于由计算引擎42驱动的应用的程序代码。计算引擎42可执行存储在控制器存储器44中的程序代码，或者对存储在控制器存储器44中的数据执行各种计算。
为了附图的简明和描述的方便，控制器存储器44被示出为包括在存储控制器CTRL中，但是本公开的范围不限于此。控制器存储器44可以是位于存储控制器CTRL 40外部的单独的存储器模块或存储器装置。存储控制器CTRL还可包括被配置为控制位于外部的存储器模块或存储器装置的存储器控制器(未示出)。
包管理器45可被配置为解析从主机装置10接收的包或生成将被发送给主机装置10的数据的包。在一个示例实施例中，可基于主机装置10与存储装置20之间的接口协议来生成包。
ECC引擎46可对从非易失性存储器NVM读取的数据执行错误检测和纠正功能。例如，ECC引擎46可生成用于将被存储在非易失性存储器NVM中的写入数据的奇偶校验位。生成的奇偶校验位可与写入数据一起被存储在非易失性存储器NVM中。之后，在对非易失性存储器NVM的读取操作期间，ECC引擎46可通过使用读取数据和对应的奇偶校验位来纠正写入数据的错误，并输出错误纠正后的读取数据。
AES引擎47可通过使用对称密钥算法对输入到存储控制器CTRL 40的数据执行加密操作和解密操作中的至少一者。
存储控制器CTRL 40可通过主机接口块48与主机装置10通信。为了容易地描述本公开的示例实施例，假设主机接口块48支持根据非易失性存储器快速(NVMe)标准的接口，但是本公开的范围不限于此。主机接口块48可被配置为支持各种接口(诸如，高级技术附件(ATA)接口、串行ATA(SATA)接口、外部SATA(e-SATA)接口、小型计算机系统接口(SCSI)、串行附接SCSI(SAS)、外围组件互连(PCI)接口、PCI快速(PCIe)接口、IEEE 1394、通用串行总线(USB)接口、安全数字(SD)卡接口、多媒体卡(MMC)接口、嵌入式MMC(eMMC)接口、通用闪存(UFS)接口、嵌入式UFS(eUFS)接口或紧凑型闪存(CF)卡接口)中的至少一者。
存储控制器CTRL 40可通过存储器接口块49与非易失性存储器NVM通信。在一个示例实施例中，存储器接口块49可被配置为支持闪存接口(诸如，切换(toggle)接口或开放式NAND闪存接口(ONFI))，但是本公开的范围不限于此。
包括在存储控制器CTRL 40中的各种组件可通过系统总线BUS彼此通信。系统总线BUS可包括各种系统总线(诸如，高级系统总线(ASB)、高级外围总线(APB)、高级高性能总线(AHB)和高级可扩展接口(AXI))。
非易失性存储器NVM 30可在存储控制器CTRL 40的控制下存储数据、输出存储的数据或擦除存储的数据。
在一个示例实施例中，非易失性存储器NVM 30是半导体存储器装置，或者可以是二维或三维NAND闪存装置，但是本公开的范围不限于此。非易失性存储器NVM 30可以是基于磁性RAM(MRAM)、自旋转移力矩MRAM、导电桥接式RAM(CBRAM)、铁电RAM(FeRAM)、相位RAM(PRAM)、电阻式RAM和其他各种类型的存储器的存储器装置。在一个示例实施例中，非易失性存储器NVM 30可包括多个非易失性存储器，每个非易失性存储器可被实现为单独的芯片或单独的封装件。存储控制器CTRL 40可通过多个通道分别与非易失性存储器NVM 30的多个非易失性存储器通信。
如上所述，根据示例实施例的存储装置20可通过使用存储控制器CTRL40的计算引擎42执行各种应用，来执行各种计算操作。在这种情况下，因为将要在主机装置10中执行的计算负载可减少，所以存储系统1000的总体性能可被提高。
图2是示出根据本公开的示例实施例的非易失性存储器的框图。
参照图2，非易失性存储器30可包括存储器单元阵列200和外围电路100。
存储器单元阵列200可包括第一存储器单元块BLK1至第n存储器单元块BLKn。第一存储器单元块BLK1至第n存储器单元块BLKn各自可包括包含半导体元件的多个存储器单元。每个存储器单元可存储一个位的数据或两个或更多个位的数据。能够存储一个位的数据的存储器单元被称为单层单元(SLC)或单位单元。能够存储两个或更多个位的数据的存储器单元被称为多层单元(MLC)或多位单元。
第一存储器单元块BLK1至第n存储器单元块BLKn可通过位线BL、字线WL、至少一条串选择线SSL和至少一条地选择线GSL连接到外围电路100。
例如，第一存储器单元块BLK1至第n存储器单元块BLKn可通过字线WL、至少一条串选择线SSL和至少一条地选择线GSL连接到行解码器110。此外，第一存储器单元块BLK1至第n存储器单元块BLKn可通过位线BL连接到页缓冲器120。
外围电路100可从非易失性存储器30的外部接收地址ADDR、命令CMD和控制信号CTRL，并且可将数据发送给非易失性存储器30的外部装置和从非易失性存储器30的外部装置接收数据。外围电路100可包括控制逻辑130、行解码器110、页缓冲器120和用于生成操作所期望的各种电压的电压生成器170。
虽然未示出，但是外围电路100还可包括各种子电路(诸如，输入/输出电路和用于纠正从非易失性存储器30的存储器单元阵列200读取的数据的错误的纠错电路等)。
控制逻辑130可连接到行解码器110、电压生成器170和页缓冲器120。控制逻辑130可控制非易失性存储器30的总体操作。控制逻辑130可响应于控制信号CTRL而生成在非易失性存储器30中使用的各种内部控制信号，或通过延迟适当的时序而生成各种内部控制信号，并且可用作存储器单元阵列200的控制器。
控制逻辑130可包括用于延迟控制信号CTRL的输入或延迟内部控制信号的输出的延迟电路130_D(参见图5)，并且可包括作为内部控制信号延迟元件的RC元件。RC元件可以是电阻器和电容器直接连接到的电气元件(electrical element)，并且可通过串联、并联或并联和串联组合连接的电阻器和电容器来实现。
例如，当执行存储器操作(诸如，编程操作或擦除操作)时，控制逻辑130可调整提供给字线WL和位线BL的操作电压的电压电平。
行解码器110可包括多个通过晶体管(pass transistor)，以响应于地址ADDR而选择第一存储器单元块BLK1至第n存储器单元块BLKn中的至少一个，其中，多个通过晶体管可选择所选择的第一存储器单元块BLK1至第n存储器单元块BLKn的至少一条字线WL、至少一条串选择线SSL和至少一条地选择线GSL。
电压生成器170可由控制逻辑130控制，可通过控制逻辑130将用于执行对存储器单元阵列200的存储器操作的操作电压传送到行解码器110的多个通过晶体管，并且可包括移除信号噪声并转换电压的线性调节器。线性调节器可包括包含RC元件的补偿电路。
例如，电压生成器170可在第一存储器单元块BLK1至第n存储器单元块BLKn中的至少一个的擦除操作期间，生成被施加到基底的强电压(例如，20V)。
页缓冲器120可通过位线BL连接到存储器单元阵列200。页缓冲器120可作为写入驱动器或感测放大器进行操作。例如，在编程操作期间，页缓冲器120可作为写入驱动器进行操作，以将根据将被存储在存储器单元阵列200中的数据的电压施加到位线BL。同时，在读取操作或验证操作期间，页缓冲器120可作为感测放大器进行操作，以感测存储在存储器单元阵列200中的数据，并且可感测存储器单元块的数据是否已被擦除。
图3是示出根据本公开的示例实施例的非易失性存储器30的立体图。
参照图3，根据示例实施例的非易失性存储器30可包括外围逻辑结构PS和单元阵列结构CS。
单元阵列结构CS可堆叠在外围逻辑结构PS上。也就是说，外围逻辑结构PS和单元阵列结构CS可在平面图中彼此叠置。根据本公开的一些示例实施例的半导体存储器装置可具有外围上单元(cell-over-peri，COP)结构。
例如，单元阵列结构CS是包括图2的存储器单元阵列200的存储器单元区，并且外围逻辑结构PS是包括图2的外围电路100的外围电路区。
单元阵列结构CS可包括设置在外围逻辑结构PS上的多个存储器单元块BLK1至BLKn。
图4是示出根据本公开的示例实施例的存储器单元阵列200的电路图。
参照图4，多个单元串NS11、NS21、NS31、NS12、NS22、NS32、NS13、NS23和NS33可沿第一方向X和第二方向Y设置在基底(未示出)上。多个单元串NS11、NS21、NS31、NS12、NS22、NS32、NS13、NS23和NS33可具有沿第三方向Z延伸的形状。多个单元串NS11、NS21、NS31、NS12、NS22、NS32、NS13、NS23和NS33可共同连接到形成在基底(未示出)上或基底(未示出)内的共源极线CSL。尽管共源极线CSL被示出为物理地连接到多个单元串NS11、NS21、NS31、NS12、NS22、NS32、NS13、NS23和NS33在第三方向Z上的最下端，但是共源极线CSL电连接到多个单元串NS11、NS21、NS31、NS12、NS22、NS32、NS13、NS23和NS33在第三方向Z上的最下端就足够。共源极线CSL不限于物理地位于多个单元串NS11、NS21、NS31、NS12、NS22、NS32、NS13、NS23和NS33的最下端处。此外，尽管多个单元串NS11、NS21、NS31、NS12、NS22、NS32、NS13、NS23和NS3被示为按3×3阵列设置，但是设置在存储器单元阵列200中的多个单元串的阵列类型和数量不限于此。
单元串NS11、NS12和NS13可与第一地选择线(GSL)GSL1连接。单元串NS21、NS22和NS23可与第二地选择线GSL2连接。单元串NS31、NS32和NS33可与第三地选择线GSL3连接。
此外，单元串NS11、NS12和NS13可与第一串选择线(SSL)SSL1连接。单元串NS21、NS22和NS23可与第二串选择线SSL2连接。单元串NS31、NS32和NS33可与第三串选择线SSL3连接。
多个单元串NS11、NS21、NS31、NS12、NS22、NS32、NS13、NS23和NS33中的每个可包括与相应的串选择线连接的串选择晶体管(SST)。此外，多个单元串NS11、NS21、NS31、NS12、NS22、NS32、NS13、NS23和NS33中的每个可包括与相应的地选择线连接的地选择晶体管(GST)。
多个单元串NS11、NS21、NS31、NS12、NS22、NS32、NS13、NS23和NS33中的每个的地选择晶体管的一端可与共源极线CSL连接。此外，多个存储器单元可沿第三方向Z顺序地堆叠在多个单元串NS11、NS21、NS31、NS12、NS22、NS32、NS13、NS23和NS33中的每个的地选择晶体管与串选择晶体管之间。尽管附图中未示出，但是多个单元串NS11、NS21、NS31、NS12、NS22、NS32、NS13、NS23和NS33中的每个可包括地选择晶体管与串选择晶体管之间的虚设单元。此外，包括在每个单元串中的串选择晶体管的数量不限于该附图。
例如，单元串NS11可包括设置在沿第三方向Z的最下端处的地选择晶体管GST11、沿第三方向Z顺序地堆叠在地选择晶体管GST11上的多个存储器单元M11_1至M11_8和沿第三方向Z堆叠在最上面的存储器单元M11_8上的串选择晶体管SST11。此外，单元串NS21可包括设置在沿第三方向Z的最下端处的地选择晶体管GST21、沿第三方向Z顺序地堆叠在地选择晶体管GST21上的多个存储器单元M21_1至M21_8和沿第三方向Z堆叠在最上面的存储器单元M21_8上的串选择晶体管SST21。此外，单元串NS31可包括设置在沿第三方向Z的最下端处的地选择晶体管GST31、沿第三方向Z顺序地堆叠在地选择晶体管GST31上的多个存储器单元M31_1至M31_8和沿第三方向Z堆叠在最上面的存储器单元M31_8上的串选择晶体管SST31。该配置可被类似地应用于其他单元串的配置。
位于在第三方向Z上距基底(未示出)或地选择晶体管相同高度处的存储器单元可电连接并且共同连接到相应的字线。例如，形成存储器单元M11_1、M21_1和M31_1的高度处的存储器单元可与第一字线WL1连接。此外，形成存储器单元M11_2、M21_2和M31_2的高度处的存储器单元可与第二字线WL2连接。因为与第三字线WL3至第八字线WL8连接的存储器单元的布置和结构类似于以上布置和结构，所以将省略对它们的描述。
多个单元串NS11、NS21、NS31、NS12、NS22、NS32、NS13、NS23和NS33中的每个的串选择晶体管的一端可与位线BL1、BL2和BL3连接。例如，串选择晶体管SST11、SST21和SST31可与沿第二方向Y延伸的位线BL1连接。因为与其他位线BL2和BL3连接的其他串选择晶体管类似于该配置，所以将省略对它们的描述。
与一条串(或地)选择线和一条字线对应的存储器单元可形成一个页。可以以每个页为单位执行写入操作和读取操作。每个页的每个存储器单元可存储两个或更多个位。写入每个页的存储器单元中的位可形成逻辑页。
存储器单元阵列200可被设置为三维存储器阵列。三维存储器阵列可一体地形成在存储器单元阵列的一个或多个物理层级(physical level)处，其中，存储器单元阵列具有通过与存储器单元的操作相关联的电路和基底(未示出)设置的有源区。与存储器单元的操作相关联的电路可位于基底中或基底上。“一体地形成”表示：三维阵列的各个层级的层可直接堆叠在三维阵列的低层级的层上。在一个示例实施例中，与存储器单元的操作相关联的电路可与沿第三方向Z的最上端处的接触部分连接。
图5是示出根据本公开的一些实施例的控制逻辑130中的延迟电路130_D的电路图。
延迟电路130_D可包括第一反相器INV1、第二反相器INV2、栅极多晶硅电阻器(gate poly resistor)R_gp、MOS电容器C_mos、布线电阻器R_mim和布线电容器C_mim。同时，可使用有源电阻器R_act代替栅极多晶硅电阻器R_gp，但是在下文中，将参照栅极多晶硅电阻器R_gp描述本公开。
第一反相器INV1可连接在输入信号Sig_IN被输入到的输入节点与第一节点Node_A之间，并且可相对于栅极多晶硅电阻器R_gp串联连接在输入节点与第一节点Node_A之间。第一反相器INV1可对输入信号Sig_IN进行反相，并将反相的输入信号提供给栅极多晶硅电阻器R_gp。
栅极多晶硅电阻器R_gp与栅极结构的栅极电极对应，并且栅极电极可包括导电材料(诸如，导电多晶硅(conductive poly))。栅极多晶硅电阻器R_gp设置在稍后将描述的栅极多晶硅区RG_GP中，并且与栅极多晶硅电阻器R_gp的布置相关的详细描述稍后将参照图7和图8进行描述。
布线电阻器R_mim可连接在第一节点Node_A与第二节点Node_B之间。布线电阻器R_min是电阻器，并且被施加到第一节点Node_A的它的第一电压V1与被施加到第二节点Node_B的它的第二电压V2不同。
布线电阻器R_mim与包括多条布线的布线结构对应，并且多条布线串联连接在第一节点Node_A与第二节点Node_B之间。布线电阻器R_mim可与图6至图10的第一布线结构MLS1对应。布线电阻器R_mim设置在稍后将描述的布线区RG_ML中，并且与布线电阻器R_mim的布置相关的详细描述稍后将参照图7和图8进行描述。
布线电容器C_mim可连接在第二节点Node_B与第三节点Node_C之间。布线电容器C_mim是电容器，并且被施加到第二节点Node_B的它的第二电压V2与被施加到第三节点Node_C的它的第三电压V3不同。根据一个示例实施例，第三节点Node_C可接地。
布线电容器C_mim与电介质以及利用置于布线结构之间的电介质彼此间隔开的布线结构对应，其中，电介质可与电介质层对应。布线电容器C_mim可与图6至图10的电介质层ILD2、ILD3和布线结构MLS对应。布线电容器C_mim设置在稍后将描述的布线区RG_ML中，并且与布线电容器C_mim的布置相关的详细描述稍后将参照图7和图8进行描述。
MOS电容器C_mos可连接在第二节点Node_B与地端子之间，并且MOS电容器C_mos是电容器，并且被施加到第二节点Node_B的它的第二电压V2与被施加到地端子的它的地电压不同。
MOS电容器C_mos与包括栅极电极、源极/漏极并且设置在栅极电极与源极/漏极之间的栅极绝缘层的晶体管对应，并且栅极绝缘层可与电容器的电介质对应。
MOS电容器C_mos设置在稍后将描述的MOS电容器区RG_MOS中，并且与MOS电容器C_mos的布置相关的详细描述稍后将参照图7和图8进行描述。
栅极多晶硅电阻器R_gp和布线电阻器R_mim可串联连接，以作为RC延迟元件中的一个电阻器进行操作，并且MOS电容器C_mos和布线电容器C_mim可并联连接在第二节点Node_B与地端子之间，以作为RC延迟元件中的一个电容器进行操作。
第二反相器INV2连接到第二节点Node_B，以对通过RC延迟元件延迟的信号进行反相，从而输出延迟信号Sig_DE。
图6是示出根据本公开的示例实施例的非易失性存储器的一部分的平面图。图7是示出图6的布线区RG_ML的放大图。图8是沿图6的线I-I'截取的剖视图。图9是沿图6的线II-II'截取的剖视图。图10是示出图9的区R的放大图。
参照图6至图10，包括三维半导体存储器单元的非易失性存储器30可包括单元阵列结构CS和外围逻辑结构PS。单元阵列结构CS可竖直堆叠在外围逻辑结构PS上。
外围逻辑结构PS可包括栅极多晶硅区RG_GP、MOS电容器区RG_MOS、布线区RG_ML、解码器区DEC和缓冲器区Buffer。
栅极多晶硅区RG_GP和MOS电容器区RG_MOS被设置，以在第三方向Z上不彼此叠置，并且可与图2的控制逻辑130对应。
布线区RG_ML的至少一部分可被设置为在第三方向Z上与栅极多晶硅区RG_GP和MOS电容器区RG_MOS叠置，并且设置在布线区RG_ML中的布线结构MLS的至少一部分可在第三方向Z上与栅极多晶硅区RG_GP和MOS电容器区RG_MOS叠置。
解码器区DEC可与设置在单元阵列结构CS中的堆叠结构ST的阶梯结构STS叠置。解码器区DEC可以是与图2的行解码器110对应的区域。
缓冲器区Buffer的至少一部分可在第三方向Z上与设置在单元阵列结构CS中的竖直结构VS叠置。缓冲器区Buffer可以是与图2的页缓冲器120对应的区域。
外围逻辑结构PS可包括第一基底SUB1、第一晶体管TR1、第二晶体管TR2、第三晶体管TR3、第四晶体管TR4、第二接触件至第四接触件142、143和144、第三过孔和第四过孔153和154、第二布线至第四布线162、163和164以及第二金属垫至第四金属垫192、193和194。
第一基底SUB1可以是硅基底、硅锗基底、锗基底或在单晶硅基底上生长的单晶外延层。
第一晶体管TR1可设置在栅极多晶硅区RG_GP中的第一基底SUB1的上表面上。第一晶体管TR1可包括第一栅极电极131、第一栅极绝缘层132和第一源极/漏极区133。
第一栅极电极131可沿第二方向Y延伸，第一栅极电极131可以是外围电路100的无源元件，并且可具有与图5的栅极多晶硅电阻器R_gp对应的电阻。尽管未示出，但是第一栅极电极131可通过沿第三方向Z延伸的接触件(未示出)连接到稍后将描述的布线结构MLS的第一节点Node_A，并且可通过接触件(未示出)施加第一电压V1(参见图5)。
第一栅极绝缘层132可设置在第一栅极电极131与第一基底SUB1之间。第一源极/漏极区133可设置在第一栅极电极131的两侧的第一基底SUB1中。
第二晶体管TR2可设置在MOS电容器区RG_MOS中的第一基底SUB1的上表面上。第二晶体管TR2可包括第二栅极电极134、第二栅极绝缘层135和第二源极/漏极区136。
第二栅极电极134可沿第二方向Y延伸，并且第二栅极绝缘层135可设置在第二栅极电极134与第一基底SUB1之间。第二源极/漏极区136可设置在第二栅极电极134的两侧的第一基底SUB1中。
第二晶体管TR2可以是外围电路100的无源元件，并且可具有与图5的MOS电容器C_mos对应的电容。第二晶体管TR2可作为具有设置在第二栅极电极134与第二源极/漏极区136之间的第二栅极绝缘层135作为电介质层的电容器进行操作。尽管未示出，但是第二节点Node_B的第二电压V2(参见图5)可通过第二接触件142被施加到第二栅极电极134，并且第二源极/漏极区136可接地。
第三晶体管TR3可设置在解码器区DEC中的第一基底SUB1的上表面上。第三晶体管TR3可包括第三栅极电极111、第三栅极绝缘层112和第三源极/漏极区113。
第三栅极电极111可设置在第一基底SUB1的解码器区DEC上。第三栅极绝缘层112可设置在第三栅极电极111与第一基底SUB1之间。第三源极/漏极区113可设置在第三栅极电极111的两侧的第一基底SUB1中。
第四晶体管TR4可设置在缓冲器区Buffer中的第一基底SUB1的上表面上。第四晶体管TR4可包括第四栅极电极121、第四栅极绝缘层122和第四源极/漏极区123。
第四栅极电极121可设置在第一基底SUB1的缓冲器区Buffer上。第四栅极绝缘层122可设置在第四栅极电极121与第一基底SUB1之间。第四源极/漏极区123可设置在第四栅极电极121的两侧的第一基底SUB1中。
第一栅极电极至第四栅极电极131、134、111和121可包括包含钨、铝和导电多晶硅的导电材料，并且第一栅极绝缘层至第四栅极绝缘层132、135、112和122可包括例如热氧化层或高电介质层(high dielectric layer)。第一源极/漏极区至第四源极/漏极区133、136、113和123可包括具有与第一基底SUB1的导电类型不同的导电类型的杂质。
第一层间电介质层ILD1可设置在第一基底SUB1上。第一层间电介质层ILD1可覆盖第一晶体管TR1至第四晶体管TR4。第一层间电介质层ILD1可包括例如氧化硅层。
尽管未示出，但是一个接触件(未示出)可沿第三方向Z延伸，并且通过穿过第一层间电介质层ILD1连接到稍后将描述的布线结构MLS的第一节点Node_A。
第二接触件142可通过穿过第一层间电介质层ILD1，电连接到第二源极/漏极区136和第二栅极电极134之一。第二接触件142可设置在第一基底SUB1的MOS电容器区RG_MOS上。
第三接触件143可通过穿过第一层间电介质层ILD1，电连接到第三源极/漏极区113和第三栅极电极111之一。第三接触件可设置在第一基底SUB1的解码器区DEC上。
第四接触件144可通过穿过第一层间电介质层ILD1，电连接到第四源极/漏极区123和第四栅极电极121之一。第四接触件144可设置在第一基底SUB1的缓冲器区Buffer上。
第二接触件至第四接触件142、143和144可包括包含铜、钨和铝的金属材料、以及包含氮化钛层、氮化钨层和氮化铝层的金属氮化物。
第二层间电介质层ILD2和第三层间电介质层ILD3可顺序地堆叠在第一层间电介质层ILD1上。第二层间电介质层ILD2和第三层间电介质层ILD3可包括绝缘材料(例如，氧化硅层)。
第二布线162包括布线结构MLS，布线结构MLS的至少一部分设置在第二层间电介质层ILD2和第三层间电介质层ILD3中的栅极多晶硅区RG_GP和MOS电容器区RG_MOS上。
参照图6至图8，布线结构MLS设置在布线区RG_ML中，布线区RG_ML的至少一部分沿第三方向Z与栅极多晶硅区RG_GP和MOS电容器区RG_MOS叠置。
布线结构MLS包括第一布线结构MLS1和第二布线结构MLS2，第一布线结构MLS1和第二布线结构MLS2利用置于第一布线结构MLS1与第二布线结构MLS2之间的第二层间电介质层ILD2彼此间隔开。
第一布线结构MLS1包括从第0布线高度LM0沿第二方向Y延伸并且沿第一方向X彼此间隔开的第1_1线ML1_1至第1_3线ML1_3、以及用于将第1_1线ML1_1与第1_2线ML1_2连接并且将第1_2线ML1_2与第1_3线ML1_3连接的第一布线连接部MLC1，其中，在第0布线高度LM0处，第1_1线ML1_1与第1_2线ML1_2彼此邻近，并且第1_2线ML1_2与第1_3线ML1_3彼此邻近。第0布线高度LM0与第二层间电介质层ILD2的底表面的高度匹配。
因此，第一布线结构MLS1按照第1_3线ML1_3、第1_2线ML1_2和第1_1线ML1_1的顺序串联设置在第一节点Node_A与第二节点Node_B之间。因此，第一布线结构MLS1的电阻与布线电阻器R_mim对应。
第二布线结构MLS2包括从第0布线高度LM0沿第二方向Y延伸并且沿第一方向X彼此间隔开的第2_1线ML2_1至第2_4线ML2_4、以及从第一布线高度LM1沿第一方向X延伸并且被设置使得至少一部分在二维上(例如，在平面图中)与第2_1线ML2_1至第2_4线ML2_4交叉的第二布线连接部MLC2。第一布线高度LM1与第三层间电介质层ILD3的底表面的高度匹配。
此外，第二布线连接部MLC2的至少一部分在二维上(例如，在平面图中)与第1_1线ML1_1至第1_3线ML1_3交叉。
第二布线连接部MLC2通过沿第三方向Z延伸的第二连接接触件MLCNT2与第2_1线ML2_1至第2_4线ML2_4电连接。因此，第二布线结构MLS2中的第2_1线ML2_1至第2_4线ML2_4通过与第三节点Node_C对应的第二布线连接部MLC2并联连接。
第1_1线ML1_1至第1_3线ML1_3和第2_1线ML2_1至第2_4线ML2_4在第一方向X上具有相同的厚度W。
第1_1线ML1_1至第1_3线ML1_3和第2_1线ML2_1至第2_4线ML2_4在第一方向X上交替设置，并且第1_1线ML1_1设置在2_1线ML2_1与第2_2线ML2_2之间。因此，第1_1线ML1_1至第1_3线ML1_3中的每条与第2_1线ML2_1至第2_4线ML2_4中的每条在第一方向X上形成第一布线电容器C_mim1，并且第二层间电介质层ILD2置于第1_1线ML1_1至第1_3线ML1_3中的每条与第2_1线ML2_1至第2_4线ML2_4中的每条之间。第1_1线ML1_1至第1_3线ML1_3和第2_1线ML2_1至第2_4线ML2_4可包括包含钨、铜、铝等的导电材料。在一个示例实施例中，设置在第0布线高度LM0处的第1_1线ML1_1至第1_3线ML1_3和第2_1线ML2_1至第2_4线ML2_4可包括相同的材料。
第二布线连接部MLC2和第1_1线ML1_1至第1_3线ML1_3在第三方向Z上形成第二布线电容器C_mim2，并且第二层间电介质层ILD2在第三方向Z上设置在第二布线连接部MLC2与第1_1线ML1_1至第1_3线ML1_3之间。第二布线连接部MLC2可包括包含钨、铜、铝等的导电材料。在一个示例实施例中，第二布线连接部MLC2可包括与第0布线高度LM0处的其他线的材料不同的材料。
第一布线电容器C_mim1和第二布线电容器C_mim2被包括在图5的布线电容器C_mim中或与图5的布线电容器C_mim对应。
第三布线163在第二层间电介质层ILD2和第三层间电介质层ILD3中从解码器区DEC沿第一方向X或沿第二方向Y延伸。沿第三方向Z延伸的第三过孔153电连接在第三布线163之间。第三布线163和第三过孔153可包括包含钨、铜、铝等的导电材料。
第四布线164在第二层间电介质层ILD2和第三层间电介质层ILD3中从缓冲器区Buffer沿第一方向X或沿第二方向Y延伸。沿第三方向Z延伸的第四过孔154电连接在第四布线164之间。第四布线164和第四过孔154可包括包含钨、铜、铝等的导电材料。
第四层间电介质层ILD4可设置在第三层间电介质层ILD3上。第四层间电介质层ILD4可覆盖第三层间电介质层ILD3的上表面以及最上层的第三过孔153和第四过孔154的上表面。第四层间电介质层ILD4可包括绝缘材料(例如，氧化硅层)。
第二金属垫192可在第四层间电介质层ILD4中在二维上与第二布线162叠置(例如，在平面图中与第二布线162叠置)。尽管未在附图中示出，但是第二金属垫192可与第二布线162电连接。第二金属垫192可通过外围逻辑结构PS的最上表面被暴露。尽管未示出，但是第二金属垫192可在第三方向Z上键合到在单元阵列结构CS的最上表面处暴露的金属垫。
第三金属垫193可在第四层间电介质层ILD4中与最上层的第三过孔153接触。第三金属垫193可通过外围逻辑结构PS的最上表面被暴露，并且可在第三方向Z上键合到在单元阵列结构CS的最上表面处暴露的第五金属垫250。
第四金属垫194可在第四层间电介质层ILD4中与最上层的第四过孔154接触。第四金属垫194可通过外围逻辑结构PS的最上表面被暴露。尽管未示出，但是第四金属垫194可在第三方向Z上键合到在单元阵列结构CS的最上表面处暴露的金属垫。
第二金属垫至第四金属垫192、193和194可包括包含铜、钨等的金属材料。
设置在外围逻辑结构PS上的单元阵列结构CS可包括第二基底SUB2、堆叠结构ST、竖直结构VS、单元接触件CCNT和位线BL。
第二基底SUB2可被间隔开，以在第三方向Z上距第一基底SUB1最远。第二基底SUB2可以是硅基底、硅锗基底、锗基底或在单晶硅基底上生长的单晶外延层。
堆叠结构ST中的每个可包括缓冲绝缘层201、栅极电极GE1、GE2和GE3以及绝缘图案210。
栅极电极GE1、GE2和GE3可堆叠在第二基底SUB2上。栅极电极GE1、GE2和GE3可包括地选择栅极电极GE1、串选择栅极电极GE3和地选择栅极电极GE1与串选择栅极电极GE3之间的单元栅极电极GE2。栅极电极GE1、GE2和GE3在第一方向X上的长度可随着栅极电极远离第二基底SUB2而减小。例如，地选择栅极电极GE1在第一方向X上的长度可以是栅极电极GE1、GE2和GE3之中最长的，并且串选择栅极电极GE3在第一方向X上的长度可以是栅极电极GE1、GE2和GE3之中最短的。
栅极电极GE1、GE2和GE3可包括钨和金属氮化物(例如，氮化钨、氮化钛、氮化钽金属材料)中的至少一者。缓冲绝缘层201可设置在第二基底SUB2与地选择栅极电极GE1之间。缓冲绝缘层201可包括例如热氧化层。
绝缘图案210可在第三方向Z上设置在彼此邻近的栅极电极GE1、GE2和GE3之间。最上层的绝缘图案210可设置在串选择栅极电极GE3上。绝缘图案210在第一方向X上的长度可随着绝缘图案210远离第二基底SUB2而减小。例如，绝缘图案210中的每个在第一方向X上的长度可与在第三方向Z上彼此邻近的栅极电极GE1、GE2、GE3之中的与第二基底SUB2邻近的相应的栅极电极在第一方向X上的长度基本相同。最上层的绝缘图案210在第一方向X上的长度可与串选择栅极电极GE3在第一方向X上的长度基本相同。绝缘图案210可包括例如氧化硅层。
竖直结构VS可设置在堆叠结构ST中，并且可分别与图4的多个单元串NS11、NS21、NS31、NS12、NS22、NS32、NS13、NS23和NS33对应。例如，竖直结构VS可穿过单元栅极电极GE2、串选择栅极电极GE3和绝缘图案210。竖直结构VS可具有随着它们远离第二基底SUB2而变更宽的宽度。竖直结构VS可在第一方向X上以Z字形图案布置。竖直结构VS的侧壁可以是平的。
竖直结构VS可分别包括单个层或多个层作为沟道结构CH。竖直结构VS可包括单晶硅层、有机半导体层和碳纳米结构中的至少一者。此外，竖直结构VS包括具有围绕外壁的形状的电荷存储结构。
电荷存储结构可包括隧道绝缘层、阻挡绝缘层和电荷存储层。隧道绝缘层TL、阻挡绝缘层BLL和电荷存储层可包括例如单个层或多个层，单个层或多个层包括氧化硅层、氮化硅层、氮氧化硅层和高电介质层中的至少一者。
尽管未示出，但是第二基底SUB2和半导体材料层可被设置，并且半导体材料层可包括具有与第二基底SUB2的导电类型相同的导电类型的半导体或本征半导体。
共源极区CSR可设置在堆叠结构ST之间的第二基底SUB2中。共源极区CSR可具有与第二基底SUB2的导电类型不同的导电类型。共源极区CSR可通过堆叠结构ST被暴露
层间绝缘图案ILP可设置在第二基底SUB2上。层间绝缘图案ILP可覆盖设置在第二基底SUB2上的堆叠结构ST的阶梯结构STS和堆叠结构ST。层间绝缘图案ILP可包括例如氧化硅层。
第五层间电介质层ILD5可设置在堆叠结构ST和层间绝缘图案ILP上。第五层间电介质层ILD5可包括例如氧化硅层。
单元接触件CCNT可设置在第二基底SUB2的堆叠结构ST的阶梯结构STS上。单元接触件CCNT可设置在延伸到第二基底SUB2中的栅极电极GE1、GE2和GE3端部上。单元接触件CCNT可通过穿过第五层间电介质层ILD5和层间绝缘图案ILP而与栅极电极GE1、GE2和GE3的端部接触。单元接触件CCNT可与栅极电极GE1、GE2和GE3电连接。单元接触件CCNT可包括金属材料(例如，钨、铜和铝)和金属氮化物(例如，氮化钨、氮化钽、氮化钛和氮化铝)中的至少一者。
位线接触件BCNT可设置在竖直结构VS上。位线接触件BCNT可通过穿过第五层间电介质层ILD5而设置在竖直结构VS上。位线接触件BCNT可与竖直结构VS电连接。位线接触件BCNT可包括金属材料(例如，钨、铜和铝)和金属氮化物(例如，氮化钨、氮化钽、氮化钛和氮化铝)中的至少一者。
第六层间电介质层ILD6可设置在第五层间电介质层ILD5上。第六层间电介质层ILD6可包括例如氧化硅层。第五过孔241可设置在单元接触件CCNT上。第五过孔241可通过穿过第六层间电介质层ILD6而与单元接触件CCNT接触。第六过孔242可设置在位线接触件BCNT上。第六过孔242可通过穿过第六层间电介质层ILD6而与位线接触件BCNT接触。第五过孔241和第六过孔242可包括导电材料(例如，钨、铜和铝)。
第五布线244可设置在第六层间电介质层ILD6上。第五布线244可与第五过孔241的表面(例如，底表面)接触。位线BL可设置在第六层间电介质层ILD6上。位线BL可与第六过孔242的表面(例如，底表面)接触。位线BL可与竖直结构VS电连接。位线BL可在沿第二方向Y延伸，并且可在与第二方向Y交叉的第一方向X上彼此间隔开。第五布线244和位线BL可包括金属材料(例如，钨、铜和铝)。
第七层间电介质层ILD7可设置在第六层间电介质层ILD6上。第七层间电介质层ILD7可覆盖第五布线244和位线BL。第七层间电介质层ILD7可包括氧化硅层。
第七过孔248可设置在第七层间电介质层ILD7中。第七过孔248可与第五布线244接触。第七过孔248可包括金属材料(例如，钨、铜和铝)。
第八层间电介质层ILD8可设置在第七层间电介质层ILD7上。第八层间电介质层ILD8可覆盖第七过孔248的一个表面。第八层间电介质层ILD8可包括例如氧化硅层。第五金属垫250可设置在第八层间电介质层ILD8中。第五金属垫250可与第七过孔248接触，并且可与第七过孔248电连接。第五金属垫250可被设置为与第三金属垫193对应，并且可与第三金属垫193接触。也就是说，第三金属垫193和第五金属垫250可用作用于将单元阵列结构CS与外围逻辑结构PS连接的键合垫。
本公开的非易失性存储器30可包括用作RC元件的布线结构MLS，以减小栅极多晶硅区RG_GP/MOS电容器区RG_MOS在二维上(例如，在平面图中)占据的面积，并且可通过布线结构MLS的布置来增强电容器和电阻器的性能，其中，栅极多晶硅区RG_GP/MOS电容器区RG_MOS中设置有栅极多晶硅电阻器R_gp/MOS电容器C_mos。
此外，本公开的布线结构MLS的结构和布置不仅限于应用在控制逻辑130的延迟电路130_D中，而是适用于包括RC元件的任何电路(诸如，包括RC元件并且被配置为移除信号噪声并转换电压的线性调节器)。
图11是示出根据本公开的示例实施例的布线结构MLS'的平面图。为了便于描述，将基于与参照图6至图8描述的布线结构MLS的差异来描述布线结构MLS'。
第一布线结构MLS1'的第一布线连接部MLC1'设置在比第0布线高度LM0高的第一布线高度LM1处，并且第一布线连接部MLC1'通过第一连接接触件MLCNT1与第1_1线ML1_1至第1_3线ML1_3电连接。
因此，第一布线连接部MLC1'通过沿第三方向Z延伸的第一连接接触件MLCNT1将第1_1线ML1_1与第1_2线ML1_2连接，并且将第1_2线ML1_2与第1_3线ML1_3连接，其中，第1_1线ML1_1与第1_2线ML1_2彼此邻近，并且第1_2线ML1_2与第1_3线ML1_3彼此邻近。
图12是示出根据本公开的示例实施例的布线结构MLS”的平面图。为了便于描述，将基于与参照图6至图8描述的布线结构MLS的差异来描述布线结构MLS”。
第一布线结构MLS1”还包括从第一布线高度LM1沿第一方向X延伸并且在第二方向Y上彼此间隔开的第1_4线ML1_4和第1_5线ML1_5，并且还包括从第一布线高度LM1沿第二方向Y延伸的将第1_4线ML1_4与第1_5线ML1_5连接的第1_2布线连接部MLC1_2。
图6至图8的第一布线连接部MLC1与图12的第1_1布线连接部MLC1_1对应。
第1_4线ML1_4通过沿第三方向Z延伸的第一连接接触件MLCNT1与第1_1线ML1_1电连接，并且第一布线结构MLS1”按照第1_3线ML1_3、第1_2线ML1_2、第1_1线ML1_1、第1_4线ML1_4和第1_5线ML1_5的顺序串联设置在第一节点Node_A与第二节点Node_B之间。
第二布线结构MLS2”包括从第一布线高度LM1沿第一方向X延伸的多个第二布线连接部MLC2。
第1_4线ML1_4和第1_5线ML1_5以及多个第二布线连接部MLC2在第二方向Y上交替地设置，并且第1_4线ML1_4设置在多个第二布线连接部MLC2之间。因此，第1_4线ML1_4线和第1_5线ML1_5线以及多个第二布线连接部MLC2中的每个在第二方向Y上形成第三布线电容器C_mim3，其中，第三层间电介质层ILD3置于第1_4线ML1_4线和第1_5线ML1_5线以及多个第二布线连接部MLC2中的每个之间。
布线电容器C_mim还包括第三布线电容器C_mim3。
图13是示出根据本公开的示例实施例的布线结构MLS”'的平面图。图14是沿图13的线III-III'截取的剖视图。
为了便于描述，将基于与参照图12描述的布线结构MLS”的差异来描述布线结构MLS”'。
第1_4线ML1_4和第1_5线ML1_5从第一布线高度LM1沿第二方向Y延伸，并且被设置为在第一方向X上彼此间隔开。第1_4线ML1_4在第三方向Z上与第2_1线ML2_1叠置，并且第1_5线ML1_5在第三方向Z上与第2_2线ML2_2叠置。
第二布线结构MLS2”'还包括从第一布线高度LM1沿第二方向Y延伸并且在第一方向X上彼此间隔开的第2_5线ML2_5和第2_6线ML2_6。
例如，在第一方向X上，第2_5线ML2_5设置在第1_4线ML1_4与第1_5线ML1_5之间，并且第三布线电容器C_mim3形成在第2_5线ML2_5与第1_4线ML1_4之间和第2_5线ML2_5与第1_5线ML1_5之间。
第二布线结构MLS2”'的第二布线连接部MLC2”'从第0布线高度LM0沿第一方向X延伸。
图15是示出根据本公开的示例实施例的布线结构MLS””的平面图。为了便于描述，将基于与参照图6至图8描述的布线结构MLS的差异来描述布线结构MLS””。
第1_1线ML1_1至第1_3线ML1_3在第一方向X上具有第一厚度W1，并且第2_1线ML2_1至第2_4线至ML2_4在第一方向X上具有第二厚度W2。第二厚度W2大于第一厚度W1。
包括具有第一厚度W1的第1_1线ML1_1至第1_3线ML1_3的第一布线结构MLS1””是电阻器，并且可通过减小线宽来提高电阻性能。
图中示出和以上描述的任何功能块可在处理电路(诸如，包括逻辑电路的硬件)、硬件/软件组合(诸如，执行软件的处理器)、或它们的组合中实现。例如，处理电路更具体地可包括但不限于中央处理器(CPU)、算术逻辑单元(ALU)、数字信号处理器、微型计算机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。
在总结具体实施方式时，本领域技术人员将理解，在实质上不脱离本公开的原理的情况下，可对公开的示例实施例进行许多变化和修改。因此，本公开的所公开的示例实施例仅在一般和描述性意义上使用，而不是出于限制的目的。

Claims (20)

1.一种半导体存储器装置，包括：
存储器单元阵列，在基底上，存储器单元阵列包括被配置为存储数据的存储器单元；
外围电路元件，在基底的上表面上，外围电路元件被配置为控制存储器单元阵列的操作；以及
布线结构，在外围电路元件上，布线结构包括第一布线结构和第二布线结构，第一布线结构和第二布线结构利用置于第一布线结构与第二布线结构之间的绝缘层彼此间隔开，第一布线结构被配置为在第一布线结构的一端接收第一电压，第一布线结构被配置为由于第一布线结构的电阻而在第一布线结构的另一端接收与第一电压的不同的第二电压，第二布线结构被配置为接收与第一电压和第二电压不同的第三电压，
其中，第一布线结构包括沿第一方向延伸并且在与第一方向交叉的第二方向上彼此间隔开的第1_1线和第1_2线，
第二布线结构包括沿第一方向延伸并且在第二方向上彼此间隔开的第2_1线和第2_2线，并且
第1_1线在第2_1线与第2_2线之间。
2.根据权利要求1所述的半导体存储器装置，其中，基于基底，第1_1线、第1_2线、第2_1线和第2_2线处于同一水平。
3.根据权利要求2所述的半导体存储器装置，其中，第1_1线、第1_2线、第2_1线和第2_2线包括相同的导电材料。
4.根据权利要求1所述的半导体存储器装置，其中，
第二布线结构还包括沿第二方向延伸的布线连接部，布线连接部的至少一部分设置在第1_1线、第2_1线和第2_2线上，并且
第2_1线和布线连接部通过连接接触件彼此连接。
5.根据权利要求1至权利要求4中的任意一项所述的半导体存储器装置，其中，第一布线结构还包括沿第二方向延伸并且将第1_1线与第1_2线电连接的第一布线连接部。
6.根据权利要求5所述的半导体存储器装置，其中，基于基底，第一布线连接部与第1_1线处于同一水平。
7.根据权利要求5所述的半导体存储器装置，其中，
基于基底，第一布线连接部处于比第1_1线高的水平，并且
第1_1线和第一布线连接部通过连接接触件彼此连接。
8.根据权利要求1至权利要求4中的任意一项所述的半导体存储器装置，其中，第1_1线在第二方向上具有第一厚度，并且第2_1线在第二方向上具有大于第一厚度的第二厚度。
9.根据权利要求1至权利要求4中的任意一项所述的半导体存储器装置，其中，
第一布线结构还包括：基于基底，处于比第1_1线高的水平的第1_3线，并且
第1_3线通过连接接触件与第1_1线和第1_2线中的任何一条电连接。
10.根据权利要求9所述的半导体存储器装置，其中，
第1_3线沿第二方向延伸，并且
在平面图中，第1_3线的至少一部分与第1_1线、第1_2线、第2_1线和第2_2线交叉。
11.根据权利要求9所述的半导体存储器装置，其中，
第1_3线沿第一方向延伸，并且
第1_3线的至少一部分在第2_1线和第2_2线中的任何一条上。
12.一种半导体存储器装置，包括：
存储器单元阵列，在基底上，存储器单元阵列包括被配置为存储数据的存储器单元；
外围电路元件，在基底的上表面上，外围电路元件被配置为控制存储器单元阵列的操作；以及
布线结构，包括第一布线结构和第二布线结构，第一布线结构和第二布线结构通过竖直延伸到基底上的接触件与外围电路元件连接，第一布线结构和第二布线结构利用置于第一布线结构与第二布线结构之间的绝缘层彼此间隔开，第一电压被施加到第一布线结构的一端，与第一电压不同的第二电压通过第一布线结构的电阻被施加到第一布线结构的另一端，并且与第一电压和第二电压不同的第三电压被施加到第二布线结构，
其中，基于基底，第一布线结构的至少一部分和第二布线结构的至少一部分处于同一水平。
13.根据权利要求12所述的半导体存储器装置，其中，
第一布线结构包括沿第一方向延伸并且在与第一方向交叉的第二方向上彼此间隔开的第1_1线和第1_2线，
第二布线结构包括沿第一方向延伸并且在第二方向上彼此间隔开的第2_1线和第2_2线，并且
第1_1线在第2_1线与第2_2线之间。
14.根据权利要求13所述的半导体存储器装置，其中，
第二布线结构还包括沿第二方向延伸的布线连接部，布线连接部的至少一部分在第1_1线、第2_1线和第2_2线上，并且
第2_1线和布线连接部通过连接接触件彼此连接。
15.根据权利要求13所述的半导体存储器装置，其中，第1_1线在第二方向上具有第一厚度，并且第2_1线在第二方向上具有大于第一厚度的第二厚度。
16.根据权利要求12所述的半导体存储器装置，其中，外围电路元件通过所述接触件与第一布线结构的一端电连接，并且第一电压通过所述接触件被提供。
17.一种半导体存储器装置，包括：
存储器单元区，包括第一金属垫；
外围电路区，包括第二金属垫，外围电路区通过第二金属垫与第一金属垫竖直连接；
存储器单元阵列，在存储器单元区中，包括：各自包括用于存储数据的多个存储器单元的多个单元串、分别连接到所述多个存储器单元的多条字线、和连接到所述多个单元串的一端的多条位线；
控制逻辑，在外围电路区内并且包括外围电路元件，控制逻辑被配置为控制存储器单元阵列的操作；以及
布线结构，在外围电路元件上并且包括第一布线结构和第二布线结构，第一布线结构和第二布线结构利用置于第一布线结构与第二布线结构之间的绝缘层彼此间隔开，第一电压被施加到第一布线结构的一端，与第一电压不同的第二电压通过第一布线结构的电阻被施加到第一布线结构的另一端，并且与第一电压和第二电压不同的第三电压被施加到第二布线结构，
其中，第一布线结构包括沿第一方向延伸并且在与第一方向交叉的第二方向上彼此间隔开的第1_1线和第1_2线，
第二布线结构包括沿第一方向延伸并且在第二方向上彼此间隔开的第2_1线和第2_2线，并且
第1_1线在第2_1线与第2_2线之间。
18.根据权利要求17所述的半导体存储器装置，其中，
外围电路元件包括包含栅极电极的晶体管，并且
所述晶体管通过竖直延伸的接触件与布线结构连接。
19.根据权利要求18所述的半导体存储器装置，其中，栅极电极沿第一方向延伸。
20.根据权利要求18所述的半导体存储器装置，其中，
栅极电极通过所述接触件与第一布线结构的一端电连接，并且
第一电压通过所述接触件被提供。
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