CN110970062A - 半导体存储器装置 - Google Patents

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Abstract

一种半导体存储器装置，该半导体存储器装置包括：多条位线，其电联接到存储器单元阵列，并且在第一方向上延伸；多个位线触点焊盘，其形成在基板上方的第一平面上，并且分别通过位线触点联接到多条位线；以及多个第一触点焊盘，其形成在第一平面上，分别通过再分配线联接到多个位线触点焊盘，并且通过第一触点电联接到设置在基板上的页缓冲器电路，其中，在与第一方向交叉的第二方向上设置成一行的至少两个位线触点焊盘所对应的至少两个第一触点焊盘在第一方向上设置成一行。

Description

半导体存储器装置
技术领域
本公开的各种实施方式总体上涉及半导体存储器装置。具体地，实施方式涉及一种半导体存储器装置的布线结构。
背景技术
近年来，根据信息通信装置的多功能性，对大容量和高集成度半导体存储器装置的需求不断增加。结果，包括在半导体存储器装置中的用于半导体存储器装置的操作和电联接的逻辑电路和布线的结构变得更复杂。因此，需要具有优异电特性的半导体存储器装置。
发明内容
在本发明的实施方式中，提供了一种半导体存储器装置，该半导体存储器装置可包括：多条位线，其电联接到存储器单元阵列并在第一方向上延伸；多个位线触点焊盘，其形成在基板上方的第一平面上并分别通过位线触点联接到多条位线；以及多个第一触点焊盘，其形成在第一平面上，分别通过再分配线联接到多个位线触点焊盘，并通过第一触点电联接到设置在基板上的页缓冲器电路。在与第一方向交叉的第二方向上设置成一行的至少两个位线触点焊盘所对应的至少两个第一触点焊盘可在第一方向上设置成一行。
根据本发明的另一实施方式，一种半导体存储器装置可包括：多条位线，其电联接到存储器单元阵列并在第一方向上延伸；多个位线触点焊盘，其形成在基板上方的第一平面上并分别通过位线触点联接到多条位线；以及多个第一触点焊盘，其形成在第一平面上，分别通过再分配线联接到多个位线触点焊盘，并通过第一触点电联接到设置在基板上的页缓冲器电路。在与第一方向交叉的第二方向上设置成一行的多个第一触点焊盘之间的距离可大于在第二方向上设置成一行的多个位线触点焊盘之间的距离。
在本发明的另一实施方式中，一种半导体存储器装置可包括：存储器单元阵列；多条位线，其设置在存储器单元阵列上方并在第一方向上延伸；页缓冲器电路，其设置在存储器单元阵列下方的基板上，并通过位线联接到存储器单元阵列；以及多条联接线，其形成在页缓冲器电路和存储器单元阵列之间的第一平面上，并且将页缓冲器电路和位线电联接。各条联接线可包括通过位线触点联接到对应位线的位线触点焊盘以及通过再分配线联接到位线触点焊盘的第一触点焊盘，并且在与第一方向交叉的第二方向上设置成一行的至少两个位线触点焊盘所对应的至少两个第一触点焊盘可在第一方向上设置成一行。
对于本领域技术人员而言，本发明的这些和其它特征和优点将从以下参照附图的详细描述变得显而易见。
附图说明
图1是示出根据实施方式的半导体存储器装置的示例的框图。
图2是示意性地示出根据实施方式的半导体存储器装置的示例的布局图。
图3是示意性地示出根据实施方式的半导体存储器装置的示例的立体图。
图4是示出图3的页缓冲器电路的示意性布局的示例的图。
图5是示出根据实施方式的半导体存储器装置的布线层的部分的示例的布局图。
图6是沿着图5的线A-A’截取的横截面图。
图7是沿着图5的线B-B’截取的横截面图。
图8是示出根据实施方式的半导体存储器装置的布线层的部分的示例的布局图。
图9是示出图1所示的存储器单元阵列的部分的示例的电路图。
图10是示意性地示出包括根据实施方式的半导体存储器装置的存储器系统的简化框图。
图11是示意性地示出包括根据实施方式的半导体存储器装置的计算系统的示例的表示的框图。
具体实施方式
下面参照附图更详细地描述本发明的各种实施方式。然而，我们注意到，本发明可按照不同的形式和变化具体实现，并且不应被解释为限于本文所阐述的实施方式。相反，提供所描述的实施方式以使得本公开将彻底和完整，并且将向本发明所属领域的技术人员充分传达本发明。贯穿本公开，相似的标号贯穿本发明的各种附图和实施方式表示相似的部件。
需要注意的是，对“实施方式”的引用未必仅意指一个实施方式，并且对“实施方式”的不同引用未必是相同的实施方式。
将理解，尽管本文中可使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不由这些术语限制。这些术语用于将一个元件与另一元件相区分。因此，在不脱离本发明的精神和范围的情况下，下面所描述的第一元件也可被称为第二元件或第三元件。
将进一步理解，当元件被称为“连接到”或“联接到”另一元件时，其可直接位于另一元件上，连接到或联接到另一元件，或者可存在一个或更多个中间元件。另外，还将理解，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的仅有元件，或者也可存在一个或更多个中间元件。除非上下文另外指示，否则无论直接还是间接连接/联接，两个元件之间的通信可为有线的或无线的。
如本文所使用的，除非上下文另外清楚地指示，否则单数形式也可包括复数形式，反之亦然。
将进一步理解，当用在本说明书中时，术语“包括”和“包含”指定存在所述元件，但不排除一个或更多个其它元件的存在或添加。如本文所使用的，术语“和/或”包括一个或更多个相关所列项的任何和所有组合。
以下，将在下面参照附图通过实施方式的各种示例描述半导体存储器装置。
图1是示出根据实施方式的半导体存储器装置的示例的框图。
参照图1，根据实施方式的半导体存储器装置100可包括存储器单元阵列110、行解码器120、页缓冲器电路130和外围电路140。
存储器单元阵列110可包括多个存储块BLK1至BLKn。存储块BLK1至BLKn可包括多个存储器单元。可通过行线RL和位线BL访问各个存储器单元。各个存储器单元可以是在供电中断的情况下丢失其中存储的数据的易失性存储器单元，或者可以是即使供电中断也保持其中存储的数据的非易失性存储器单元。尽管下面描述了半导体存储器装置100是垂直NAND闪存装置，但是将理解，本公开的技术精神不限于此。
行解码器120可通过行线RL联接到存储器单元阵列110。行线RL可包括至少一条漏极选择线、多条字线和至少一条源极选择线。行解码器120可根据行地址X_A来选择存储器单元阵列110的存储块BLK1至BLKn当中的一个。行解码器120可将来自外围电路140的操作电压X_V(例如，编程电压(Vpgm)、通过电压(Vpass)和读电压(Vread))传送到与所选存储块联接的行线RL。
页缓冲器电路130可通过位线BL联接到存储器单元阵列110。页缓冲器电路130可包括分别联接到位线BL的多个页缓冲器PB。页缓冲器电路130可从外围电路140接收页缓冲器控制信号PB_C，并且可向外围电路140发送数据信号DATA以及从外围电路140接收数据信号DATA。页缓冲器电路130可响应于页缓冲器控制信号PB_C来控制联接到存储器单元阵列110的位线BL。例如，页缓冲器电路130可响应于页缓冲器控制信号PB_C通过感测存储器单元阵列110的位线BL的信号来检测存储在存储器单元阵列110的存储器单元中的数据，并且可根据所检测到的数据将数据信号DATA发送到外围电路140。页缓冲器电路130可响应于页缓冲器控制信号PB_C基于从外围电路140接收的数据信号DATA对位线BL施加信号，并且由此，可将数据写在存储器单元阵列110的存储器单元中。页缓冲器电路130可将数据写在与要通过行解码器120启用的字线联接的存储器单元中或者从该存储器单元读取数据。
外围电路140可从半导体存储器装置100外部接收命令信号CMD、地址信号ADD和控制信号CTRL，并且可向半导体存储器装置100外部发送数据DATA以及从半导体存储器装置100外部接收数据DATA。外围电路140可基于命令信号CMD、地址信号ADD和控制信号CTRL输出用于将数据DATA写在存储器单元阵列110中或者从存储器单元阵列110读取数据DATA的信号(例如，行地址X_A、页缓冲器控制信号PB_C等)。外围电路140可生成半导体存储器装置100中所需的各种电压(包括操作电压X_V)。
以下，在附图中，平行于基板的顶表面并且彼此交叉的两个方向分别被定义为第一方向FD和第二方向SD，从基板的顶表面垂直投影的方向被定义为第三方向TD。第一方向FD可对应于位线的延伸方向或/和行线的排列方向，第二方向SD可对应于行线的延伸方向或/和位线的排列方向。第一方向FD和第二方向SD可基本上彼此垂直交叉。在附图中，由箭头指示的方向及其相反方向表示相同的方向。
图2是示意性地示出根据所描述的实施方式的半导体存储器装置的示例的表示的布局图。图3是示意性地示出根据所描述的实施方式的半导体存储器装置的示例的表示的立体图。
参照图2和图3，逻辑电路20可设置在基板10上，并且存储器单元阵列110可设置在逻辑电路20上方的源极板11上。
基板10可以是具有第一类型导电性(例如，P型导电性)的半导体基板。半导体基板可包括从包括单晶硅层、SOI(绝缘体上硅)、形成在硅锗(SiGe)层上的硅层、形成在介电层上的单晶硅层和形成在介电层上的多晶硅层的组中选择的至少一种。源极板11可由多晶硅层构造而成。
逻辑电路20可包括行解码器120、页缓冲器电路130和外围电路140。行解码器120可与基板10的边缘相邻设置以具有在第一方向FD上延伸的形状。第一方向FD可以是行线RL的排列方向。行解码器120可具有在第一方向FD上延伸的细长条形状。
页缓冲器电路130可被设置为具有在第二方向SD上延伸的形状。第二方向SD可以是位线BL的排列方向。页缓冲器电路130可被设置在存储器单元阵列110下方以与存储器单元阵列110交叠。页缓冲器电路130可具有在第二方向SD上延伸的细长条形状。
外围电路140可在第一方向FD上设置在页缓冲器电路130的两侧。以下，为了说明方便，外围电路140的在第一方向FD上设置在页缓冲器电路130的一侧的部分被定义为第一外围电路140A，外围电路140的在第一方向FD上设置在页缓冲器电路130的另一侧的部分被定义为第二外围电路140B。第一外围电路140A可通过在第一方向FD上在页缓冲器电路130上方横穿的布线RW电联接到第二外围电路140B，并且可向第二外围电路140B传送电力和信号。因此，为了改进电力和信号传送特性，应该充分确保布置在第一方向FD上的布线RW的数量和间距。第一外围电路140A和第二外围电路140B可被设置为各自具有在第二方向上延伸的细长条形状。
多个输入/输出焊盘PAD可在第一外围电路140A的附近与基板10的边缘相邻设置。作为半导体存储器装置100的外部触点以用于与外部装置电联接的输入/输出焊盘PAD可通过布线(未示出)与第一外围电路140A电联接。多个输入/输出焊盘PAD可沿着第二方向SD以规则的间隔间隔开。
位线BL可设置在存储器单元阵列110上。位线BL可在第一方向FD上延伸并沿着第二方向SD以规则的间隔排列。用于将存储器单元阵列110和页缓冲器电路130联接的位线BL可与存储器单元阵列110和页缓冲器电路130电联接。为了例示简单，图2中省略了位线BL的例示。
为了将位线BL和页缓冲器电路130电联接，电联接到页缓冲器电路130的位线触点焊盘BLCP可被设置在页缓冲器电路130和源极板11之间的多个布线层中的一个处。位线BL可通过在第三方向TD上穿过存储器单元阵列110和源极板11的位线触点BLC联接到位线触点焊盘BLCP。
用作位线触点BLC着陆在其上的着陆焊盘(landing pad)的位线触点焊盘BLCP在第二方向SD上与在第二方向SD上排列的位线BL的排列结构对应设置。图4是示出页缓冲器电路的示意性布局的示例的表示的图。
参照图4，页缓冲器电路130的页缓冲器PB可按照具有八行的矩阵的形式设置。可认为这种页缓冲器电路130由八个级Stage<0>至Stage<7>配置。页缓冲器电路130的级的数量可被理解成在第一方向FD(即，位线BL的延伸方向)上排列的页缓冲器PB的数量。尽管在图4中示出页缓冲器电路130具有八个级，需要注意的是，本公开的技术精神不限于此。
位线触点区域BLOFC可设置在彼此相邻设置的一对级之间。例如，位线触点区域BLOFC可设置在级Stage<0>和Stage<1>之间，位线触点区域BLOFC可设置在级Stage<2>和Stage<3>之间。可在各个位线触点区域BLOFC中设置与包括在相邻级中的页缓冲器PB联接的位线触点焊盘BLCP。如上面参照图3所述，位线触点焊盘BLCP可沿着第二方向SD与位线BL的排列结构对应设置。
在本实施方式中，示出了位线触点焊盘BLCP在第二方向SD上设置成两行。可理解，第一(上)行的位线触点焊盘BLCP联接到在第一方向FD上位于位线触点区域BLOFC的一侧(上侧)的级的页缓冲器PB，第二(下)行的位线触点焊盘BLCP联接到在第一方向FD上位于位线触点区域BLOFC的另一侧(下侧)的级的页缓冲器PB。
为了改进电力和信号传送特性，有必要确保布置在第一方向FD上的布线(参见图3的标号RW)的足够数量和间距。在这方面，因为布线RW可穿过位线触点区域BLOFC的宽度由于设置在位线触点区域BLOFC中的位线触点焊盘BLCP的存在而受到限制，所以不太容易确保布线RW的足够数量和间距。可通过增加布局面积来增加布线RW的数量和间距。然而，在这种情况下，可导致半导体存储器装置的尺寸增加的问题。
本公开的实施方式提供了一种半导体存储器装置，其能够克服由于位线触点焊盘BLCP的存在而引起的空间限制而不会导致半导体存储器装置的尺寸的增加，并且增加布置在第一方向FD上的布线RW的数量和间距。
图5是示出根据所描述的实施方式的半导体存储器装置的布线层的部分的示例的表示的布局图。图6是沿着图5的线A-A’截取的横截面图，图7是沿着图5的线B-B’截取的横截面图。
参照图5至图7，可在基板10中限定第一区域FR和第二区域SR。第一区域FR可与图4的位线触点区域BLOFC基本上相同。第二区域SR可包括在第一方向FD上位于图4的位线触点区域BLOFC的两侧的两个区域。
页缓冲器PB可设置在基板10的第二区域SR上。第一导电线M1可设置在源极板11下方的第一平面P1上。第二导电线M2可设置在第一平面P1下方的第二平面P2上。第一导电线M1和第二导电线M2的延伸方向可与第一方向FD相同。第二方向SD可被视为第一导电线M1和第二导电线M2的排列方向。第一导电线M1可在第二方向SD上按照恒定间距排列。第二导电线M2在第二方向SD上的间距可与第一导电线M1在第二方向SD上的间距基本上相同。
第三导电线M3可设置在第二平面P2和基板10之间的第三平面P3上。
为了例示简单，在图5中，省略了页缓冲器PB、第三平面P3以及第三平面P3上的第三导电线M3的例示。
第一平面P1上的一些第一导电线M1可形成将页缓冲器PB和位线联接的第一联接线M1_IW。第一平面P1上的剩余第一导电线M1可形成配置布置在第一方向FD上的布线(图3的RW)的第一布线M1_RW。
可理解，设置在第二方向SD上横穿第一区域FR的中部的虚拟线VL的一侧(上侧)的第一联接线M1_IW与在第一方向FD上位于第一区域FR的一侧(上侧)的级的页缓冲器PB电联接(参见图4)，设置在虚拟线VL的另一侧(下侧)的第一联接线M1_IW与在第一方向FD上位于第一区域FR的另一侧(下侧)的级的页缓冲器PB电联接(参见图4)。设置在虚拟线VL的一侧的第一联接线M1_IW与设置在虚拟线VL的另一侧的第一联接线M1_IW可相对于虚拟线VL具有镜像型对称结构。
各条第一联接线M1_IW可包括位线触点焊盘BLCP、再分配线RDL和第一触点焊盘CP1。
用作位线触点BLC的着陆焊盘的位线触点焊盘BLCP可通过位线触点BLC联接到位线(未示出)。第一联接线M1_IW的位线触点焊盘BLCP可设置在第一区域FR上方。可认为在第二方向SD上设置成一行的位线触点焊盘BLCP联接到同一级的页缓冲器PB。
多个位线触点焊盘BLCP可通过再分配线RDL分别联接到设置在第二区域SR上方的多个第一触点焊盘CP1。各条再分配线RDL的第一端可分别联接到第一区域FR上方的对应位线触点焊盘BLCP，各条再分配线RDL的另一端可分别联接到第二区域SR上方的多个第一触点焊盘CP1中的对应一个。
与在第二方向SD上设置成一行的至少两个位线触点焊盘BLCP联接的至少两个第一触点焊盘CP1可在第一方向FD上设置成一行。与在第一方向FD上设置成一行的第一触点焊盘CP1联接的位线触点焊盘BLCP可在第二方向SD上彼此相邻设置。
当第一触点焊盘CP1具有上述排列结构时，在第二方向SD上设置成一行的第一触点焊盘CP1的数量小于在第二方向SD上设置成一行的位线触点焊盘BLCP的数量，并且在第二方向SD上设置成一行的第一触点焊盘CP1之间的距离d2大于在第二方向SD上设置成一行的位线触点焊盘BLCP之间的距离d1。
尽管在图5至图7中示出了与在第二方向SD上设置成一行的位线触点焊盘BLCP联接的每两个第一触点焊盘CP1在第一方向FD上设置成一行，需要注意的是，本公开的技术精神不限于此。
第一布线M1_RW可设置在第二区域SR上方并且可具有在第一方向FD上延伸的线形状。设置在第一区域FR的一侧的第二区域SR上方的第一布线M1_RW与设置在第一区域FR的另一侧的第二区域SR上方的第一布线M1_RW可形成对。每一对第一布线M1_RW可在第一方向FD上设置在同一行上。在第一方向FD上第一布线M1_RW没有与第一触点焊盘CP1设置在同一行上。
第二平面P2上的一些第二导电线M2可形成将页缓冲器PB和位线联接的第二联接线M2_IW。第二平面P2上的剩余第二导电线M2可形成配置布置在第一方向FD上的布线(图3的RW)的第二布线M2_RW。
第二联接线M2_IW可通过第一触点C1分别联接到形成在第一平面P1上的第一联接线M1_IW的第一触点焊盘CP1。
第二布线M2_RW可具有在第一方向FD上延伸的线形状，并且可在第一方向FD上横穿第一区域FR。各条第二布线M2_RW可通过第二触点C2联接到在第一方向FD上设置在同一行上的一对第一布线M1_RW。在第一方向FD上设置在同一行上的每一对第一布线M1_RW可通过各条第二布线M2_RW和第二触点C2彼此电联接，从而配置各条布线(图3的RW)。
第三平面P3上的一些第三导电线M3可用于将页缓冲器PB和位线联接，可通过触点C10联接到形成在第二平面P2上的第二联接线M2_IW，并且可通过触点C11联接到形成在基板10上的页缓冲器PB。
如上所述，由于形成在第一平面P1上的第一触点焊盘CP1通过第一触点C1联接到形成在第二平面P2上的第二联接线M2_IW，所以第二联接线M2_IW可在第二平面P2上位于第一触点焊盘CP1正下方。因此，由于与之联接的第一触点焊盘CP1和第二联接线M2_IW的存在，形成在与第二联接线M2_IW相同的第二平面P2上的第二布线M2_RW的位置可受到限制。
因此，即使通过避开形成在第一平面P1上的位线触点焊盘BLCP使用第一平面P1下方的第二平面P2上的第二布线M2_RW来配置布线RW，因为第二布线M2_RW的位置由于与之联接的第一触点焊盘CP1和第二联接线M2_IW的存在而受到限制，所以仍不太容易确保使用第二布线M2_RW配置的布线RW的数量和宽度。
如早前所述，根据本实施方式，由于与在第二方向SD上设置成一行的至少两个位线触点焊盘BLCP联接的至少两个第一触点焊盘CP1在第一方向FD上设置成一行，并且相应地，在第二方向SD上设置成一行的多个第一触点焊盘CP1之间的距离d2大于在第二方向SD上设置成一行的多个位线触点焊盘BLCP之间的距离d1，所以可增加由于位于第一触点焊盘CP1正下方的第二联接线M2_IW的存在而受到限制的第二布线M2_RW的数量和宽度。结果，通过使用第二布线M2_RW配置的布线RW传输的电力和信号的特性可改进。
尽管在上面参照图2至图7描述的实施方式中示出了逻辑电路(图3的20)被设置在存储器单元阵列(图3的110)下方，需要注意的是，本公开的技术精神不限于此。存储器单元阵列可与逻辑电路设置在一平面。在这种情况下，可认为第一平面P1至第三平面P3设置在位线BL和基板10之间。
图8是示出根据实施方式的半导体存储器装置的布线层的部分的示例的表示的布局图。
参照图8，第一平面P1上的一些第一导电线M1可形成配置布置在第一方向FD上的布线(图3的RW)的第三布线M1_RWN。
第三布线M1_RWN可设置在第二区域SR上方。各条第三布线M1_RWN的一端E1可与在第一方向FD上设置成一行的第一触点焊盘CP1设置在同一行上。为了避开第一联接线M1_IW和第一布线M1_RW，各条第三布线M1_RWN可弯曲，并且各条第三布线M1_RWN的另一端E2可被设置在第二方向SD上偏离于所述一端E1的位置处。例如，各条第三布线M1_RWN的所述另一端E2可被设置为在第二方向SD上偏离于所述一端E1与第一导电线M1的间距对应的距离。
设置在第一区域FR的一侧的第二区域SR上方的第三布线M1_RWN与设置在第一区域FR的另一侧的第二区域SR上方的第三布线M1_RWN可形成对，并且每一对第三布线M1_RWN的另一端E2可在第一方向FD上设置在同一行上。
第二平面P2上的一些第二导电线M2可形成配置布线(图3的RW)的第四布线M2_RWN。第四布线M2_RWN可具有在第一方向FD上延伸的线形状，并且可在第一方向FD上横穿第一区域FR。各条第四布线M2_RWN可通过第三触点C3联接到每一对第三布线M1_RWN的在第一方向FD上设置在同一行上的另一端E2。每一对第三布线M1_RWN可通过各条第四布线M2_RWN和第三触点C3彼此电联接，从而配置布置在第一方向FD上的各条布线(图3的RW)。
图9是示出图1所示的存储器单元阵列的部分的示例的表示的电路图。图9示出包括在存储器单元阵列中的多个存储块当中的一个存储块BLKi。
参照图9，存储块BLKi可包括联接在多条位线BL和公共源极线CSL之间的多个单元串CSTR。
多条位线BL可在第一方向FD上延伸并且在第二方向SD上排列。多个单元串CSTR可并联联接到各条位线BL。在第一方向FD上设置成一行的单元串CSTR可联接到单条位线BL。
各个单元串CSTR可包括联接到位线BL的漏极选择晶体管DST、联接到公共源极线CSL的源极选择晶体管SST以及联接在漏极选择晶体管DST和源极选择晶体管SST之间的多个存储器单元MC。漏极选择晶体管DST、存储器单元MC和源极选择晶体管SST可在第三方向TD上串联联接。
在第二方向SD上延伸的漏极选择线DSL、多条字线WL和源极选择线SSL可在第三方向TD上层叠在位线BL和公共源极线CSL之间。漏极选择线DSL可分别联接到对应漏极选择晶体管DST的栅极。字线WL可分别联接到对应存储器单元MC的栅极。源极选择线SSL可联接到源极选择晶体管SST的栅极。
从以上描述显而易见的是，根据本公开的实施方式，可克服由于将位线和页缓冲器电路联接的位线触点焊盘的存在而引起的空间限制，并且可增加在相同的布局面积内设置的布线的数量。因此，由于没有必要为了设置布线而增加布局面积，所以可抑制半导体存储器装置的尺寸的增加。
根据本公开的实施方式，因为可克服由于位线触点焊盘的存在而引起的空间限制并且增加布线的数量和间距，所以传输电力和信号的能力可增强，并且由此，可改进半导体存储器装置的电特性。
图10是示意性地示出包括根据本发明的实施方式的半导体存储器装置的存储器系统的简化框图。
参照图10，存储器系统600可包括半导体存储器装置610和存储控制器620。
半导体存储器装置610可包括根据如上所述的本发明的实施方式的半导体存储器装置，并且可按照上述方式操作。存储控制器620可控制半导体存储器装置610。例如，半导体存储器装置610和存储控制器620的组合可被配置成存储卡或固态盘(SSD)。存储控制器620可包括SRAM 621、中央处理单元(CPU)622、主机接口623、纠错电路(ECC)块624、存储器接口625。
SRAM 621可用作CPU 622的工作存储器。主机接口623可包括可与存储器系统600联接的主机的数据交换协议。
ECC块624可检测并纠正从半导体存储器装置610读出的数据中所包括的错误。
存储器接口625可与半导体存储器装置610接口。CPU 622可执行用于存储控制器620的数据交换的一般控制操作。
尽管未示出，对于本领域技术人员而言应该显而易见的是，存储器系统600还可设置有ROM，ROM存储用于与主机接口的代码数据。半导体存储器装置610可被设置成由多个闪存芯片构成的多芯片封装。
存储器系统600可用作发生错误的概率低的高可靠性的存储介质。上述非易失性存储器装置可被提供用于诸如固态盘(SSD)的存储器系统。存储控制器620可通过诸如USB(通用串行总线)协议、MMC(多媒体卡)协议、PCI-E(快速外围组件互连)协议、SATA(串行高级技术附件)协议、PATA(并行高级技术附件)协议、SCSI(小型计算机系统接口)协议、ESDI(增强小型磁盘接口)协议和IDE(集成装置电子设备)协议等的各种接口协议中的一个来与外部装置(例如，主机)通信。
图11是示意性地示出包括根据本发明的实施方式的半导体存储器装置的计算系统的简化框图。
参照图11，根据实施方式的计算系统700可包括电联接到系统总线760的存储器系统710、微处理器(或CPU)720、RAM 730、用户接口740、调制解调器750(例如，基带芯片组)。在实施方式中，计算系统700可以是移动装置，在这种情况下可另外设置用于供应计算系统700的操作电压的电池(未示出)。尽管图中未示出，对于本领域技术人员而言应该显而易见的是，计算系统700还可包括应用芯片组、CMOS图像传感器(CIS)、移动DRAM等。存储器系统710可被配置成例如SSD(固态驱动器/盘)，其使用非易失性存储器来存储数据。另外作为示例，存储器系统710可被设置成融合闪存(例如，NAND或NOR闪存)。
需要注意的是，上述实施方式并非仅通过装置和方法实现，其也可通过执行与各个实施方式的配置对应的功能的程序或者记录有该程序的记录介质来实现。这种实现可由实施方式所属领域的技术人员从上述实施方式的描述容易地推导。
尽管出于例示目的描述了各种实施方式，但是对于本领域技术人员而言将显而易见的是，在不脱离以下权利要求中限定的本发明的精神和范围的情况下，可进行各种改变和修改。
相关申请的交叉引用
本申请要求2018年9月28日提交于韩国知识产权局的韩国专利申请No.10-2018-0115531的优先权，其整体通过引用并入本文。

Claims (20)

1.一种半导体存储器装置，该半导体存储器装置包括：
多条位线，所述多条位线电联接到存储器单元阵列，并且在第一方向上延伸；
多个位线触点焊盘，所述多个位线触点焊盘形成在基板上方的第一平面上，并且分别通过位线触点联接到所述多条位线；以及
多个第一触点焊盘，所述多个第一触点焊盘形成在所述第一平面上，分别通过再分配线联接到所述多个位线触点焊盘，并且通过第一触点电联接到设置在所述基板上的页缓冲器电路，
其中，在与所述第一方向交叉的第二方向上设置成一行的至少两个位线触点焊盘所对应的至少两个第一触点焊盘在所述第一方向上设置成一行。
2.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：
第二联接线，所述第二联接线设置在所述基板和所述第一平面之间的第二平面上，并且电联接到所述页缓冲器电路，
其中，所述位线触点焊盘、所述再分配线和所述第一触点焊盘配置第一联接线，并且
其中，所述第二联接线通过所述第一触点联接到所述第一联接线。
3.根据权利要求2所述的半导体存储器装置，其中，所述位线触点焊盘设置在第一区域上方，并且所述第一触点焊盘设置在沿所述第一方向与所述第一区域相邻的第二区域上方。
4.根据权利要求3所述的半导体存储器装置，该半导体存储器装置还包括：
第一布线，所述第一布线设置在所述第二区域上方的所述第一平面上；以及
第二布线，所述第二布线设置在所述第二平面上，通过第二触点联接到所述第一布线，并且在所述第一方向上横穿所述第一区域。
5.根据权利要求4所述的半导体存储器装置，
其中，所述第二区域在所述第一方向上设置在所述第一区域的两侧，
其中，所述第二布线具有在所述第一方向上延伸的线形状，并且
其中，各条所述第二布线通过所述第二触点联接到在所述第一方向上设置在同一行上的一对第一布线。
6.根据权利要求4所述的半导体存储器装置，其中，在所述第一方向上，所述第一布线未与所述第一触点焊盘设置在同一行上。
7.根据权利要求4所述的半导体存储器装置，该半导体存储器装置还包括：
第三布线，所述第三布线形成在所述第一平面上；以及
第四布线，所述第四布线设置在所述第二平面上，通过第三触点联接到所述第三布线，并且在所述第一方向上横穿所述第一区域，
其中，所述第三布线的第一端在所述第一方向上与所述第一触点焊盘设置在同一行上。
8.根据权利要求7所述的半导体存储器装置，其中，所述第三布线为了避开所述第一联接线和所述第一布线而弯曲，并且
其中，所述第三布线的第二端在所述第一方向上与多条所述第一布线中的一条设置在同一行上。
9.根据权利要求8所述的半导体存储器装置，
其中，所述第四布线具有在所述第一方向上延伸的线形状，并且
其中，各条所述第四布线通过所述第三触点联接到在所述第一方向上设置在同一行上的一对所述第三布线的所述第二端。
10.根据权利要求1所述的半导体存储器装置，
其中，所述存储器单元阵列包括排列在所述第一方向以及与所述第一方向交叉的所述第二方向上的多个单元串，并且
其中，各个所述单元串包括在与所述基板垂直的方向上层叠的多个存储器单元。
11.一种半导体存储器装置，该半导体存储器装置包括：
多条位线，所述多条位线电联接到存储器单元阵列并且在第一方向上延伸；
多个位线触点焊盘，所述多个位线触点焊盘形成在基板上方的第一平面上，并且分别通过位线触点联接到所述多条位线；以及
多个第一触点焊盘，所述多个第一触点焊盘形成在所述第一平面上，分别通过再分配线联接到所述多个位线触点焊盘，并且通过第一触点电联接到设置在所述基板上的页缓冲器电路，
其中，在与所述第一方向交叉的第二方向上设置成一行的多个第一触点焊盘之间的距离大于在所述第二方向上设置成一行的多个位线触点焊盘之间的距离。
12.根据权利要求11所述的半导体存储器装置，其中，在所述第二方向上设置成一行的第一触点焊盘的数量小于在所述第二方向上设置成一行的位线触点焊盘的数量。
13.根据权利要求11所述的半导体存储器装置，其中，所述位线触点焊盘设置在第一区域上方，并且所述第一触点焊盘设置在沿所述第一方向在所述第一区域的两侧的第二区域上方。
14.根据权利要求13所述的半导体存储器装置，该半导体存储器装置还包括：
第一布线，所述第一布线设置在所述第二区域上方的所述第一平面上；以及
第二布线，所述第二布线设置在所述基板和所述第一平面之间的第二平面上，通过第二触点联接到所述第一布线，并且在所述第一方向上横穿所述第一区域。
15.根据权利要求14所述的半导体存储器装置，其中，在所述第一方向上，所述第一布线未与所述第一触点焊盘设置在同一行上。
16.根据权利要求11所述的半导体存储器装置，该半导体存储器装置还包括：
第三布线，所述第三布线形成在所述第一平面上，并且具有在所述第一方向上与所述第一触点焊盘设置在同一行上的第一端；以及
第四布线，所述第四布线设置在第二平面上，通过第三触点联接到所述第三布线，并且在所述第一方向上横穿第一区域。
17.根据权利要求16所述的半导体存储器装置，
其中，所述位线触点焊盘、所述再分配线和所述第一触点焊盘配置第一联接线，并且
其中，所述第三布线为了避开所述第一联接线和第一布线而弯曲，并且具有在所述第一方向上与多条所述第一布线中的一条设置在同一行上的第二端。
18.根据权利要求17所述的半导体存储器装置，
其中，所述第四布线具有在所述第一方向上延伸的线形状，并且
其中，各条所述第四布线通过所述第三触点联接到在所述第一方向上设置在同一行上的一对第三布线的所述第二端。
19.一种半导体存储器装置，该半导体存储器装置包括：
存储器单元阵列；
多条位线，所述多条位线设置在所述存储器单元阵列上方，并且在第一方向上延伸；
页缓冲器电路，该页缓冲器电路设置在所述存储器单元阵列下方的基板上，并且通过所述位线联接到所述存储器单元阵列；以及
多条联接线，所述多条联接线形成在所述页缓冲器电路和所述存储器单元阵列之间的第一平面上，并且将所述页缓冲器电路和所述位线电联接，
其中，各条所述联接线包括位线触点焊盘和第一触点焊盘，所述位线触点焊盘通过位线触点联接到对应位线，所述第一触点焊盘通过再分配线联接到所述位线触点焊盘，并且
其中，在与所述第一方向交叉的第二方向上设置成一行的至少两个位线触点焊盘所对应的至少两个第一触点焊盘在所述第一方向上设置成一行。
20.根据权利要求19所述的半导体存储器装置，其中，在与所述第一方向交叉的第二方向上设置成一行的多个第一触点焊盘之间的距离大于在所述第二方向上设置成一行的多个位线触点焊盘之间的距离。
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