CN108288484A - 包括多个平面的非易失性存储器件 - Google Patents

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Abstract

包括多个平面的非易失性存储器件。一种非易失性存储器件包括：在基板上方沿第一方向布置的多条位线；设置在基板与多条位线之间并且包括沿与第一方向垂直的第二方向布置的多个平面的存储单元阵列；设置在基板与存储单元阵列之间的多个页面缓冲电路；设置在页面缓冲电路与存储单元阵列之间并且适于将多条位线与多个页面缓冲电路电联接的多个接触焊盘；以及设置在与多个接触焊盘相同的层处并且沿第二方向延伸的多条路由线，其中，多个接触焊盘被设置为分布成与沿第二方向布置的至少两条线交叠，并且多条路由线被形成为弯曲图案以在被设置为与不同的线交叠的接触焊盘之间穿过。

Description

包括多个平面的非易失性存储器件
技术领域
各实施方式总体上涉及半导体存储器件，更具体地，涉及包括多个平面的非易失性存储器件。
背景技术
半导体存储器件是使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)和磷化铟(InP)的半导体实现的存储器件。半导体存储器件通常可分为易失性存储器件或非易失性存储器件。
易失性存储器件是当电源中断时存储的数据被去除的存储器件。易失性存储器件的示例包括SRAM(静态随机存取存储器)、DRAM(动态RAM)和SDRAM(同步DRAM)。非易失性存储器件是即使在电源中断时仍保留存储在其中的数据的存储器件。非易失性存储器件的示例包括ROM(只读存储器)、PROM(可编程ROM)、EPROM(电可编程ROM)、EEPROM(电可擦除可编程ROM)、FLASH存储器、PRAM(相变RAM)、MRAM(磁RAM)、RRAM(电阻式RAM)和FRAM(铁电RAM)。
发明内容
在一个实施方式中，一种非易失性存储器件可以包括：多条位线，所述多条位线在基板上方沿第一方向布置；存储单元阵列，所述存储单元阵列设置在所述基板与所述多条位线之间并且包括沿与所述第一方向垂直的第二方向布置的多个平面；多个页面缓冲电路(page buffer circuit)，所述多个页面缓冲电路设置在所述基板与所述存储单元阵列之间；多个接触焊盘，所述多个接触焊盘设置在所述页面缓冲电路与所述存储单元阵列之间并且适于将所述多条位线与所述多个页面缓冲电路电联接；以及多条路由线(routingline)，所述多条路由线设置在与所述多个接触焊盘相同的层处，所述多条路由线沿所述第二方向延伸，其中，所述多个接触焊盘被设置为分布成与沿所述第二方向布置的至少两条线交叠，并且所述多条路由线被形成为弯曲图案，以在被设置为与不同的线交叠的接触焊盘之间穿过。
在一个实施方式中，一种非易失性存储器件可以包括：多条位线，所述多条位线在基板上方沿第一方向布置；存储单元阵列，所述存储单元阵列设置在所述基板与所述多条位线之间，并且包括沿与所述第一方向垂直的第二方向布置的多条单元选通线和多条介电线(dielectric line)；页面缓冲电路，所述页面缓冲电路设置在所述基板与所述存储单元阵列之间；多个接触焊盘，所述多个接触焊盘设置在所述页面缓冲电路与所述存储单元阵列之间，并且适于将所述页面缓冲电路与所述多条位线电联接；以及多条路由线，所述多条路由线设置在与所述多个接触焊盘相同的层处，并沿所述第二方向延伸，其中，所述多个接触焊盘被设置为分布成与所述多条介电线中的至少两条交叠，并且所述多条路由线被形成为弯曲图案，以在与不同介电线交叠的接触焊盘之间穿过。
在一个实施方式中，一种非易失性存储器件可以包括：多条位线，所述多条位线在基板上方沿第一方向布置；存储单元阵列，所述存储单元阵列设置在所述基板与所述多条位线之间，并且包括沿第一方向和与所述第一方向垂直的第二方向布置的多个平面；多个页面缓冲电路，所述多个页面缓冲电路设置在所述基板与所述存储单元阵列之间；多个接触焊盘，所述多个接触焊盘设置在所述多个页面缓冲电路与所述存储单元阵列之间，并且适于将所述多条位线和所述多个页面缓冲电路电联接；以及多条路由线，所述多条路由线设置在与所述多个接触焊盘相同的层处，并沿所述第二方向延伸，其中，所述多个接触焊盘被设置为分布成与沿所述第二方向布置的至少两条线交叠，并且其中，所述多条路由线被形成为弯曲图案，以在被设置为与不同线交叠的接触焊盘之间穿过。
附图说明
通过参照附图的以下详细描述，本发明的以上和其它特征以及优点对于本发明所属领域的技术人员来说将变得更加明显，在附图中：
图1是例示根据本发明的实施方式的非易失性存储器件的框图。
图2是例示图1所示的平面当中的一个平面的块构造。
图3是例示图2所示的存储块当中的一个存储块的等效电路图。
图4是例示根据本发明的实施方式的非易失性存储器件的立体图。
图5是例示图4的非易失性存储器件的平面图。
图6和图7是例示图5的部分A的平面图。
图8是沿图7的线B-B'截取的截面图。
图9是沿图7的线C-C'截取的截面图。
图10是例示根据本发明的实施方式的非易失性存储器件的平面图。
图11是示意性例示根据本发明的实施方式的包括非易失性存储器件的存储系统的简化框图。
图12是示意性例示根据本发明的实施方式的包括非易失性存储器件的计算系统的简化框图。
具体实施方式
在下文中，将参照附图通过实施方式的各示例来描述包括多个平面的非易失性存储器件。将参照附图更详细地描述示例性实施方式。然而，本公开可以以各种不同的形式来实施，并且不应被解释为受限于本文所示的实施方式。相反，提供这些实施方式作为示例，使得本公开将是彻底的且完整的，并且将本发明的各个方面和特征充分地传达给本领域技术人员。
将理解的是，尽管在本文可使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不受这些术语的限制。这些术语被用于将一个元件和另一元件区分开。因此，在不脱离本发明的精神和范围的情况下，以下描述的第一元件也可被称为第二元件或第三元件。
附图不一定按比例绘制，并且在一些情况下，比例可被夸大，以便更清楚地说明实施方式的各元件。例如，在附图中，为了便于说明，元件的尺寸和元件之间的间隔与实际尺寸和间隔相比可能被夸大。
还将理解的是，当元件被称为“连接到”或“联接到”另一元件时，该元件可直接在另一元件上，或者连接到或联接到另一元件，或者可存在一个或更多个中间元件。此外，还将理解的是，当一个元件被称为在两个元件“之间”时，该元件可以是这两个元件之间的唯一元件，或者也可存在一个或更多个中间元件。
当短语“……和……中的至少一个”在本文中与项目列表一起使用时，意指列表中的单个项目或列表中项目的任何组合。例如，“A、B和C中的至少一个”意指仅A或仅B或仅C或A、B和C的任何组合。
为了便于描述，在本文可使用诸如“在……下面”、“在……下方”、“下部的”、“在……上方”和“上部的”等空间关系术语来描述如图中所例示的一个元件或特征与另一元件或特征的关系。将理解的是，空间关系术语意在包含除了在图中描述的方位以外的设备在制造、使用或操作时的不同方位。例如，如果图中的设备被翻转，则描述为在其它元件或特征“下方”或“下面”的元件将“在”所述其它元件或特征“上方”。所述设备可被另外定向(旋转90度或者在其它方位)并相应地解释本文使用的空间关系描述。
本文中使用的术语仅用来描述特定实施方式，并不意在限本发明。如本文中所使用的，除非上下文另外明确地指出，否则单数形式也意在包括复数形式。将进一步理解的是，当在本说明书中使用术语“包含”、“包含有”、“包括”和“包括有”时，说明存在所述元件，且不排除存在或添加一个或更多个其它元件。如本文所使用的，术语“和/或”包括一个或更多个相关列举项目的任何组合和所有组合。
除非另有说明，否则鉴于本公开，本文中使用的包括技术术语和科学术语的所有术语具有与本公开所属领域的普通技术人员通常理解的含义相同的含义。将进一步理解的是，除非本文中明确说明，否则术语(诸如在通用字典中定义的术语)应该被解释为具有与它们在本公开的上下文和相关领域中的含义一致的含义，而不是理想地或者过于形式化地解释它们的含义。
在以下描述中，阐述了许多具体细节以提供对本发明的彻底理解。本发明也可在没有这些具体细节的一些或全部的情况下实现。在其它情况下，没有详细描述公知工艺结构和/或过程以免不必要地使本发明不清楚。
还应注意，在一些情况下，除非另有明确说明，否则如对相关领域技术人员显而易见的是，与一个实施方式相关地描述的元素(也称为特征)可单独使用或与其它实施方式的其它元素相结合地使用。
在下文中，将参照附图详细描述本发明的各种实施方式。
图1是例示根据实施方式的非易失性存储器件的框图。
参照图1，非易失性存储器件可包括具有多个平面平面1至平面4的存储单元阵列、行解码器X-DEC1至X-DEC4、开关电路SW1至SW4、页面缓冲电路PB1至PB4、高速缓存缓冲器(cache buffer)CB1至CB4以及外围电路PERI。外围电路PERI可包括控制逻辑CTRL、电压发生器VOLT-GEN、输入/输出电路IO-CKT和列解码器Y-DEC。
如图1所示的存储单元阵列包括存储有数据的四个平面平面1至平面4。然而，我们注意到，这是一个示例，并且可使用更多或更少的平面。四个平面包括第一平面平面1、第二平面平面2、第三平面平面3和第四平面平面4。第一平面平面1至第四平面平面4可基本彼此相同。
图2是例示图1所示的平面当中的一个平面平面1的块构造图，并且图3是例示图2所示的存储块当中的一个存储块BLK1的等效电路图。
由于平面平面1至平面平面4基本相同，因此为了便于说明，下面将仅对第一平面平面1进行描述。
参照图2，第一平面平面1可包括多个存储块BLK1至BLKn。由于存储块BLK1至BLKn被配置为彼此相同，所以为了便于说明，将仅对第一存储块BLK1进行描述。
参照图3，第一存储块BLK1可包括沿着第三方向VD延伸并且沿第一方向RD和第二方向CD设置的多个单元串CS11、CS21、CS12、CS22、CS13和CS23(CS11至CS23)。第二方向CD可与第一方向RD在同一平面上正交。第三方向VD可与由第一方向RD和第二方向CD限定的平面正交。
单元串CS11至CS23分别联接在与其相关联的位线BL1、BL2和BL3与公共源极线CSL之间，并被配置为彼此相同。单元串CS11至CS23中的每一个可包括联接到公共源极线CSL的至少一个源极选择晶体管SST、联接到位线BL的至少一个漏极选择晶体管DST以及联接在源极选择晶体管SST与漏极选择晶体管DST之间的多个存储单元MC1至MC8。源极选择晶体管SST的栅极可联接到源极选择线SSL。漏极选择晶体管DST的栅极可联接到漏极选择线DSL1或DSL2。存储单元MC1至MC8的栅极可分别联接到对应的字线WL1至WL8。
联接到同一字线并且被一起编程的一组存储单元被称为页面。第一存储块BLK1可由多个页面构造。另外，多个页面可联接到每条字线。在图3所示的实施方式中，每条字线共同连接到位于相同高度的两个页面。
再次参照图1，第一平面平面1至第四平面平面4中的每个平面可经由字线WL、至少一条漏极选择线DSL和至少一条源极选择线SSL电联接到行解码器X-DEC1至X-DEC4中的每一个。第一平面平面1至第四平面平面4中的每一个可经由位线BL电联接到页面缓冲电路PB1至PB4中的每一个。
行解码器X-DEC1至X-DEC4可包括分别与第一平面平面1至第四平面平面4对应的第一行解码器X-DEC1至第四行解码器X-DEC4。
第一行解码器X-DEC1至第四行解码器X-DEC4可响应于来自控制逻辑CTRL的行地址RADD选择第一平面平面1至第四平面平面4的存储块当中的任一个。第一行解码器X-DEC1至第四行解码器X-DEC4可将来自电压发生器VOLT-GEN的操作电压Vpgm、Vpass和Vread传送到与所选择的存储块联接的字线WL和选择线DSL和SSL。
第一行解码器X-DEC1至第四行解码器X-DEC4可经由开关电路SW1至SW4电联接到与对应的平面平面1至平面4联接的字线WL和选择线DSL和SSL。
开关电路SW1至SW4可包括分别与第一平面平面1至第四平面平面4对应的第一开关电路SW1至第四开关电路SW4。第一开关电路SW1至第四开关电路SW4中的每一个可包括多个通过晶体管(pass transistor)。第一开关电路SW1至第四开关电路SW4中的每一个可经由字线WL和选择线DSL和SSL电联接到每个平面。
页面缓冲电路PB1至PB4可包括分别与第一平面平面1至第四平面平面4对应的第一页面缓冲电路PB1至第四页面缓冲电路PB4。第一页面缓冲电路PB1至第四页面缓冲电路PB4中的每一个可经由位线BL电联接到对应的平面。
高速缓存缓冲器CB1至CB4可包括分别与第一平面平面1至第四平面平面4对应的第一高速缓存缓冲器CB1至第四高速缓存缓冲器CB4。
第一页面缓冲电路PB1至第四页面缓冲电路PB4中的每一个可电联接到与和其相同的平面对应的高速缓存缓冲器。第一页面缓冲电路PB1至第四页面缓冲电路PB4中的每一个锁存从所选择的位线提供的输出数据DO并且可响应于来自列解码器Y-DEC的列解码信号CDEC锁存从高速缓存缓冲器提供的输入数据DI或者选择对应平面的位线BL中的一些或全部。第一页面缓冲电路PB1至第四页面缓冲电路PB4中的每一个将锁存的数据输出到所选择的位线或者将锁存的数据输出到与和其相同的平面对应的高速缓存缓冲器，并且可响应于列解码信号CDEC选择对应平面的位线BL中的一些或全部。
第一高速缓存缓冲器CB1至第四高速缓存缓冲器CB4可响应于来自控制逻辑CTRL的高速缓存输入控制信号ICS1至ICS4存储经由输入/输出电路IO-CKT提供的相应的输入数据DI，或者存储从第一页面缓冲电路PB1至第四页面缓冲电路PB4提供的相应的输出数据DO。当高速缓存输入控制信号ICS1至ICS4被使能时，第一高速缓存缓冲器CB1至第四高速缓存缓冲器CB4可存储各自的输入数据DI或各自的输出数据DO。
第一高速缓存缓冲器CB1至第四高速缓存缓冲器CB4可响应于来自控制逻辑CTRL的高速缓存输出控制信号OCS1至OCS4，向第一页面缓冲电路PB1至第四页面缓冲电路PB4或输入/输出电路IO-CKT提供分别存储在第一高速缓存缓冲器CB1至第四高速缓存缓冲器CB4中的数据DI或DO。当高速缓存输出控制信号OCS1至OCS4被使能时，第一高速缓存缓冲器CB1至第四高速缓存缓冲器CB4可输出分别存储在其中的数据DI或DO。
控制逻辑CTRL可响应于命令信号CMD输出编程操作信号PGM、读取操作信号READ或擦除操作信号ERASE。控制逻辑CTRL可响应于命令信号CMD和芯片使能信号CEb的位B1至B4输出高速缓存输入控制信号ICS1至ICS4和高速缓存输出控制信号OCS1至OCS4。此外，控制逻辑CTRL可响应于地址信号ADD输出行地址RADD和列地址CADD。通过行地址RADD，可选择包括在存储单元阵列中的第一平面平面1至第四平面平面4中的一个平面，可选择包括在所选择的平面中的多个存储块当中的一个存储块，并且可选择包括在所选择的存储块中的多个页面当中的一个页面。
电压发生器VOLT-GEN可响应于来自控制逻辑CTRL的操作信号PGM、READ和ERASE而输出用于对存储器单元进行编程、读取或擦除的操作电压Vpgm、Vpass和Vread。
响应于从控制逻辑CTRL输出的输入/输出信号IN/OUT，输入/输出电路IO-CKT可在编程操作中将输入数据DI传送到第一高速缓存缓冲器CB1至第四高速缓存缓冲器CB4，并且在读取操作中将从第一高速缓存缓冲器CB1至第四高速缓存缓冲器CB4传送的输出数据DO提供到外部。
列解码器Y-DEC可通过对来自控制逻辑CTRL的列地址信号CADD进行解码来生成列解码信号CDEC，并经由第一高速缓存缓冲器CB1至第四高速缓存缓冲器CB4将列解码信号CDEC传送到第一页面缓冲电路PB1至第四页面缓冲电路PB4。
图4是例示根据实施方式的非易失性存储器件的立体图，并且图5是例示图4的非易失性存储器件的平面图。
参照图4和图5，存储单元阵列平面1至存储单元阵列平面4可设置在基板10上方。在基板10与存储单元阵列平面1至存储单元阵列平面4之间，可设置行解码器X-DEC1至X-DEC4、开关电路SW1至SW4、页面缓冲电路PB1-1至PB4-2、高速缓存缓冲器CB1-1至CB4-2和外围电路PERI。虽然没有示出，但是可在存储单元阵列平面1至存储单元阵列平面4上方设置多条位线。
存储单元阵列平面1至存储单元阵列平面4可包括沿着第二方向CD间隔开的多个平面，例如，第一平面平面1至第四平面平面4。
行解码器X-DEC1至X-DEC4可包括分别与第一平面平面1至第四平面平面4对应的第一行解码器X-DEC1至第四行解码器X-DEC4。
开关电路SW1至SW4可包括分别与第一平面平面1至第四平面平面4对应的第一开关电路SW1至第四开关电路SW4。
第一行解码器X-DEC1至第四行解码器X-DEC4可经由对应的开关电路SW1至SW4电联接到对应的平面平面1至平面4。第一行解码器X-DEC1至第四行解码器X-DEC4可沿第一方向RD分别与和其相同的平面对应的开关电路SW1至SW4相邻地设置。
页面缓冲电路PB1-1至PB4-2可包括与第一平面平面1对应的第一页面缓冲电路PB1-1和PB1-2、与第二平面平面2对应的第二页面缓冲电路PB2-1和PB2-2、与第三平面平面3对应的第三页面缓冲电路PB3-1和PB3-2以及与第四平面平面4对应的第四页面缓冲电路PB4-1和PB4-2。
第一页面缓冲电路PB1-1至第四页面缓冲电路PB4-2中的每一个可在物理上被分为两个子页面缓冲电路。例如，第一页面缓冲电路PB1-1和PB1-2可被分为第一子页面缓冲电路PB1-1和第二子页面缓冲电路PB1-2。
包括在第一页面缓冲电路PB1-1至第四页面缓冲电路PB4-2中的每一个中的两个子页面缓冲电路可沿第一方向RD彼此相邻地设置，且与和其相同的平面对应的行解码器和开关电路置于它们之间。
虽然没有示出，但是第一页面缓冲电路PB1-1至第四页面缓冲电路PB4-2中的每一个可经由位线(未示出)电联接到对应的平面。
高速缓存缓冲器CB1-1至CB4-2可包括与第一平面平面1对应的第一高速缓存缓冲器CB1-1和CB1-2、与第二平面平面2对应的第二高速缓存缓冲器CB2-1和CB2-2、与第三平面平面3对应的第三高速缓存缓冲器CB3-1和CB3-2以及与第四平面平面4对应的第四高速缓存缓冲器CB4-1和CB4-2。
第一高速缓存缓冲器CB1-1至第四高速缓存缓冲器CB4-2中的每一个可电连接到与和其相同的平面对应的页面缓冲电路。
第一高速缓存缓冲器CB1-1至第四高速缓存缓冲器CB4-2中的每一个可沿第二方向CD与和与其相同的平面对应的页面缓冲器电路相邻地设置。
与第一页面缓冲电路PB1-1至第四页面缓冲电路PB4-2类似，第一高速缓存缓冲器CB1-1至第四高速缓存缓冲器CB4-2中的每一个可在物理上被分成两个子高速缓存缓冲器。例如，第一高速缓存缓冲器CB1-1和CB1-2可在物理上划分为第一子高速缓存缓冲器CB1-1和第二子高速缓存缓冲器CB1-2。
包括在第一高速缓存缓冲器CB1-1至第四高速缓存缓冲器CB4-2中的每一个中的两个子高速缓存缓冲器可沿第一方向RD彼此相邻地设置，且与和其相同的平面对应的行解码器和开关电路置于它们之间。
外围电路PERI可设置在基板10上，并且可具有沿第一方向RD延伸的细长矩形形式。外围电路PERI在第一方向RD上的长度可与平面在第一方向RD上的长度延伸至同空间(conextensive)。
第一页面缓冲电路PB1-1至第四页面缓冲电路PB4-2、第一高速缓存缓冲器CB1-1至第四高速缓存缓冲器CB4-2和外围电路PERI可沿第二方向CD布置。
在第一高速缓存缓冲器CB1-1至第四高速缓存缓冲器CB4-2与外围电路PERI之间，可设置至少一个页面缓冲电路。例如，第二页面缓冲电路PB2-1和PB2-2可设置在第一高速缓存缓冲器CB1-1、CB1-2和第二高速缓存缓冲器CB2-1、CB2-2与外围电路PERI之间，并且第三页面缓冲电路PB3-1和PB3-2可设置在第三高速缓存缓冲器CB3-1、CB3-2和第四高速缓存缓冲器CB4-1、CB4-2与外围电路PERI之间。
第一高速缓存缓冲器CB1-1至第四高速缓存缓冲器CB4-2和外围电路PERI可经由多条路由线53-1电联接。
路由线53-1可包括将第一高速缓存缓冲器CB1-1至第四高速缓存缓冲器CB4-2和外围电路PERI的输入/输出电路IO-CKT电联接的多条数据线。在编程操作中，输入数据DI可经由数据线从输入/输出电路IO-CKT被传送到第一高速缓存缓冲器CB1-1至第四高速缓存缓冲器CB4-2。在读取操作中，输出数据DO可经由数据线从第一高速缓存缓冲器CB1-1至第四高速缓存缓冲器CB4-2被传送到输入/输出电路IO-CKT。
路由线53-1可包括将第一高速缓存缓冲器CB1-1至第四高速缓存缓冲器CB4-2和外围电路PERI的控制逻辑CTRL电联接的多条高速缓存输入/输出控制信号线。从控制逻辑CTRL提供的高速缓存输入控制信号ICS1至ICS4和高速缓存输出控制信号OCS1至OCS4可经由高速缓存输入/输出控制信号线被传送到第一高速缓存缓冲器CB1-1至第四高速缓存缓冲器CB4-2。
路由线53-1可包括将第一高速缓存缓冲器CB1-1至第四高速缓存缓冲器CB4-2和外围电路PERI的列解码器Y-DEC电联接的列解码信号线。从列解码器Y-DEC输出的列解码信号CDEC可经由列解码信号线被传送到第一高速缓存缓冲器CB1-1至第四高速缓存缓冲器CB4-2。
路由线53-1可设置在设置有第一页面缓冲电路PB1-1至第四页面缓冲电路PB4-2、第一高速缓存缓冲器CB1-1至第四高速缓存缓冲器CB4-2和外围电路PERI的底层与设置有存储单元阵列平面1至存储单元阵列平面4的顶层之间。
路由线53-1可沿第二方向CD从外围电路PERI延伸到第一高速缓存缓冲器CB1-1至第四高速缓存缓冲器CB4-2，并且将第一高速缓存缓冲器CB1-1至第四高速缓存缓冲器CB4-2和外围电路PERI电联接。如上所述，由于第二页面缓冲电路PB2-1、PB2-2和第三页面缓冲电路PB3-1、PB3-2设置在第一高速缓存缓冲器CB1-1至第四高速缓存缓冲器CB4-2与外围电路PERI之间，因此路由线53-1可与第二页面缓冲电路PB2-1、PB2-2和第三页面缓冲电路PB3-1、PB3-2交叠。
第一平面平面1至第四平面平面4中的每一个平面可设置在与其对应的行解码器、页面缓冲电路、高速缓存缓冲器和开关电路上方。具体地，第一平面平面1可设置在第一行解码器X-DEC1、第一开关电路SW1、第一页面缓冲电路PB1-1和PB1-2以及第一高速缓存缓冲器CB1-1和CB1-2上方。第二平面平面2可设置在第二行解码器X-DEC2、第二开关电路SW2、第二页面缓冲电路PB2-1和PB2-2以及第二高速缓存缓冲器CB2-1和CB2-2上方。第三平面平面3可设置在第三行解码器X-DEC3、第三开关电路SW3、第三页面缓冲电路PB3-1和PB3-2以及第三高速缓存缓冲器CB3-1和CB3-2上方。第四平面平面4可设置在第四行解码器X-DEC4、第四开关电路SW4、第四页面缓冲电路PB4-1和PB4-2以及第四高速缓存缓冲器CB4-1和CB4-2上方。
输入/输出焊盘PAD可在第一平面平面1至第四平面平面4的一侧上沿第二方向CD设置。虽然没有示出，但是输入/输出焊盘PAD可经由多条布线与外围电路PERI电联接。
图6和图7是例示图5中的部分A的放大平面图，图8是沿图7的线B-B'截取的截面图，并且图9是沿图7的线C-C'截取的截面图。
第一平面平面1至第四平面平面4可基本相同。第一页面缓冲电路PB1-1至第四页面缓冲电路PB4-2可基本相同。为了便于说明，仅对第二平面平面2和包括在第二页面缓冲电路中的子页面缓冲电路PB2-2进行说明。由于子页面缓冲电路PB2-2是包括在第二页面缓冲电路中的部件，所以在下面的描述中，为了便于说明，由附图标记PB2-2指定的部件将被称为第二页面缓冲电路。
为了简化说明，在图6中仅例示了包括特征53-1、53-2A和53-2B的第三底部布线层和第二平面平面2，并且在图7中仅例示了第二平面平面2和位线BL。
参照图6至图9，第二页面缓冲电路PB2-2可设置在基板10上。
第二平面平面2可设置在第二页面缓冲电路PB2-2上方。具有开口21的半导体层20可设置在第二页面缓冲电路PB2-2与第二平面平面2之间。更具体地，如从图8中更好地示出，半导体层20可设置在第三底部布线层与第二平面平面2之间。第二平面平面2可包括多条单元选通线GS1至GS6，所述多个单元选通线GS1至GS6中的每一个堆叠在半导体层20上。在下文中，为了便于说明，将单元选通线GS1至GS6定义为第一单元选通线GS1至第六单元选通线GS6。
第一单元选通线GS1至第六单元选通线GS6可沿第一方向RD延伸，并且可沿第二方向CD布置。
第一单元选通线GS1至第六单元选通线GS6中的每一条可包括堆叠在半导体层20上且彼此分隔开的单元选通导电层(cell gate conductive layer)30(图8)。在单元选通导电层30当中，至少一个最下层可被用作源极选择晶体管的选择线，至少一个最上层可被用作漏极选择晶体管的选择线，并且选择线之间的导电层可被用作存储单元的字线。虽然未示出，但是第一介电层32可设置在单元选通导电层30之间以及半导体层20与单元选通导电层30的最下层之间。也就是说，单元选通导电层30和第一介电层32可交替堆叠。
第二平面平面2可包括设置在单元选通线GS1至GS6之间的至少两条介电线IS1和IS2。介电线IS1和IS2在第二方向CD上彼此分隔开。在所例示的实施方式中，介电线IS1设置在单元选通线GS1与GS2之间，而介电线IS2设置在单元选通线GS5与GS6之间。
介电线IS1和IS2中的每一个可包括交替堆叠的第二介电层40和第三介电层42。第二介电层40可设置在与单元选通导电层30相同的平面上，而第三介电层42可设置在与第一介电层32相同的平面上。第二介电层40和第三介电层42可具有不同的刻蚀选择比。例如，第三介电层42可由硅氧化物形成，而第二介电层40可由硅氮化物形成。
第一介电线IS1和第二介电线IS2可与半导体层20的开口21交叠。在半导体层20上，可形成穿过单元选通线GS1至GS6并与半导体层20电联接的垂直沟道层CH。垂直沟道层CH可包括多晶硅。在一个实施方式中，多晶硅可掺杂有杂质。在另一实施方式中，多晶硅可不掺杂杂质。
选择晶体管可形成在选择线和垂直沟道层CH彼此相交的位置，并且存储单元可形成在字线和垂直沟道层CH彼此相交的位置。通过这样的结构，可形成包括选择晶体管和经由垂直沟道层CH在选择晶体管之间串联联接的多个存储单元的单元串。
围绕垂直沟道层CH的外壁的栅极介电层(未示出)可形成在垂直沟道层CH与单元选通线GS1至GS6之间。栅极介电层可包括隧穿介电层、电荷存储层和阻挡介电层。隧穿介电层可包括硅氧化物、铪氧化物、铝氧化物、锆氧化物或钽氧化物。电荷存储层可包括硅氮化物、硼氮化物、硼硅氮化物(silicon boron nitride)或掺杂有杂质的多晶硅。阻挡介电层可包括由硅氧化物、硅氮化物、铪氧化物、铝氧化物、锆氧化物和钽氧化物当中的至少一种形成的单层或堆叠层。
沿第二方向CD延伸的多条位线BL可设置在第二平面平面2上方。位线BL可在基板10的整个区域上方沿第一方向RD以规则的间隔分隔开。位线BL可经由位线触头BLC电联接到垂直沟道层CH。
包括特征51、52、53-1、53-2A和53-2B的多个底部布线层可形成在第二页面缓冲电路PB2-2与半导体层20之间。底部布线层可设置在不同层处。例如，底部布线层可包括设置在最下面的第一底部布线层51、包括路由线53-1和设置在最上面的接触焊盘53-2A/53-2B的第三底部布线层以及设置在第一底部布线层51与第三底部布线层之间的第二底部布线层52。
将高速缓存缓冲器和外围电路电联接的路由线53-1可设置在第一底部布线层至第三底部布线层当中的至少一个中。在参照附图描述的实施方式中，例示了路由线53-1设置在第三底部布线层中。
接触焊盘53-2A和53-2B可将第二页面缓冲电路PB2-2和位线BL电联接，并分别与位线BL对应。接触焊盘53-2A和53-2B可分别与对应的位线BL交叠。
接触焊盘53-2A和53-2B可被设置为关于沿第二方向CD间隔开的至少两条介电线(例如，IS1和IS2)分布。
第一接触焊盘53-2A和第二接触焊盘53-2B可被设置为与至少两条介电线交叠。例如，如图6所示，第一接触焊盘53-2A可与第一介电线IS1交叠，而第二接触焊盘53-2B可与第二介电线IS2交叠。
第一接触焊盘53-2A和第二接触焊盘53-2B可经由沿第三方向VD延伸的接触插头(contact plug)CP1和CP2电联接到对应的位线BL。接触插头CP1和CP2可包括第一接触插头CP1和第二接触插头CP2。第一接触插头CP1可在第一接触焊盘53-2A和对应的位线BL彼此交叠的区域处沿第三方向VD穿过第一介电线IS1，并且将第一接触焊盘53-2A和对应的位线BL电联接。第一接触插头CP1可穿过半导体层20的与第一介电线IS1交叠的开口21。
第二接触插头CP2可在第二接触焊盘53-2B和对应的位线BL彼此交叠的区域处沿第三方向VD穿过第二介电线IS2，并且将第二接触焊盘53-2B和对应的位线BL电联接。第二接触插头CP2可穿过半导体层20的与第二介电线IS2交叠的开口21。
第二页面缓冲电路PB2-2可经由第一底部布线触头61、第一底部布线层51、第二底部布线触头62、第二底部布线层52和第三底部布线触头63电联接到第一接触焊盘53-2A和第二接触焊盘53-2B中的对应的一个。
第一底部布线层51可经由第一底部布线触头61电联接到第二页面缓冲电路PB2-2。第一底部布线触头61可沿第三方向VD延伸，并且将第二页面缓冲电路PB2-2和第一底部布线层51电连接。第二底部布线层52可经由第二底部布线触头62电联接到第一底部布线层51。第二底部布线触头62可沿第三方向VD延伸，并且将第一底部布线层51和第二底部布线层52电联接。第一接触焊盘53-2A和第二接触焊盘53-2B可经由第三底部布线触头63电联接到第二底部布线层52。第三底部布线触头63可沿第三方向VD上延伸，并且将第二底部布线层52与第一接触焊盘53-2A和第二接触焊盘53-2B电联接。
路由线53-1可被形成为图6所示的弯曲图案，以穿过被设置为分别与不同的介电线IS1和IS2交叠的第一接触焊盘53-2A和第二接触焊盘53-2B之间。
为了进行论证，与所示实施方式不同，如果我们假设所有的接触焊盘53-2A和53-2B被设置为与相同的介电线交叠，则可用于布置路由线的空间会大幅减少。这是因为由于接触焊盘53-2A和53-2B出现在同一行中，难以确保在第一方向RD上的足够的空间。因此，不可能适当地设置所需的路由线53-1，或者换句话说，可布置的路由线53-1的数量会被大幅限制。因此，高速缓存缓冲器与外围电路之间的信号路由可能由于能容纳的有限数量的路由线而受到限制，这可能反过来导致数据处理量的减少和操作速度的降低。本发明尤其克服了这些限制。
在所例示的实施方式中，因为通过以分布式方式设置接触焊盘53-2A和53-2B以与至少两条介电线交叠来确保用于布置路由线53-1的更多空间，所以可充分地确保将高速缓存缓冲器和外围电路电联接的路由线53-1的数量增加。因此，在高速缓存缓冲器与外围电路之间的更大量的信号路由成为可能，并且因此可以增加被处理的数据量并提高操作速度。
目前为止，参照图1至图9描述的实施方式例示了包括在存储单元阵列中的平面仅沿第二方向CD布置的情况。然而，应当注意的是，本发明不限于此。
包括在存储单元阵列中的平面可沿着第一方向RD和第二方向CD中的每一个方向通过至少两个来布置。根据以下参照图10进行的描述，这样的实施方式将会变得更明显。
图10是例示根据实施方式的非易失性存储器件的平面图。
存储单元阵列可包括沿第二方向CD间隔开的第一组第一平面平面1至第四平面平面4，以及沿着第二方向CD间隔开的第二组第五平面平面5至第八平面平面8。
第一组平面和第二组平面可沿着第一方向RD间隔开。换句话说，存储单元阵列可包括沿着第一方向RD和第二方向CD被设置为2×4矩阵结构的第一平面平面1至第八平面平面8。
在第一平面平面1至第八平面平面8下方，可设置第一行解码器X-DEC1至第八行解码器X-DEC8、第一开关电路SW1至第八开关电路SW8、第一页面缓冲电路PB1至第八页面缓冲电路PB8以及第一高速缓存缓冲器CB1至第八高速缓存缓冲器CB8。沿第一方向RD延伸的外围电路PERI可设置在基板(未示出)上。当从顶部观看时，外围电路可在平面平面2和平面3与平面平面6和平面7之间设置在中心。
第一行解码器X-DEC1至第八行解码器X-DEC8可分别与第一平面平面1至第八平面平面8对应。第一开关电路SW1至第八开关电路SW8可分别与第一平面平面1至第八平面平面8对应。第一页面缓冲电路PB1至第八页面缓冲电路PB8可分别与第一平面平面1至第八平面平面8对应。第一高速缓存缓冲器CB1至第八高速缓存缓冲器CB8可分别与第一平面平面1至第八平面平面8对应。
第一平面平面1至第八平面平面8中的每一个平面可与和其对应的行解码器X-DEC、开关电路SW、页面缓冲电路PB和高速缓存缓冲器CB交叠。与同一平面对应的页面缓冲电路PB和高速缓存缓冲器CB可沿第二方向CD彼此相邻地设置。
第一开关电路SW1至第八开关电路SW8中的每一个可沿第一方向RD与和与其相同的平面对应的页面缓冲电路PB和高速缓存缓冲器CB相邻地设置。第一行解码器X-DEC1至第八行解码器X-DEC8中的每一个可沿第一方向RD与和与其相同的平面对应的页面缓冲电路PB和高速缓存缓冲器CB相邻地设置，且开关电路SW置于它们之间。
外围电路PERI可沿第一方向RD以细长矩形形式延伸，所述细长矩形形式在第一方向上与平面在第一方向上的总长度延伸至同空间。
当从顶部观看时，第一页面缓冲电路PB1至第四页面缓冲电路PB4、第一高速缓存缓冲器CB1至第四高速缓存缓冲器CB4和外围电路PERI可沿第二方向CD设置，并且设置成第一列。第五页面缓冲电路PB5至第八页面缓冲电路PB8、第五高速缓存缓冲器CB5至第八高速缓存缓冲器CB8和外围电路PERI可沿第二方向CD设置，并且设置成第二列。
在第一高速缓存缓冲器CB1至第八高速缓存缓冲器CB8与外围电路PERI之间，可设置至少一个页面缓冲电路。例如，第二页面缓冲电路PB2可设置在第一高速缓存缓冲器CB1和第二高速缓存缓冲器CB2与外围电路PERI之间，第三页面缓冲电路PB3可设置在第三高速缓存缓冲器CB3和第四高速缓存缓冲器CB4与外围电路PERI之间，第六页面缓冲电路PB6可设置在第五高速缓存缓冲器CB5和第六高速缓存缓冲器CB6与外围电路PERI之间，第七页面缓冲电路PB7可设置在第七高速缓存缓冲器CB7和第八高速缓存缓冲器CB8与外围电路PERI之间。
第一高速缓存缓冲器CB1至第八高速缓存缓冲器CB8以及外围电路PERI可经由多条路由线53-1电联接。路由线53-1和与其相关联的结构与上文参照图4至图9所述的实施方式中的基本相同。因此，这里将省略相同构造的重复描述。
图11是示意性例示根据本发明的实施方式的包括非易失性存储器件620的存储系统600的简化框图。
参照图11，存储系统600可包括存储控制器610和非易失性存储器件620。
非易失性存储器件620可根据如上所述的本发明的实施方式进行构造和操作。存储控制器610可控制非易失性存储器件620。例如，非易失性存储器件620和存储控制器610的组合可被构造为存储卡或固态驱动器/硬盘(SSD)。
存储控制器610可包括经由内部总线电联接的静态随机存取存储器(SRAM)611、中央处理单元(CPU)612、主机接口(I/F)613、误差校正码(ECC)单元614和存储接口615。SRAM611可被用作CPU 612的工作存储器。CPU 612可执行用于存储控制器610的数据交换的一般控制操作。主机接口613可包括可与存储系统600联接的主机的数据交换协议。
ECC单元614可检测并校正在从非易失性存储器件620读出的数据中包含的误差。
存储接口615可与非易失性存储器件620交互(interface)。
虽然未示出，但是对于本领域技术人员来说显而易见的是，存储系统600还可设置有只读存储器(ROM)，该只读存储器(ROM)存储用于与主机交互的代码数据。非易失性存储器件620可被设置为由多个闪存芯片构成的多芯片封装。
存储系统600可被用作具有低误差发生概率的高可靠性的存储介质。上述非易失性存储器件可被设置用于诸如固态驱动器/硬盘(SSD)的存储系统。存储控制器610可经由诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连表达(PCI-E)协议、串行高级技术附件(SATA)协议、并行高级技术附件(PATA)协议、小型计算机系统接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议和集成设备电子(IDE)协议等的各种接口协议中的一种与外部设备(例如，主机)进行通信。
图12是示意性例示根据本发明的实施方式的包括非易失性存储器件的计算系统700的简化框图。
参照图12，计算系统700可包括经由系统总线760电联接的存储系统710、微处理器(或CPU)720、随机存取存储器(RAM)730、用户接口740和诸如基带芯片组的调制解调器750。在实施方式中，计算系统700可以是移动设备，在这种情况下，可附加设置用于提供计算系统700的工作电压的电池(未示出)。虽然附图中未示出，但是对于本领域技术人员来说显而易见的是，计算系统700还可包括应用芯片组、互补金属氧化物半导体(CMOS)图像传感器(CIS)、移动动态随机存取存储器(DRAM)等。存储系统710例如可被配置为使用非易失性存储器来存储数据的固态驱动器/硬盘(SSD)。也作为一个示例，存储系统710可作为融合式闪速存储器(例如，NAND或NOR闪存)被提供。
上述实施方式可通过设备和方法来实现。它们也可由执行与每个实施方式的配置对应的功能的程序或记录有该程序的记录介质来实现。这种实现可由实施方式所属领域的技术人员从上述实施方式的描述中容易地得出。
虽然出于说明的目的已经描述了各种实施方式，但是对于本领域技术人员而言将显而易见的是，在不脱离如所附权利要求限定的本发明的精神和范围的情况下，可进行各种改变和修改。
相关申请的交叉引用
本申请要求于2017年1月10日在韩国知识产权局提交的韩国专利申请No.10-2017-0003436的优先权，所述韩国专利申请的全部内容通过引用并入本文。

Claims (20)

1.一种非易失性存储器件，该非易失性存储器件包括：
多条位线，所述多条位线在基板上方沿第一方向布置；
存储单元阵列，所述存储单元阵列设置在所述基板与所述多条位线之间，所述存储单元阵列包括沿与所述第一方向垂直的第二方向布置的多个平面；
多个页面缓冲电路，所述多个页面缓冲电路设置在所述基板与所述存储单元阵列之间；
多个接触焊盘，所述多个接触焊盘设置在所述多个页面缓冲电路与所述存储单元阵列之间，所述多个接触焊盘适于将所述多条位线与所述多个页面缓冲电路电联接；以及
多条路由线，所述多条路由线设置在与所述多个接触焊盘相同的层处，所述多条路由线沿所述第二方向延伸，
其中，所述多个接触焊盘被设置为与沿所述第二方向布置的至少两条线交叠，并且所述多条路由线被形成为弯曲图案，以在被设置为与不同的线交叠的接触焊盘之间穿过。
2.根据权利要求1所述的非易失性存储器件，其中，所述多个接触焊盘分别与所述多条位线对应，并且分别与对应的位线交叠。
3.根据权利要求1所述的非易失性存储器件，该非易失性存储器件还包括：
外围电路，所述外围电路设置在所述基板与所述存储单元阵列之间，并且沿所述第二方向与所述多个页面缓冲电路并排布置；以及
多个高速缓存缓冲器，所述多个高速缓存缓冲器设置在所述基板与所述存储单元阵列之间，并且沿所述第二方向与所述多个页面缓冲电路和所述外围电路并排布置，并且经由所述多条路由线与所述外围电路电联接。
4.根据权利要求3所述的非易失性存储器件，其中，所述多个高速缓存缓冲器中的每一个沿所述第二方向与所述外围电路相邻地设置，在所述外围电路与高速缓存缓冲器之间设置有至少一个页面缓冲电路。
5.根据权利要求3所述的非易失性存储器件，
其中，所述多个页面缓冲电路分别与所述多个平面对应，
其中，所述多个高速缓存缓冲器分别与所述多个平面对应，并且
其中，所述多个高速缓存缓冲器中的每一个高速缓存缓冲器沿所述第二方向与和与所述每一个高速缓存缓冲器自身相同的平面对应的页面缓冲电路相邻地设置。
6.根据权利要求5所述的非易失性存储器件，该非易失性存储器件还包括：
多个开关电路，所述多个开关电路分别与所述多个平面对应，并且经由字线和多条选择线分别电联接到对应的平面；以及
多个行解码器，所述多个行解码器分别与所述多个平面对应，并且经由与和所述多个行解码器自身相同的平面对应的多个开关电路分别电联接到对应的平面。
7.根据权利要求6所述的非易失性存储器件，
其中，所述多个页面缓冲电路中的每一个页面缓冲电路包括在物理上彼此分隔开的两个子页面缓冲电路，并且
其中，包括在所述多个页面缓冲电路中的每一个页面缓冲电路中的所述子页面缓冲电路沿所述第一方向彼此相邻地设置，在所述子页面缓冲电路之间设置有与和所述子页面缓冲电路自身相同的平面对应的开关电路和行解码器。
8.根据权利要求6所述的非易失性存储器件，
其中，所述多个高速缓存缓冲器中的每一个高速缓存缓冲器包括在物理上彼此分隔开的两个子高速缓存缓冲器，并且
其中，包括在所述多个高速缓存缓冲器中的每一个高速缓存缓冲器中的所述子高速缓存缓冲器沿所述第一方向彼此相邻地设置，在所述子高速缓存缓冲器之间设置有与和所述子高速缓存缓冲器自身相同的平面对应的开关电路和行解码器。
9.根据权利要求3所述的非易失性存储器件，其中，所述外围电路包括：
输入/输出电路，所述输入/输出电路适于将输入数据传送到所述多个高速缓存缓冲器或者将来自所述多个高速缓存缓冲器的输出数据传送到外部；
控制逻辑，所述控制逻辑适于产生高速缓存输入/输出控制信号；以及
列解码器，所述列解码器适于产生列解码信号。
10.根据权利要求9所述的非易失性存储器件，其中，所述多条路由线包括：
多条数据线，所述多条数据线电联接在所述输入/输出电路与所述多个高速缓存缓冲器之间，并且适于传送所述输入数据和所述输出数据；
多条高速缓存输入/输出控制信号线，所述多条高速缓存输入/输出控制信号线电联接在所述控制逻辑与所述多个高速缓存缓冲器之间，并且适于将所述高速缓存输入/输出控制信号传送到所述多个高速缓存缓冲器；以及
多条列解码信号线，所述多条列解码信号线电联接在所述列解码器与所述多个高速缓存缓冲器之间，并且适于将所述列解码信号传送到所述多个高速缓存缓冲器。
11.一种非易失性存储器件，该非易失性存储器件包括：
多条位线，所述多条位线在基板上方沿第一方向布置；
存储单元阵列，所述存储单元阵列设置在所述基板与所述多条位线之间，并且包括沿与所述第一方向垂直的第二方向布置的多条单元选通线和多条介电线；
页面缓冲电路，所述页面缓冲电路设置在所述基板与所述存储单元阵列之间；
多个接触焊盘，所述多个接触焊盘设置在所述页面缓冲电路与所述存储单元阵列之间，并且适于将所述页面缓冲电路与所述多条位线电联接；以及
多条路由线，所述多条路由线设置在与所述多个接触焊盘相同的层处，并且沿所述第二方向延伸，
其中，所述多个接触焊盘被设置为与所述多条介电线中的至少两条交叠，并且其中，所述多条路由线被形成为弯曲图案，以在与不同的介电线交叠的接触焊盘之间穿过。
12.根据权利要求11所述的非易失性存储器件，
其中，所述多条单元选通线中的每一条单元选通线包括交替堆叠的单元选通导电层和第一介电层，
其中，所述多条介电线中的每一条介电线包括交替堆叠的第二介电层和第三介电层。
13.根据权利要求11所述的非易失性存储器件，该非易失性存储器件还包括：
多个接触插头，所述多个接触插头沿与所述第一方向和所述第二方向正交的第三方向穿过所述介电线，并且适于将所述多个接触焊盘和所述多条位线电联接。
14.根据权利要求13所述的非易失性存储器件，该非易失性存储器件还包括：
半导体层，所述半导体层设置在所述存储单元阵列与所述多个接触焊盘之间；以及
多个垂直沟道层，所述多个垂直沟道层沿所述第三方向穿过所述单元选通线，并且与所述半导体层电联接。
15.根据权利要求14所述的非易失性存储器件，其中，所述半导体层包括与所述多条介电线交叠并且所述多个接触插头所穿过的多个开口。
16.一种非易失性存储器件，该非易失性存储器件包括：
多条位线，所述多条位线在基板上方沿第一方向布置；
存储单元阵列，所述存储单元阵列设置在所述基板与所述多条位线之间，并且包括沿所述第一方向和与所述第一方向垂直的第二方向布置的多个平面；
多个页面缓冲电路，所述多个页面缓冲电路设置在所述基板与所述存储单元阵列之间；
多个接触焊盘，所述多个接触焊盘设置在所述多个页面缓冲电路与所述存储单元阵列之间，并且适于将所述多条位线和所述多个页面缓冲电路电联接；以及
多条路由线，所述多条路由线设置在与所述多个接触焊盘相同的层处，并且沿所述第二方向延伸，
其中，所述多个接触焊盘被设置为与沿所述第二方向布置的至少两条线交叠，并且
其中，所述多条路由线被形成为弯曲图案，以在被设置为与不同的线交叠的接触焊盘之间穿过。
17.根据权利要求16所述的非易失性存储器件，
其中，所述多个页面缓冲电路分别与所述多个平面对应，并且
其中，所述多个页面缓冲电路中的每一个页面缓冲电路设置在对应的平面的下方。
18.根据权利要求17所述的非易失性存储器件，该非易失性存储器件还包括：
外围电路，所述外围电路设置在所述基板与所述存储单元阵列之间，并且沿所述第二方向与所述页面缓冲电路并排布置；以及
多个高速缓存缓冲器，所述多个高速缓存缓冲器设置在所述基板与所述存储单元阵列之间，并且沿所述第二方向与所述多个页面缓冲电路和所述外围电路并排布置，并且经由所述多条路由线与所述外围电路电联接。
19.根据权利要求18所述的非易失性存储器件，
其中，所述多个高速缓存缓冲器分别与所述多个平面对应，并且
其中，所述多个高速缓存缓冲器中的每一个高速缓存缓冲器沿所述第二方向与和所述每一个高速缓存缓冲器自身相同的平面对应的页面缓冲电路相邻地设置。
20.根据权利要求19所述的非易失性存储器件，该非易失性存储器件还包括：
多个开关电路，所述多个开关电路分别与所述多个平面对应，并且经由字线和多条选择线分别电联接到对应的平面；以及
多个行解码器，所述多个行解码器分别与所述多个平面对应，并且分别经由与和所述多个行解码器自身相同的平面对应的多个开关电路电联接到对应的平面，
其中，所述多个开关电路中的每一个开关电路沿所述第一方向与和所述每一个开关电路自身相同的平面对应的页面缓冲电路和高速缓存缓冲器相邻地设置，并且
其中，所述多个行解码器中的每一个行解码器沿所述第一方向与和所述每一个行解码器自身相同的平面对应的页面缓冲电路和高速缓存缓冲器相邻地设置，在所述每一个行解码器与所述页面缓冲电路和所述高速缓存缓冲器之间设置有开关电路。
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