JP7320227B2 - 半導体装置 - Google Patents
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Description
図1は、第1の実施形態による半導体装置1の一例を示す構成図である。
図1に示すように、半導体装置1は、例えば、NAND型フラッシュメモリ装置であり、メモリ半導体チップ10と、平面バッファチップ20と、TSV(Through-Silicon Via)30とを備えている。
メモリセルアレイ40は、例えば、3次元のNAND型フラッシュメモリであり、複数のメモリセルMCを含む半導体チップ(メモリ半導体チップ)を厚み方向に積層して構成されている。なお、メモリセルアレイ40の詳細な構成については後述する。
バッファ回路21は、メモリセルMCから読み出したデータ及びメモリセルMCに書き込みされるデータを保持する回路である。バッファ回路21は、読み出しの際に、保持したデータを、読み出しデータとして出力する。また、バッファ回路21は、書き込みの際に、保持したデータを、書き込みデータとして、メモリセルMCに出力する。
図2に示すように、半導体装置1は、アドレスデコーダ11と、電圧生成回路12と、制御回路13と、平面バッファ部200と、メモリセルアレイ40とを備えている。
電圧生成回路12は、データ消去の際に必要な消去電圧、及びデータ書き込みの際に必要な書き込み電圧を生成し、生成した消去電圧及び書き込み電圧を、フラッシュメモリであるメモリセルアレイ40に供給する。
なお、本実施形態におけるバッファ回路21は、TSV30によって厚み方向に引き出されたメモリセルアレイ40のビット線と接続され、平面バッファチップ20の平面状(2次元)に複数配置されている。
図3は、本実施形態におけるメモリセルアレイ40の一例を示す構成図である。
図3に示すように、メモリセルアレイ40は、複数のゲートプレート電極(10-SGS、10-0、・・・、10-30、10-31、10-SGD)が厚み方向(Z軸方向)に積層されている。なお、複数のゲートプレート電極(10-SGS、10-0、・・・、10-30、10-31、10-SGD)は、複数のプレート電極を有する3次元半導体チップの一例である。
図4に示すように、メモリセルアレイ40は、複数のメモリセルMCと、選択トランジスタ(TR1、TR2)とを直列に接続したNANDストリングNSを備えている。
NANDストリングNSは、例えば、ビット線(BL0~BL15)とGND(グランド)線との間に、接地用の選択トランジスタTR1と、32個のメモリセルMCと、データ用の選択トランジスタTR2とが直列に接続されている。
データ用の選択トランジスタTR2は、ビット線と、32個のメモリセルMCとの間に配置されるNMOSトランジスタであり、ゲート端子にSGD0~SGD15のいずれかの信号線が接続され、SGD0信号~SGD15信号のいずれかの信号により制御される。
なお、接地用の選択トランジスタTR1と、32個のメモリセルMCと、データ用の選択トランジスタTR2とのそれぞれの接続は、貫通電極であるセルピラーCPによって、複数のゲートプレート電極(10-SGS、10-0、・・・、10-30、10-31、10-SGD)を貫通して、厚み方向(Z軸方向)に接続されている。
また、SGD0信号~SGD15信号、SGS信号、及びCG0信号~CG31信号は、上述したアドレスデコーダ11及び制御回路13によって生成される。
図5に示すように、メモリセルアレイ40は、図4に示した例と同様に、複数のメモリセルMCと、選択トランジスタ(TR1、TR2)とを直列に接続したNANDストリングNSを備えている。
また、複数のNANDストリングNSは、ビット線(BL0~BL15)ごとに、接続され、ビット線ごとに、上述した1つのバッファ回路21に接続される。
このように、本実施形態におけるメモリセルアレイ40は、各メモリセルMCを厚み方向にセルピラーCPによって接続した3次元構造のフラッシュメモリである。
上述した図2において、半導体装置1からデータを読み出す際に、アドレス情報と、例えば、データ読み出しコマンドが半導体装置1に入力されると、まず、アドレスデコーダ11が、入力されたアドレス情報に基づいて、読み出すメモリセルMCを選択するための、SGD0信号~SGD15信号、SGS信号、及びCG0信号~CG31信号を生成する。
制御回路13は、データ読み出しコマンドに応じて、平面バッファ部200に読み出しデータを保持させるとともに、保持している読み出しデータを順次外部に出力させる。
これに対して、本実施形態による半導体装置1では、例えば、10ページ分(160KB)を並列処理可能であり、スループットを160MB/sに高速化させることができる。
これにより、本実施形態による半導体装置1は、メモリ半導体チップ10(メモリセルアレイ40)が、3次元的に構成されており、メモリ半導体チップ10のチップサイズをさらに縮小することができるとともに、アクセスをさらに高速化することができる。
これにより、本実施形態による半導体装置1は、例えば、従来技術のバンプを用いる場合に比べて、TSV30のビッチを著しく縮小化することが可能であり、平面バッファチップ20にさらに多くのバッファ回路21を配置することが可能である。よって、本実施形態による半導体装置1は、チップサイズをさらに縮小することができるとともに、アクセスをさらに高速化することができる。
次に、図面を参照して、第2の実施形態による半導体装置1aについて説明する。
図11に示すように、半導体装置1aは、例えば、NAND型フラッシュメモリ装置であり、メモリ半導体チップ10と、デコーダ10Aと、平面バッファチップ20と、TSV30とを備えている。
なお、図8において、上述した図1と同一の構成には同一の符号を付与して、その説明を省略する。
なお、本実施形態では、メモリ半導体チップ10と、平面バッファチップ20とは、デデコーダ10Aを経由して、TSV30により接続されている。デコーダ10Aは、メモリ半導体チップ10内に配置されている。
図12は、本実施形態におけるバッファデコーダ部50の一例を示す構成図である。
図12に示すように、バッファデコーダ部50は、Xバッファデコーダ51と、Yバッファデコーダ52と、デコーダスイッチ部53とを備えている。
Yバッファデコーダ52は、アドレス情報のうちのXバッファデコーダ51とは異なる3ビットをデコードして、Y0~Y7の選択信号を生成する。
なお、本実施形態では、1つのデコーダスイッチ部53に対して、1つのバッファ回路21が、TSV30により接続される。また、64本のビット線には、それぞれ、1つのNANDストリングNSが接続される。
図13は、本実施形態におけるデコーダスイッチ部53のY0線を選択する場合の構成図である。また、図14は、本実施形態におけるデコーダスイッチ部53のX0線を選択する場合の構成図である。
図13及び図14に示すように、デコーダスイッチ部53は、選択スイッチ部SW1と、選択スイッチ部SW2とを備える。
デコーダスイッチ部53は、選択スイッチ部SW1と、選択スイッチ部SW2とのマトリクスにより、64個のNANDストリングNSのうちから1つを選択して、TSV30により、バッファ回路21と接続する。
また、選択スイッチ部SW1及び選択スイッチ部SW2は、デコーダ10A上に配置されているものとする。
これにより、本実施形態による半導体装置1aは、バッファ回路21のサイズに応じて、適切な本数のビット線のうちから1つを選択して、バッファ回路21に接続することができる。
例えば、上記の各実施形態において、メモリセルアレイ40が、メモリセルMCを3次元的に配置したNAND型のメモリアレイである例を説明したが、これに限定されるものではなく、メモリ半導体チップ10の上に、メモリセルMCを平面状に配置したメモリアレイに適用してもよい。
また、上記の各実施形態において、半導体装置1(1a)は、フラッシュメモリ装置である例について説明したが、これに限定されるものではなく、他の半導体メモリに適用してもよい。
また、バッファデコーダ部50を備えずに、例えば、1つのNANDストリングNSに対して、1つのバッファ回路21が、TSV30により接続されるようにしてもよい。
10 メモリ半導体チップ
10-SGS、10-0、10-30、10-31、10-SGD ゲートプレート電極
10A デコーダ
11 アドレスデコーダ
12 電圧生成回路
13 制御回路
20 平面バッファチップ
21 バッファ回路
22 ビット配線層
23 層間絶縁層
24 コンタクトプラグ
30 TSV
40 メモリセルアレイ
50 バッファデコーダ部
51 Xバッファデコーダ
52 Yバッファデコーダ
53 デコーダスイッチ部
60 センスアンプ
200 平面バッファ部
CP セルピラー
MC メモリセル
NS NANDストリング
SW1、SW2 選択スイッチ部
TR1、TR2 選択トランジスタ
Claims (5)
- 複数のメモリセルを備えるメモリ半導体チップと、
前記メモリセルから読み出したデータ及び前記メモリセルに書き込みされるデータを保持し、保持した前記データを出力するバッファ回路を、前記複数のメモリセルのビット線の数に応じて複数備える半導体チップである平面バッファチップと、
前記メモリ半導体チップの前記メモリセルのビット線と、前記平面バッファチップの前記バッファ回路とを、前記メモリ半導体チップ及び平面バッファチップの厚み方向に、電気的に接続する電気的接続構造と、
前記バッファ回路の各々に対応して設けられて、前記バッファ回路と電気的に接続される複数のビット線を含むビット配線層とを備え、
前記ビット配線層は、前記平面バッファチップの上に積層して設けられ、
前記ビット配線層は、少なくとも2層であり、第1のビット配線層に前記複数のビット線のうちの少なくとも2つが配置され、第2のビット配線層に前記複数のビット線のうちの少なくとも2つが配置される、
ことを特徴とする半導体装置。 - 前記平面バッファチップの上には、前記各バッファ回路のビット線毎に設けられた前記ビット配線層が層間絶縁層を介して積層して設けられている
ことを特徴とする請求項1に記載の半導体装置。 - 所定の数の前記メモリセルのビット線のうちから1つを選択して、前記バッファ回路に接続するバッファデコーダ部を備える
ことを特徴とする請求項1又は請求項2に記載の半導体装置。 - 前記メモリ半導体チップは、前記メモリセルを含む複数のゲートプレート電極が厚み方向に積層されており、
前記電気的接続構造は、積層された前記ゲートプレート電極と、前記平面バッファチップとを電気的に接続する
ことを特徴とする請求項1から請求項3のいずれか一項に記載の半導体装置。 - 前記電気的接続構造は、前記メモリ半導体チップ及び前記平面バッファチップを厚み方向に貫通して、導体により接続する貫通電極である
ことを特徴とする請求項1から請求項4のいずれか一項に記載の半導体装置。
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