JP2022050956A - 半導体記憶装置 - Google Patents

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Abstract

【課題】製造コストの増加を抑制しつつ、半導体記憶装置の特性を向上する。【解決手段】実施形態の半導体記憶装置は、基板と、基板の上方に設けられるパッドと、基板とパッドとの間において第１方向に沿って積層される複数の第１導電体層と、複数の第１導電体層の上方に設けられる第２導電体層と、複数の第１導電体層内を第１方向に沿って延び、第２導電体層に接する第１半導体層と、第１半導体層と複数の第１導電体層との間に設けられる電荷蓄積層と、基板とパッドとの間を第１方向に沿って延びる第１コンタクトと、第２導電体層に接する第１部分と、第１コンタクトに接する第２部分と、第１部分及び第２部分の間を接続する第３部分と、を含む第１配線層と、を備える。第１配線層の第１部分及び第２部分は、第１方向に沿って、第２導電体層と、第１配線層の第３部分との間に位置する。【選択図】図６

Description

実施形態は、半導体記憶装置に関する。
半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。
特開２０１０－１２９６８６号公報
製造コストの増加を抑制しつつ、半導体記憶装置の特性を向上する。
実施形態の半導体記憶装置は、基板と、上記基板の上方に設けられるパッドと、上記基板と上記パッドとの間において第１方向に沿って積層される複数の第１導電体層と、上記複数の第１導電体層の上方に設けられる第２導電体層と、上記複数の第１導電体層内を上記第１方向に沿って延び、上記第２導電体層に接する第１半導体層と、上記第１半導体層と上記複数の第１導電体層との間に設けられる電荷蓄積層と、上記基板と上記パッドとの間を上記第１方向に沿って延びる第１コンタクトと、上記第２導電体層に接する第１部分と、上記第１コンタクトに接する第２部分と、上記第１部分及び上記第２部分の間を接続する第３部分と、を含む第１配線層と、を備える。上記第１配線層の第１部分及び第２部分は、上記第１方向に沿って、上記第２導電体層と、上記第１配線層の第３部分との間に位置する。
実施形態に係る半導体記憶装置を含むメモリシステムの構成の一例を示すブロック図。 実施形態に係る半導体記憶装置の構成の一例を示すブロック図。 実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための回路図。 実施形態に係る半導体記憶装置のメモリセルアレイの断面図。 実施形態に係る半導体記憶装置の一例を示す平面レイアウト。 図５のＶＩ－ＶＩ線に沿った半導体記憶装置の断面図。 図６のＶＩＩ領域に対応する半導体記憶装置の断面図。 図７のＶＩＩＩ－ＶＩＩＩ線に沿った半導体記憶装置の断面図。 実施形態の半導体記憶装置の製造工程を説明するための断面図。 実施形態の半導体記憶装置の製造工程を説明するための断面図。 実施形態の半導体記憶装置の製造工程を説明するための断面図。 実施形態の半導体記憶装置の製造工程を説明するための断面図。 実施形態の半導体記憶装置の製造工程を説明するための断面図。 実施形態の半導体記憶装置の製造工程を説明するための断面図。 実施形態の半導体記憶装置の製造工程を説明するための断面図。 実施形態の半導体記憶装置の製造工程を説明するための断面図。 第１変形例に係る半導体記憶装置の一例を示す断面図。 図１７のＸＶＩＩＩ－ＸＶＩＩＩ線に沿った半導体記憶装置の断面図。 第２変形例に係る半導体記憶装置の一例を示す断面図。
以下に、実施形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。
１． 実施形態
以下に、実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
１．１ 構成
実施形態に係る半導体記憶装置の構成について説明する。
１．１．１ メモリシステム
まず、メモリシステムの構成例について、図１を用いて説明する。図１は、実施形態に係る半導体記憶装置を含むメモリシステムの構成の一例を示すブロック図である。
メモリシステム３は、例えば、外部のホスト機器４と通信する。メモリシステム３は、ホスト機器４からのデータを記憶し、また、データをホスト機器４に読み出す。メモリシステム３は、例えば、ＳＳＤ（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ）やＳＤＴＭカード等である。
メモリシステム３は、半導体記憶装置１及びメモリコントローラ２を備える。
半導体記憶装置１は、複数のメモリセルトランジスタを備え、データを不揮発に記憶する。半導体記憶装置１は、メモリコントローラ２とＮＡＮＤバスによって接続される。
ＮＡＮＤバスは、ＮＡＮＤインタフェースに従った信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、／ＷＰ、／ＲＢ、及びＩＯ＜７：０＞の各々について、個別の信号線を介して送受信を行う。信号／ＣＥは、半導体記憶装置１をイネーブルにするための信号である。信号ＣＬＥは、信号ＣＬＥが“Ｈ（Ｈｉｇｈ）”レベルである間に半導体記憶装置１に流れる信号ＩＯ＜７：０＞がコマンドであることを半導体記憶装置１に通知する。信号ＡＬＥは、信号ＡＬＥが“Ｈ”レベルである間に半導体記憶装置１に流れる信号ＩＯ＜７：０＞がアドレスであることを半導体記憶装置１に通知する。信号／ＷＥは、信号／ＷＥが“Ｌ（Ｌｏｗ）”レベルである間に半導体記憶装置１に流れる信号ＩＯ＜７：０＞を半導体記憶装置１に取り込むことを指示する。信号／ＲＥは、半導体記憶装置１に信号ＩＯ＜７：０＞を出力することを指示する。信号／ＷＰは、データの書込み及び消去の禁止を半導体記憶装置１に指示する。信号／ＲＢは、半導体記憶装置１がレディ状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示す。信号ＩＯ＜７：０＞は、例えば８ビットの信号である。
信号ＩＯ＜７：０＞は、半導体記憶装置１とメモリコントローラ２との間で送受信され、コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＡＴを含む。データＤＡＴは、書込みデータ及び読出しデータを含む。
メモリコントローラ２は、ホスト機器４から命令を受取り、受け取った命令に基づいて半導体記憶装置１を制御する。具体的には、メモリコントローラ２は、ホスト機器４から書込みを指示されたデータを半導体記憶装置１に書き込み、ホスト機器４から読出しを指示されたデータを半導体記憶装置１から読み出してホスト機器４に送信する。
以上で説明したメモリシステム３を使用するホスト機器４としては、例えばデジタルカメラやパーソナルコンピュータ等が挙げられる。
１．１．２ メモリコントローラ
図１に示されるように、メモリコントローラ２は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）２０、内蔵メモリ２１、バッファメモリ２２、ＮＡＮＤ Ｉ／Ｆ（ＮＡＮＤインタフェース回路）２３、及びホスト Ｉ／Ｆ（ホストインタフェース回路）２４を含む。メモリコントローラ２は、例えばＳｏＣ（Ｓｙｓｔｅｍ－ｏｎ－ａ－ｃｈｉｐ）として構成される。
ＣＰＵ２０は、メモリコントローラ２全体の動作を制御する。ＣＰＵ２０は、例えば、ホスト機器４から受信したデータの読出し命令に応答して、ＮＡＮＤインタフェースに基づく読出しコマンドを半導体記憶装置１に対して発行する。この動作は、書込み及び消去の場合についても同様である。
内蔵メモリ２１は、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の半導体メモリであり、ＣＰＵ２０の作業領域として使用される。内蔵メモリ２１は、半導体記憶装置１を管理するためのファームウェア、及び各種の管理テーブル等を記憶する。
バッファメモリ２２は、メモリコントローラ２が半導体記憶装置１から受信した読出しデータや、ホスト機器４から受信した書込みデータ等を一時的に記憶する。
ＮＡＮＤインタフェース回路２３は、ＮＡＮＤバスを介して半導体記憶装置１と接続され、半導体記憶装置１との通信を司る。ＮＡＮＤインタフェース回路２３は、ＣＰＵ２０の指示により、コマンドＣＭＤ、アドレスＡＤＤ、及び書込みデータを半導体記憶装置１に送信する。また、ＮＡＮＤインタフェース回路２３は、半導体記憶装置１から読出しデータを受信する。
ホストインタフェース回路２４は、ホストバスを介してホスト機器４と接続され、メモリコントローラ２とホスト機器４との間の通信を司る。ホストインタフェース回路２４は、例えば、ホスト機器４から受信した命令及びデータを、それぞれＣＰＵ２０及びバッファメモリ２２に転送する。
１．１．３ 半導体記憶装置
次に、実施形態に係る半導体記憶装置１の構成例について、図２を用いて説明する。図２は、実施形態に係る半導体記憶装置１の構成の一例を示すブロック図である。
半導体記憶装置１は、メモリセルアレイ１０、入出力回路１１、ロジック制御回路１２、レジスタ１３、シーケンサ１４、電圧生成回路１５、ロウデコーダ１６、及びセンスアンプモジュール１７を含む。レジスタ１３は、アドレスレジスタ１３－１、及びコマンドレジスタ１３－２を含む。
メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫｍ（ｍは１以上の整数）を含む。各ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルトランジスタの集合であり、例えばデータの消去単位として使用される。すなわち、同一ブロックＢＬＫ内に含まれるメモリセルトランジスタに記憶されるデータは、一括して消去される。メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルトランジスタは、１本のビット線及び１本のワード線に関連付けられる。メモリセルアレイ１０の詳細な構成については後述する。
入出力回路１１は、信号ＩＯ＜７：０＞を、メモリコントローラ２との間で送受信する。入出力回路１１は、信号ＩＯ＜７：０＞内のアドレスＡＤＤ及びコマンドＣＭＤを、それぞれアドレスレジスタ１３－１、及びコマンドレジスタ１３－２に転送する。また、入出力回路１１は、センスアンプモジュール１７とデータＤＡＴを送受信する。
ロジック制御回路１２は、メモリコントローラ２から、例えば、信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、及び／ＷＰを受信し、当該受信した信号に基づいて、入出力回路１１を制御する。また、ロジック制御回路１２は、信号／ＲＢを生成し、メモリコントローラ２に送信する。
レジスタ１３は、種々の信号を記憶する。アドレスレジスタ１３－１、及びコマンドレジスタ１３－２はそれぞれ、入出力回路１１から転送されるアドレスＡＤＤ及びコマンドＣＭＤを記憶する。アドレスレジスタ１３－１は、アドレスＡＤＤをロウデコーダ１６及びセンスアンプモジュール１７に転送し、コマンドレジスタ１３－２は、コマンドＣＭＤをシーケンサ１４に転送する。
シーケンサ１４は、コマンドレジスタ１３－２からコマンドＣＭＤを受け取り、受け取ったコマンドＣＭＤに基づくシーケンスに従って半導体記憶装置１全体を制御する。
電圧生成回路１５は、シーケンサ１４からの指示に基づいて、書込み動作及び読出し動作等に使用される電圧を生成し、生成した電圧を、メモリセルアレイ１０、ロウデコーダ１６、及びセンスアンプモジュール１７等に供給する。
ロウデコーダ１６は、アドレスレジスタ１３－１からアドレスＡＤＤ中のブロックアドレスを受け取り、当該ブロックアドレスに基づいてブロックＢＬＫ０～ＢＬＫｍ（ｍは１以上の整数）のいずれかを選択する。ロウデコーダ１６は、選択したブロックＢＬＫにおける複数のワード線に対応するロウ方向を選択し、電圧生成回路１５から供給された電圧を選択ワード線に印加する。
センスアンプモジュール１７は、データ読出し時には、メモリセルアレイ１０内の読み出し動作の対象となるメモリセルトランジスタの閾値電圧をセンスして読出しデータを生成し、生成した読出しデータを入出力回路１１に転送する。また、センスアンプモジュール１７は、データ書込み時には、入出力回路１１から書込みデータを受け取り、受け取った書込みデータをメモリセルアレイ１０に転送する。
１．１．４ メモリセルアレイ
次に、実施形態に係る半導体記憶装置１のメモリセルアレイ１０の構成について、図３を用いて説明する。図３は、実施形態に係る半導体記憶装置１のメモリセルアレイ１０の構成を説明するための回路図の一例である。
図３に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、及びＳＵ３）を含む。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。
ＮＡＮＤストリングＮＳの各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）と、選択トランジスタＳＴ１と、選択トランジスタＳＴ２と、を備える。なお、各々のＮＡＮＤストリングＮＳに備えられるメモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、４８個、６４個、９６個、１２８個等であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、制御ゲート部と電荷蓄積部とを含む積層ゲートを備える。各メモリセルトランジスタＭＴは、選択トランジスタＳＴ１及びＳＴ２の間に、直列接続される。
あるブロックＢＬＫ内において、ストリングユニットＳＵ０～ＳＵ３の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。また、ブロックＢＬＫ内の全てのストリングユニットＳＵの選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。なお、選択ゲート線ＳＧＳは、選択ゲート線ＳＧＤと同様に、ストリングユニットＳＵ０～ＳＵ３の選択トランジスタＳＴ２のゲートがそれぞれ選択ゲート線ＳＧＳ０～ＳＧＳ３（図示せず）に接続されてもよい。同一のブロックＢＬＫ内のメモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に接続される。すなわち、ワード線ＷＬは、同一のブロックＢＬＫ内の全てのストリングユニットＳＵに共通接続されており、選択ゲート線ＳＧＳは、同一のブロックＢＬＫ内の全てのストリングユニットＳＵに共通接続される。一方、選択ゲート線ＳＧＤは、同一のブロックＢＬＫ内のストリングユニットＳＵの１つのみに接続される。
また、メモリセルアレイ１０内でマトリクス状に配置されたＮＡＮＤストリングＮＳのうち、同一行にあるＮＡＮＤストリングＮＳの選択トランジスタＳＴ１の他端は、ｋ（ｋは２以上の整数）本のビット線ＢＬ（ＢＬ０～ＢＬ（ｋ－１））のいずれかに接続される。また、ビット線ＢＬは、複数のブロックＢＬＫにわたって、同一列のＮＡＮＤストリングＮＳに共通接続される。
また、選択トランジスタＳＴ２の他端は、ソース線ＳＬに接続される。ソース線ＳＬは、複数のブロックＢＬＫにわたって、複数のＮＡＮＤストリングＮＳに共通接続される。
上述のとおり、データの消去は、例えば、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴに対して一括して行われる。これに対して、データの読出し及び書込みは、いずれかのブロックＢＬＫのいずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに共通接続された複数のメモリセルトランジスタＭＴにつき、一括して行われ得る。このような、１つのストリングユニットＳＵ中でワード線ＷＬを共有するメモリセルトランジスタＭＴの組は、例えば、メモリセルユニットＭＵと称される。つまり、メモリセルユニットＭＵは、一括して書込み、又は読出し動作が実行され得るメモリセルトランジスタＭＴの組である。
メモリセルユニットＭＵ内の複数のメモリセルトランジスタＭＴの各々に記憶された１ビットのデータのデータ列の単位が「ページ」として定義される。例えば、メモリセルトランジスタＭＴが２ビットを記憶可能な場合、メモリセルユニットＭＵには、２ページ分のデータが記憶される。なお、メモリセルトランジスタＭＴは、２ビットに限らず、３ビット以上のデータが記憶可能に構成されていてもよい。
１．１．５ メモリセルアレイの構造
次に、メモリセルアレイ１０の構造について、図４を用いて説明する。図４は、実施形態に係る半導体記憶装置１のメモリセルアレイ１０の断面構造の一例である。
なお、以下で参照される図面において、Ｘ方向はビット線ＢＬの延伸方向に対応し、Ｙ方向はワード線ＷＬの延伸方向に対応する。Ｚ１方向は半導体記憶装置１の半導体基板から電極パッドに向かう方向に対応し、Ｚ２方向は半導体記憶装置１の電極パッドから半導体基板に向かう方向に対応する。Ｚ１方向及びＺ２方向のいずれかを限定しない場合は、Ｚ方向と表記する。なお、以降の説明において、ある構成要素がＸＹ面内に広がる２つの面（又は端部）を有し、当該２つの面（又は端部）がＺ方向に沿って並ぶ場合、当該２つの面（又は端部）のうち、電極パッド側を第１面（第１端）、半導体基板側を第２面（第２端）とする。
メモリセルアレイ１０は、Ｚ方向において半導体記憶装置１の電極パッドと半導体基板との間に設けられ、導電体層３０～３５、及び複数のメモリピラーＭＰ（図４中、一部のみ図示）を含む。
導電体層３０は、例えばＸＹ平面に沿って広がった板状に形成される。導電体層３０は、ソース線ＳＬとして使用される。導電体層３０は、導電材料により構成され、例えば不純物を添加されたＮ型半導体、または金属材料が用いられる。また、導電体層３０は、例えば半導体と金属との積層構造であってもよい。
導電体層３０の第２面上には、絶縁体層５０が積層される。絶縁体層５０の第２面上には、導電体層３１が積層される。導電体層３１は、例えばＸＹ平面に沿って広がった板状に形成される。導電体層３１は、選択ゲート線ＳＧＳとして使用される。導電体層３１は、例えばタングステンを含む。
導電体層３１の第２面上には、絶縁体層５１が積層される。絶縁体層５１の第２面上には、８個の導電体層３２及び８個の絶縁体層５２が、Ｚ２方向に向かって導電体層３２、絶縁体層５２、・・・、導電体層３２、絶縁体層５２の順に積層される。導電体層３２は、例えばＸＹ平面に沿って広がった板状に形成される。８個の導電体層３２は、Ｚ２方向に沿って導電体層３１側から順に、それぞれワード線ＷＬ０～ＷＬ７として使用される。導電体層３２は、例えばタングステンを含む。
最も半導体基板側の絶縁体層５２の第２面上には、導電体層３３が積層される。導電体層３３は、例えばＸＹ平面に沿って広がった板状に形成される。導電体層３３は、選択ゲート線ＳＧＤとして使用される。導電体層３３は、例えばタングステンを含む。導電体層３３は、例えばスリットＳＨＥによって、ストリングユニットＳＵ毎に電気的に切断される。
導電体層３３の第２面上には、絶縁体層５３が積層される。絶縁体層５３の第２面上には、導電体層３４が積層される。導電体層３４は、Ｘ方向に沿って延伸して設けられ、ビット線ＢＬとして機能する。
導電体層３４より電極パッド側において、複数のメモリピラーＭＰが、Ｚ２方向に沿って延伸して設けられ、導電体層３１～３３を貫通する。
メモリピラーＭＰの各々は、例えばコア部材９０、半導体膜９１、トンネル絶縁膜９２、電荷蓄積膜９３、ブロック絶縁膜９４、及び半導体部９５を含む。
コア部材９０はＺ２方向に沿って延伸して設けられる。コア部材９０の第２端は、導電体層３３よりも半導体基板側に位置し、コア部材９０の第１端は、導電体層３１よりも電極パッド側に位置する。コア部材９０は、例えば酸化シリコンを含む。
半導体膜９１は、コア部材９０の側面を覆うように設けられる。半導体膜９１の第２端は、コア部材９０の第２端よりも、半導体基板側に位置する。半導体膜９１の第１端は、コア部材９０の第１端を覆い、導電体層３０に接する。半導体膜９１は、例えばポリシリコンを含む。
トンネル絶縁膜９２は、半導体膜９１の側面を覆う。トンネル絶縁膜９２は、例えば酸化シリコンを含む。
電荷蓄積膜９３は、トンネル絶縁膜９２の側面を覆う。電荷蓄積膜９３は、例えばトラップ準位を有する絶縁体（例えば、窒化シリコン）を含む。
ブロック絶縁膜９４は、電荷蓄積膜９３の側面を覆う。ブロック絶縁膜９４は、例えば酸化シリコンを含む。
半導体部９５は、コア部材９０の第２端を覆うように設けられる。半導体部９５の側面は、コア部材９０の第２端よりも半導体基板側に位置する半導体膜９１の内壁部分を覆う。半導体部９５の第２面は、導電体層３５に接触する。導電体層３５は、導電体層３４に接続され、メモリピラーＭＰと導電体層３４とが電気的に接続される。
以上で説明したメモリピラーＭＰの構造において、メモリピラーＭＰと導電体層３１とが交差した部分は、選択トランジスタＳＴ２として機能する。また、メモリピラーＭＰと導電体層３２とが交差した部分は、メモリセルトランジスタＭＴとして機能する。また、メモリピラーＭＰと導電体層３３とが交差した部分は、選択トランジスタＳＴ１として機能する。また、半導体膜９１は、メモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴ１、及びＳＴ２のそれぞれのチャネルとして機能する。また、電荷蓄積膜９３は、メモリセルトランジスタＭＴの電荷蓄積部として機能する。
なお、以上の説明において、電荷蓄積膜９３が、メモリピラーＭＰ内に連続膜として設けられる例を示したが、本実施形態はこれに限られるものではない。例えば、電荷蓄積膜９３は、ＮＡＮＤストリングＮＳ内の複数のメモリセルトランジスタＭＴの各々に対して個別に分離して設けられていてもよい。この場合、当該個別に分離して設けられた電荷蓄積膜９３は、ポリシリコン、又はチタン、タングステン、及びルテニウムから選択される少なくとも１つを含む金属を含んでもよい。
１．１．６ 半導体記憶装置の構造
以下に、実施形態に係る半導体記憶装置１の構造の一例について説明する。
１．１．６．１ 半導体記憶装置の平面レイアウト
実施形態に係る半導体記憶装置１の平面レイアウトについて、図５を用いて説明する。図５は、実施形態に係る半導体記憶装置１の平面レイアウトの一例である。
図５に示すように、半導体記憶装置１は、例えば、ＸＹ平面視において、メモリ領域ＭＺ、コンタクト領域ＣＳＺ、パッド領域ＰＤＺ、及び外周領域ＯＰＺを含む矩形状を有する。メモリ領域ＭＺ、コンタクト領域ＣＳ、パッド領域ＰＤＺは、例えば、各々が矩形状を有し、この順にＸ方向に沿って並ぶ。外周領域ＯＰＺは、メモリ領域ＭＺ、コンタクト領域ＣＳ、パッド領域ＰＤＺをＸＹ平面内で囲むように配置される。
メモリ領域ＭＺは、メモリセルアレイ１０を含む領域である。
コンタクト領域ＣＳＺは、メモリセルアレイ１０とセンスアンプモジュール１７等の各種回路とを接続するための接続部が設けられる領域である。
パッド領域ＰＤＺは、メモリコントローラ２等の外部機器と半導体記憶装置１とを接続するための電極パッドが設けられる領域である。
外周領域ＯＰＺは、チップ端部を含む領域である。外周領域ＯＰＺは、例えば、半導体記憶装置１の製造工程で配線層を形成する際に使用される位置合わせパターン、及びスクライブ線等が設けられる領域である。
１．１．６．２ 半導体記憶装置の断面構造
実施形態に係る半導体記憶装置１の断面構造について、図６を用いて説明する。図６は、図５のＶI－ＶI線に沿った半導体記憶装置１の断面構造の一例である。
図６に示すように、半導体記憶装置１は、回路チップ１－１とメモリチップ１－２とが貼り合わせられた構成を有する。回路チップ１－１は、半導体基板７０と、当該半導体基板７０上に形成された各種回路１１～１７と、を含む。メモリチップ１－２は、メモリセルアレイ１０、及び電極パッドＰＤを含む。
まず、回路チップ１－１の断面構造について説明する。
外周領域ＯＰＺを除く領域において、各種回路１１～１７が形成される。図６では、例として、各種回路１１～１７内に含まれる構成の例として、いくつかのトランジスタＴＲが示される。
回路チップ１－１は、半導体基板７０、当該半導体基板７０の第１面上に設けられたゲート電極８０、及び導電体層８１～８４を含む。
半導体基板７０の第１面上には、絶縁体層５７が設けられる。絶縁体層５７内には、複数のゲート電極８０、及び複数の導電体層８１～８４が設けられる。絶縁体層５７は、例えば酸化シリコンである。
半導体基板７０内には、ソース及びドレイン（図示せず）が間隔をあけて形成される。半導体基板７０の第１面上のうち、ソース及びドレインの間の領域には、ゲート絶縁膜（図示せず）を介してゲート電極８０が設けられる。このような構成により、半導体基板７０の第１面側に、ＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）構造を有するトランジスタＴＲが形成される。
トランジスタＴＲのソース及びドレイン上には、例えば柱状のコンタクトとして機能する複数の導電体層８１のうちいずれかが設けられる。導電体層８１の第１面上には、複数の導電体層８２のうちいずれかが設けられる。導電体層８２の第１面上には、例えば柱状のコンタクトとして機能する複数の導電体層８３のうちいずれかが設けられる。導電体層８３の第１面上には、複数の導電体層８４のうちいずれかが設けられる。
複数の導電体層８４は、例えばメモリ領域ＭＺ、コンタクト領域ＣＳＺ、及びパッド領域ＰＤＺに設けられ、回路チップ１－１の第１面において、回路チップ１－１とメモリチップ１－２とを電気的に接続するための接続パッドＢＰとして機能する。
次に、メモリチップ１－２の断面構造について説明する。
メモリチップ１－２は、導電体層３６、３７、３８、及び３９、メモリセルアレイ１０、配線層６０ａ、６０ｂ、及び６０ｃ、並びに電極パッドＰＤを含む。
メモリチップ１－２において、回路チップ１－１の第１面上に、絶縁体層５４が設けられる。絶縁体層５４は、例えば酸化シリコンを含む。絶縁体層５４内には、導電体層３６～３９、及びメモリセルアレイ１０が設けられる。
メモリチップ１－２の第２面において、回路チップ１－１の複数の導電体層８４の各々の第１面上に、接続パッドＢＰとして機能する複数の導電体層３６のうちいずれかが設けられる。すなわち、複数の導電体層３６は、複数の導電体層８４に対応して、メモリ領域ＭＺ、コンタクト領域ＣＳＺ、及びパッド領域ＰＤＺに設けられる。これにより、回路チップ１－１とメモリチップ１－２とが、複数の導電体層３６及び８４によって、電気的に接続される。
メモリ領域ＭＺ内の導電体層３６より電極パッドＰＤ側には、メモリセルアレイ１０が設けられる。メモリセルアレイ１０は、導電体層３４が半導体基板７０側に配置され、導電体層３０が電極パッドＰＤ側に配置されるように設けられる。導電体層３４の第２面は、例えば柱状のコンタクトとして機能する導電体層３７を介して、メモリ領域ＭＺ内の導電体層３６の第１面に接続される。導電体層３０の第１面は、絶縁体層５４の第１面と同等の高さに位置する。
コンタクト領域ＣＳＺ内の導電体層３６の第１面上には、コンタクトとして機能する導電体層３８が設けられる。導電体層３８の第１端は、導電体層３０の第１面、及び絶縁体層５４の第１面よりも電極パッドＰＤ側に位置する。
パッド領域ＰＤＺ内の導電体層３６の第１面上には、コンタクトとして機能する導電体層３９が設けられる。導電体層３９の第１端は、導電体層３０の第１面、及び絶縁体層５４の第１面よりも電極パッドＰＤ側に位置する。
配線層６０ａ、６０ｂ、及び６０ｃは、導電体層３０及び絶縁体層５４より電極パッドＰＤ側に設けられ、例えばアルミニウムを含む。配線層６０ａは、メモリ領域ＭＺ及びコンタクト領域ＣＳＺにわたって設けられる。配線層６０ｂは、パッド領域ＰＤＺに設けられる。配線層６０ｃは、外周領域ＯＰＺに設けられる。配線層６０ａ及び６０ｂは、コンタクト領域ＣＳＺ及びパッド領域ＰＤＺの間の領域（離間部ＤＩＶ１）において離間する。配線層６０ｂ及び６０ｃは、パッド領域ＰＤＺ及び外周領域ＯＰＺの間の領域（離間部ＤＩＶ２）において離間する。
配線層６０ａは、Ｘ方向に沿って延び、互いにＸ方向に沿って並ぶ部分ＣＴ１、ＣＴ２、及びＸＬ１を含む。部分ＣＴ１は、導電体層３０の第１面の少なくとも一部に接触する。部分ＣＴ２は、導電体層３８の第１面及び絶縁体層５４の第１面のうち導電体層３８の第１端を囲む領域に接触する。部分ＸＬ１は、導電体層３０の第１面及び絶縁体層５４の第１面に接触しない位置において、部分ＣＴ１及びＣＴ２の間を接続する。すなわち、配線層６０ａは、導電体層３０と導電体層３８との間を電気的に接続する。
配線層６０ｂは、Ｘ方向に沿って延び、互いにＸ方向に沿って並ぶ部分ＣＴ３及びＸＬ２を含む。部分ＣＴ３は、導電体層３９の第１面及び絶縁体層５４の第１面のうち導電体層３９の第１端を囲む領域に接触する。部分ＸＬ２は、絶縁体層５４の第１面に接触しない位置において、部分ＣＴ３及び電極パッドＰＤの間を接続する。すなわち、配線層６０ｂは、電極パッドＰＤと導電体層３９との間を電気的に接続する。
配線層６０ｃは、絶縁体層５４の第１面に接触する部分ＤＭを含む。部分ＤＭが接触する絶縁体層５４の第１面の一部は、後述する半導体記憶装置１の製造プロセスにおける位置合わせパターンとして使用される。
電極パッドＰＤは、配線層６０ｂの部分ＸＬ２の第１面上に設けられる。電極パッドＰＤは、例えばボンディングワイヤ、はんだボール、金属バンプ等により実装基板や外部機器等に接続され得る。電極パッドＰＤは、例えば銅を含む。
絶縁体層５４及び導電体層３０の各々の第１面上のうち配線層６０ａ～６０ｃと接触しない領域において、部分ＸＬ１及びＸＬ２の第２面の高さまで、絶縁体層５５が設けられる。絶縁体層５５は、例えば酸化シリコンを含む。
配線層６０ａ、配線層６０ｃ、及び絶縁体層５５の各々の第１面上、並びに配線層６０ｂの第１面上のうち電極パッドＰＤが設けられる領域以外の領域には、絶縁体層５６が設けられる。絶縁体層５６は、パッシベーション膜として使用され、例えば酸化シリコンを含む。
１．１．６．３ 配線層及びその周辺の構造
次に、配線層６０ａ～６０ｃ、導電体層３８及び３９、並びに絶縁体層５５の構造について、図７を用いて説明する。図７は、図６のＶＩＩ領域を拡大した図である。なお、図７では、図を見易くするために絶縁体層５６の構成が省略される。
図７に示されるように、絶縁体層５５は、例えば複数の部分５５－１、５５－２、５５－３、５５－４、及び５５－５を含む。Ｘ方向における部分５５－１の一端、及びＸ方向における部分５５－２の一端は、部分ＣＴ１をＸ方向に挟む。Ｘ方向における部分５５－２の他端、及びＸ方向における部分５５－３の一端は、部分ＣＴ２をＸ方向に挟む。Ｘ方向における部分５５－３の他端、及びＸ方向における部分５５－４の一端は、部分ＣＴ３をＸ方向に挟む。Ｘ方向における部分５５－４の他端、及びＸ方向における部分５５－５の一端は、部分ＤＭをＸ方向に挟む。
複数の部分５５－１～５５－５の各々は、互いに同等の厚さｄを有する。複数の部分５５－１～５５－５の各々の第２面は、導電体層３０及び絶縁体層５４の各々の第１面と同等の高さに位置する（すなわち、導電体層３０及び絶縁体層５４の各々の第１面に接する）。これにより、複数の部分５５－１～５５－５の各々の第１面は、互いに同等の高さに位置する。このため、配線層６０ａ、６０ｂ、及び６０ｃのうち複数の部分５５－１～５５－５の各々の第１面上に設けられる部分（部分ＸＬ１及びＸＬ２を含む）の第２面は、互いに同等の高さに位置する。
導電体層３８の第１面は、部分５５－１～５５－５の各々の第２面より間隔ｄ１だけ高く、部分５５－１～５５－５の各々の第１面より間隔ｄ２（ｄ２＝ｄ－ｄ１）だけ低い位置に位置する。導電体層３９の第１面は、例えば導電体層３８の第１面と同等の高さに位置する。
次に、図８を参照して、配線層６０ａ～６０ｃのＸＹ平面に沿う断面の構成について説明する。図８は、図７のＶＩＩＩ－ＶＩＩＩ線に沿った半導体記憶装置１の断面図である。
図８に示されるように、ＸＹ平面において、部分ＣＴ１は、例えばＸ方向に平行な辺と、当該Ｘ方向に平行な辺よりも長いＹ方向に平行な辺とを有する矩形状に設けられる。部分ＣＴ１のＹ方向に沿った長さは、例えば導電体層３０（図８中、鎖線で示される）のＹ方向に沿った長さよりも短い。
ＸＹ平面において、例えば各種回路１１～１７のうち互いに異なる回路に接続される複数の導電体層３８が、Ｙ方向に沿って並ぶように設けられる。複数の導電体層３８は、例えば部分ＣＴ１のＹ方向に沿った一端から他端の範囲内に設けられる。
部分ＣＴ２は、複数の導電体層３８をＸＹ平面において囲み、例えばＸ方向に平行な辺と、当該Ｘ方向に平行な辺よりも長いＹ方向に平行な辺とを有する矩形状に設けられる。
ＸＹ平面において、例えば各種回路１１～１７のうち互いに異なる回路に接続される複数の導電体層３９が、Ｙ方向に沿って並ぶように設けられる。
また、半導体記憶装置１の第１面において複数の電極パッドＰＤ（図８中、一点鎖線で示される）が、Ｙ方向に沿って並ぶように設けられる。
ＸＹ平面において、例えば各々がＸ方向に平行な辺と、Ｙ方向に平行な辺とを有し、互いに電気的に切断される複数の部分ＣＴ３が、Ｙ方向に沿って並ぶように設けられる。複数の部分ＣＴ３の各々は、Ｙ方向に沿って並ぶ２つの導電体層３９の組をＸＹ平面において囲む。複数の部分ＣＴ３の各々は、互いに電気的に切断される複数の配線層６０ｂのうちいずれかに含まれ、対応する配線層６０ｂの一部（図８中、点線で示される）によって、対応する電極パッドＰＤに接続される。これにより、上述の組に含まれる２つの導電体層３９は、複数の電極パッドＰＤのうちいずれか共通の電極パッドＰＤに接続される。
なお、図８の例では、８つの導電体層３８が、導電体層３０のＹ方向に沿った一端から他端の範囲内に設けられる例を示したが、複数の導電体層３８の数、及び複数の導電体層３８が設けられる範囲はこれに限られない。複数の導電体層３８の数は、７つ以下、又は９つ以上でもよい。また、複数の導電体層３８は、例えば複数の電極パッドＰＤのうちいずれかのＹ方向に沿った一端から他端の範囲内のみに設けられてもよい。
また、図８の例では、２つの導電体層３９が同一の電極パッドＰＤに接続される例を示したが、同一の電極パッドＰＤに接続される導電体層３９の数はこれに限られない。例えば、１つの電極パッドＰＤに対して、１つ、又は３つ以上の導電体層３９が設けられてもよい。この場合、複数の部分ＣＴ３の各々は、１つ、又は３つ以上の導電体層３９をＸＹ平面において囲む。
１．２ 半導体記憶装置の製造方法
以下に、実施形態に係る半導体記憶装置１の製造工程の一例について、図９～図１６を用いて説明する。図９～図１６のそれぞれは、実施形態に係る半導体記憶装置１の製造工程における半導体記憶装置１の断面構造の一例を示す。なお、図９～図１１に示される各製造工程の断面図に示された領域は、図６に示した半導体記憶装置１のメモリチップ１－２の領域を上下反転させた領域に対応する。また、図１２～図１６に示される各製造工程の断面図に示された領域は、図６に示した領域に対応する。
まず、図９に示されるように、半導体基板１００の第２面上に、犠牲層１０１が島状に形成される。具体的には、犠牲層１０１は、半導体基板１００の第２面上にわたって形成された後、リソグラフィ及び異方性エッチングを用いた処理により、例えば部分ＣＴ１～ＣＴ３、及びＤＭが形成される予定の領域を除いて除去される。犠牲層１０１は、例えば窒化シリコン等を含む。
次に、図１０に示されるように、半導体基板１００の第２面のうち犠牲層１０１が除去された領域を埋めるように、絶縁体層５５が形成される。絶縁体層５５は、例えば犠牲層１０１に対して平坦となるように形成される。具体的には、まず半導体基板１００及び犠牲層１０１の第２面上に、絶縁体層５５が、例えばＺ２方向に沿って略一様な厚さとなるように形成される。そして、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等の処理により平坦化される。
次に、図１１に示されるように、メモリセルアレイ１０、及び導電体層３６～３９が形成される。具体的には、例えばメモリセルアレイ１０が、犠牲層１０１及び絶縁体層５５の第２面のうち、部分ＣＴ１に対応する領域に設けられた犠牲層１０１を含み、かつ部分ＣＴ２、ＣＴ３、及びＤＭに対応する領域に設けられた犠牲層１０１を含まない領域上に形成される。続いて、メモリセルアレイ１０を覆うように絶縁体層５４が形成される。絶縁体層５４には、リソグラフィ、及び異方性エッチング等を用いた処理により、導電体層３７～３９が形成される予定の領域にホールが形成される。絶縁体層５４に形成されたホールを埋めるように、導電体層３７～３９が形成される。導電体層３７～３９が形成された後、複数の導電体層３６が、対応する導電体層３７～３９の第２端に接するようにそれぞれ形成される。
上述した図１１に関する工程において、メモリセルアレイ１０内の導電体層３０は、部分ＣＴ１が形成される予定の領域の犠牲層１０１に接するように形成される。導電体層３８は、導電体層３８の第１面が、部分ＣＴ２が形成される予定の領域の犠牲層１０１に接し、かつ当該犠牲層１０１の第１面と第２面との間に位置する（すなわち、半導体基板１００に接触しない）ように形成される。導電体層３９は、導電体層３９の第１面が、部分ＣＴ３が形成される予定の領域の犠牲層１０１に接し、かつ当該犠牲層１０１の第１面と第２面との間に位置する（すなわち、半導体基板１００に接触しない）ように形成される。
次に、図１２に示されるように、メモリチップ１－２と、図示しない工程により形成された回路チップ１－１とが、貼合処理によって、貼り合わせられる。具体的には、メモリチップ１－２の一端に含まれ、接続パッドＢＰとして機能する導電体層３６と、回路チップ１－１の一端に含まれ、接続パッドＢＰとして機能する導電体層８４と、が対向するように配置される。そして、熱処理によって対向する接続パッドＢＰ同士が接合される。なお、回路チップ１－１は、メモリチップ１－２と異なる半導体基板７０を用いて形成されるため、図９～図１１に示されるメモリチップ１－２を形成する工程と、回路チップ１－１を形成する工程とは、並行して進められ得る。
次に、図１３に示されるように、ＣＭＰ等により、半導体基板１００が除去され、犠牲層１０１が、半導体記憶装置１の第１面に露出する。
次に、図１４に示されるように、ウェットエッチング又はドライエッチングによって、犠牲層１０１が選択的に除去される。本工程によって、部分ＣＴ１、ＣＴ２、ＣＴ３、ＤＭが設けられる予定の領域が、半導体記憶装置１の第１面に露出する。
次に、図１５に示されるように、例えば半導体記憶装置１の第１面に露出した部分ＤＭが設けられる予定の領域を位置合わせパターンとして使用して、配線層６０ａ、６０ｂ、及び６０ｃが形成される。具体的には、絶縁体層５５の第１面上、導電体層３０及び絶縁体層５４の第１面のうち絶縁体層５５が設けられない部分の上、並びに導電体層３８及び３９の第１面上に、配線層が、Ｚ方向に沿った厚さが略一様となるように形成される。そして、例えばリソグラフィ及びエッチングを用いた処理等によって、分断部ＤＩＶ１及びＤＩＶ２が形成され、配線層が配線層６０ａ、６０ｂ、及び６０ｃに分離される。本工程により、部分ＣＴ１～ＣＴ３、及びＤＭが形成される。
次に、図１６に示されるように、電極パッドＰＤ、及び電極パッドＰＤの第１面に開口部を有する絶縁体層５６が形成される。まず、部分ＸＬ２の第１面上に、電極パッドＰＤが形成される。そして、半導体記憶装置１の第１端に、開口部を除いて、絶縁体層５６が形成される。
なお、以上で説明した製造工程はあくまで一例であり、各製造工程の間にはその他の処理が挿入されてもよいし、製造工程の順番が入れ替えられてもよい。
１．３ 効果
実施形態によれば、製造コストの増加を抑制しつつ、半導体記憶装置の特性を向上することができる。実施形態の効果について、以下に説明する。
実施形態によれば、メモリチップ１－２の製造工程において、犠牲層１０１は、半導体基板１００の第２面上の部分ＣＴ１～ＣＴ３、及びＤＭに対応する領域に、互いに離間して形成される。絶縁体層５５は、犠牲層１０１の互いに離間した領域を埋め込み、かつ第２面が犠牲層１０１の第２面に対して平坦になるように形成される。メモリチップ１－２と回路チップ１－１とが貼り合わせられた後、半導体基板１００及び犠牲層１０１は除去される。そして、犠牲層１０１が除去されてパターンが形成されたメモリチップ１－２の第１面上に、配線層６０ａ～６０ｃが形成される。
このような製造方法により製造された半導体記憶装置１において、配線層６０ａと導電体層３０及び絶縁体層５４との接触面、配線層６０ｂ及び６０ｃと絶縁体層５４との接触面は、同等の高さに位置する。複数の部分５５－１～５５－５の第１面は、互いに同等の高さに位置する。配線層６０a～６０ｃのうち複数の部分５５－１～５５－５の第１面上に設けられる部分の第２面は、互いに同等の高さに位置する。導電体層３８及び３９は、導電体層３８及び３９の各々の第１端が、導電体層３０及び絶縁体層５４の各々の第１面と、部分５５－１～５５－５の第１面との間に位置するように設けられる。
上述のような製造方法により製造される半導体記憶装置１であれば、部分ＣＴ１～ＣＴ３、及びＤＭが形成される予定の領域を同じ工程により露出させることが可能となる。このため、メモリチップ及び回路チップを貼り合わせた後、半導体記憶装置の第１面に、部分ＣＴ１～ＣＴ３、及びＤＭが形成される予定の領域の各々を別々の工程により形成する場合と比べて、製造コストの増加を抑制することができる。
また、導電体層３０の第１面のうち部分ＣＴ１に接続される予定の領域は、犠牲層１０１の除去によって露出される。これにより、部分ＣＴ１を形成する際に、例えばフォトリソグラフィ等を用いて絶縁体層に覆われた導電体層の一部を露出させ、当該露出された一部に配線層と導電体層との接続部を形成する場合に比べて、導電体層３０、及びメモリピラーＭＰの損傷を抑制することができる。導電体層３０の損傷を抑制することで、導電体層３０と配線層６０ａとの間の抵抗の増加を抑制することができる。また、メモリピラーＭＰの損傷を抑制することで、部分ＣＴ１を、例えばメモリピラーＭＰを設ける領域のＺ１方向における直上に設けることが可能となる。このことによっても、導電体層３０と配線層６０ａとの間の抵抗の増加を抑制することができる。これらにより、半導体記憶装置１内のメモリセルアレイ１０と各種回路１１～１７との間を容易に接続することが可能となる。したがって、半導体記憶装置１の特性を向上することができる。
２． 実施形態の変形例
上述の実施形態は、種々の変形が可能である。
以下に実施形態の変形例に係る半導体記憶装置について説明する。以下では、実施形態と同等の構成及び製造方法についての説明を省略し、実施形態と異なる構成及び製造方法について主に説明する。なお、変形例によっても、実施形態と同等の効果を奏することができる。
２．１ 第１変形例
上述の実施形態では、配線層６０ａと導電体層３０とが、導電体層３０の第１面のうち一箇所で、１つの部分ＣＴ１により接続される場合を示したが、これに限られない。例えば、配線層６０ａと導電体層３０とが、導電体層３０の第１面のうち複数箇所で、複数の部分ＣＴ１により接続されてもよい。
第１変形例に係る半導体記憶装置１について、図１７を用いて説明する。図１７は、実施形態における図６に対応する。
図１７に示されるように、第１変形例に係る半導体記憶装置１は、導電体層３０の第１面において、絶縁体層５５が設けられない複数の部分を有する。
第１変形例において、配線層６０ａは、導電体層３０の第１面のうち絶縁体層５５が設けられない複数の部分において、配線層６０ａと導電体層３０とが接続される複数の部分ＣＴ１を有する。複数の部分ＣＴ１の各々のＸＺ平面における形状は、実施形態における部分ＣＴ１と同等であるため、その説明を省略する。
次に、図１８を参照して、配線層６０ａのうち複数の部分ＣＴ１のＸＹ平面に沿う断面の構成について説明する。図１８は、図１７のＸＶＩＩＩ－ＸＶＩＩＩ線に沿った半導体記憶装置１の断面図である。
図１８に示されるように、ＸＹ平面において、複数の部分ＣＴ１の各々は、実施形態における部分ＣＴ１と同等の形状を有し、Ｘ方向に沿って並ぶように配置される。これにより、配線層６０ａは、ＸＹ平面において、各々がＹ方向に沿って長く延びる複数の部分ＣＴ１が、縞状に配置されるように設けられる。
なお、上述の第１変形例では、３つの部分ＣＴ１が設けられる例を示したが、これに限られるものではない。複数の部分ＣＴ１は２つ、又は４つ以上設けられてもよい。
第１変形例によれば、配線層６０ａと導電体層３０とは、複数の部分ＣＴ１により接続される。これにより、配線層６０ａと導電体層３０との接触面積の低下を抑制し、配線層６０ａ及び導電体層３０の間の抵抗の増加をさらに抑制することができる。このため、半導体記憶装置１内のメモリセルアレイ１０と各種回路１１～１７との間を容易に接続することが可能となる。したがって、半導体記憶装置１の特性をさらに向上することができる。
２．２ 第２変形例
上述の実施形態及び第１変形例では、配線層６０ａが、部分ＣＴ１において導電体層３０と直接的に接続される場合を示したが、これに限られない。例えば、導電体層３０の第１端において、導電体層３０がシリサイド化された部分を含み、当該シリサイド化された導電体層３０の部分を介して、配線層６０ａと導電体層３０とが接続されてもよい。
第２変形例に係る半導体記憶装置１について、図１９を用いて説明する。図１９は、実施形態における図６に対応する。
図１９に示されるように、第２変形例において、導電体層３０は、導電体層３０の第１端において、部分ＣＴ１に接続される領域にシリサイド化された部分３０Ｓを含む。当該シリサイド化された部分３０Ｓは、例えばチタンシリサイド、ニッケルシリサイド、コバルトシリサイド等を含む。
なお、図１９に示される例では、導電体層３０が、配線層６０ａの１つの部分ＣＴ１により接続される場合を示したが、これに限られるものではない。例えば配線層６０ａが複数の部分ＣＴ１を含む場合において、導電体層３０は、当該複数の部分ＣＴ１の各々に接続される領域において、それぞれシリサイド化された部分３０Ｓを含むように設けられてもよい。
次に、第２変形例に係る半導体記憶装置１の製造方法について説明する。
第２変形例では、実施形態における図１５の工程の前に、実施形態における図１４の工程において、半導体記憶装置１の第１面に露出される導電体層３０の部分を、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）処理等を用いて、シリサイド化する。これにより、導電体層３０の第１端に、シリサイド化された部分３０Ｓが形成される。
第２変形例によれば、配線層６０ａと導電体層３０とは、導電体層３０内のシリサイド化された部分３０Ｓを介して接続される。これにより、配線層６０ａ及び導電体層３０の間の抵抗の増加をさらに抑制することができる。このため、半導体記憶装置１内のメモリセルアレイ１０と各種回路１１～１７との間をさらに容易に接続することが可能となる。したがって、半導体記憶装置１の特性をさらに向上することができる。
３ その他
上記ではいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことが出来る。これら実施形態及びその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、２…メモリコントローラ、３…メモリシステム、４…ホスト機器、１０…メモリセルアレイ、１１…入出力回路、１２…ロジック制御回路、１３…レジスタ、１３－１…アドレスレジスタ、１３－２…コマンドレジスタ、１４…シーケンサ、１５…電圧生成回路、１６…ロウデコーダ、１７…センスアンプモジュール、２０…ＣＰＵ、２１…内蔵メモリ、２２…バッファメモリ、２３…ＮＡＮＤ Ｉ／Ｆ、２４…ホスト Ｉ／Ｆ、３０～３９、８１～８４…導電体層、５０～５７…絶縁体層、６０ａ、６０ｂ、６０ｃ…配線層、７０、１００…半導体基板、８０…ゲート電極、９０…コア部材、９１…半導体膜、９２…トンネル絶縁膜、９３…電荷蓄積膜、９４…ブロック絶縁膜、９５…半導体部、１０１…犠牲層、ＮＳ…ＮＡＮＤストリング、ＭＵ…メモリセルユニット、ＳＵ…ストリングユニット、ＳＨＥ…スリット。

Claims (14)

  1. 基板と、
    前記基板の上方において第１方向に沿って積層される複数の第１導電体層と、
    前記複数の第１導電体層の上方に設けられる第２導電体層と、
    前記複数の第１導電体層内を前記第１方向に沿って延び、前記第２導電体層に接する第１半導体層と、
    前記第１半導体層と前記複数の第１導電体層との間に設けられる電荷蓄積層と、
    前記基板の上方において前記第１方向に沿って延びる第１コンタクトと、
    前記第２導電体層に接する第１部分と、前記第１コンタクトに接する第２部分と、前記第１部分及び前記第２部分の間を接続する第３部分と、を含む第１配線層と、
    を備え、
    前記第１配線層の第１部分及び第２部分は、前記第１方向に沿って、前記第２導電体層と、前記第１配線層の第３部分との間に位置する、
    半導体記憶装置。
  2. 前記第１コンタクトの上面は、前記第１方向に沿って、前記第２導電体層の上面と前記第１配線層の第３部分の下面との間に位置する、
    請求項１記載の半導体記憶装置。
  3. 前記第１配線層は、
    前記第２導電体層に接する第４部分をさらに備える、
    請求項１又は請求項２記載の半導体記憶装置。
  4. 前記半導体記憶装置は、
    前記基板の上方において前記第１方向に沿って延びる第２コンタクトと、
    前記第２コンタクトに接する第１部分と、前記第１部分に接続される第２部分と、を含み、前記第１配線層と離間して設けられる第２配線層と、
    をさらに備え、
    前記第２配線層の第２部分は、前記第１方向に沿って、前記第２配線層の第１部分よりも上方に位置する、
    請求項１乃至請求項３のいずれか一項記載の半導体記憶装置。
  5. 前記第２配線層の第１部分は、前記第１方向に沿って、前記第２導電体層よりも上方に位置する、
    請求項４記載の半導体記憶装置。
  6. 前記第２コンタクトの上面は、前記第１方向に沿って、前記第２導電体層の上面と前記第２配線層の第２部分の下面との間に位置する、
    請求項５記載の半導体記憶装置。
  7. 前記半導体記憶装置は、
    前記第２配線層の第２部分の上面に接し、前記第２配線層の第２部分を介して前記第２配線層の第１部分に接続されるパッド
    をさらに備える
    請求項４乃至請求項６のいずれか一項記載の半導体記憶装置。
  8. 前記半導体記憶装置は、
    前記第１方向に沿って、前記第１配線層の第３部分及び前記第２配線層の第２部分と、前記第２導電体層との間に設けられ、かつ前記第１配線層及び前記第２配線層と離間して設けられる第３配線層をさらに備え
    請求項４乃至請求項７のいずれか一項記載の半導体記憶装置。
  9. 前記第３配線層は、前記第１方向に直交する平面において、前記半導体記憶装置の外周領域に設けられる、
    請求項８記載の半導体記憶装置。
  10. 前記第２導電体層は、シリコンを含み、
    前記第２導電体層の上端のうち前記第１配線層に接する部分は、シリサイドを含む、
    請求項１乃至請求項９のいずれか一項記載の半導体記憶装置。
  11. 前記第１配線層の第３部分と、前記第２配線層の第２部分とは、前記第１方向に直交する同一平面上に設けられる、
    請求項４乃至請求項１０のいずれか一項記載の半導体記憶装置。
  12. 前記第１配線層の第１部分及び第２部分と、前記第２配線層の第１部分と、前記第３配線層とは、前記第１方向に直交する同一平面上に設けられる、
    請求項８乃至請求項１１のいずれか一項記載の半導体記憶装置。
  13. 前記半導体記憶装置は、
    前記基板に設けられる第１回路及び第２回路と、
    前記第１回路に接続され、かつ前記第１コンタクトに接続される第１接合金属と、
    前記第２回路に接続され、かつ前記第２コンタクトに接続される第２接合金属と、
    をさらに備え、
    前記第１接合金属と、前記第２接合金属とは、前記第１方向に直交する同一平面上に設けられる、
    請求項４乃至請求項１２のいずれか一項記載の半導体記憶装置。
  14. 前記第２導電体層は、ソース線である、
    請求項１乃至請求項１３のいずれか一項記載の半導体記憶装置。
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