JP2020141100A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】配線を有効にレイアウトすることが可能な半導体装置およびその製造方法を提供する。【解決手段】一の実施形態によれば、半導体装置は、第１基板と、前記第１基板上に設けられたロジック回路とを備える。前記装置はさらに、前記ロジック回路の上方に設けられたメモリセルと、前記メモリセルの上方に設けられた第２基板とを備える。前記装置はさらに、前記第２基板の上方に設けられ、前記ロジック回路に電気的に接続されたボンディングパッドを備える。前記装置はさらに、前記第２基板の上方に設けられ、前記メモリセルに電気的に接続され、データ信号線、制御電圧線、および電源線のうちの少なくとも１つを含む配線を備える。【選択図】図５

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
半導体装置、例えば、３次元メモリは一般に多くの配線を備えるため、これら配線を有効にレイアウトすることは設計上、重要である。例えば、ノイズ低減、低抵抗化、高速化などを実現可能なレイアウトが求められている。
特開２０１０−１２９６８６号公報
配線を有効にレイアウトすることが可能な半導体装置およびその製造方法を提供する。
一の実施形態によれば、半導体装置は、第１基板と、前記第１基板上に設けられたロジック回路とを備える。前記装置はさらに、前記ロジック回路の上方に設けられたメモリセルと、前記メモリセルの上方に設けられた第２基板とを備える。前記装置はさらに、前記第２基板の上方に設けられ、前記ロジック回路に電気的に接続されたボンディングパッドを備える。前記装置はさらに、前記第２基板の上方に設けられ、前記メモリセルに電気的に接続され、データ信号線、制御電圧線、および電源線のうちの少なくとも１つを含む配線を備える。
第１実施形態の半導体装置の構造を示す断面図である。 第１実施形態の柱状部の構造を示す断面図である。 第１実施形態の半導体装置の製造方法一工程を説明するための断面図である。 第１実施形態の半導体装置の構造を示す他の断面図である。 第１実施形態の半導体装置の構造を示す平面図である。 第１実施形態の第２プラグの構造を示す断面図である。 第１実施形態の半導体装置の構成を示す回路図である。 第２実施形態の半導体装置の構造を示す断面図である。 第２実施形態の半導体装置の構造を示す平面図である。
以下、本発明の実施形態を、図面を参照して説明する。図１〜図９において、同一または類似の構成には同一の符号を付し、重複する説明は省略する。
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。図１の半導体装置は、メモリアレイチップ１（以下、簡単にアレイチップ１と呼ぶ）と回路チップ２が貼り合わされた３次元メモリである。
アレイチップ１は、複数のメモリセルを含むメモリセルアレイ１１と、メモリセルアレイ１１上の絶縁層１２と、絶縁層１２上の基板１３と、基板１３上の絶縁層１４と、メモリセルアレイ１１下の層間絶縁膜１５と、層間絶縁膜１５下の第１絶縁層１６とを備えている。絶縁層１２、１４は例えば、シリコン酸化膜やシリコン窒化膜である。基板１３は例えば、シリコン基板などの半導体基板である。基板１３は、第２基板の例である。
回路チップ２は、アレイチップ１下に設けられている。符号Ｓは、アレイチップ１と回路チップ２との貼合面を示す。回路チップ２は、第２絶縁層１７と、第２絶縁層１７下の層間絶縁膜１８と、層間絶縁膜１８下の基板１９とを備えている。基板１９は例えば、シリコン基板などの半導体基板である。基板１９は、第１基板の例である。
図１において、基板１３の表面Ｓ１、Ｓ２や基板１９の表面Ｓ３、Ｓ４に平行な互いに直交する２つの方向をそれぞれＸ方向およびＹ方向と定義する。ここでは紙面に対して垂直な方向をＹ方向とする。また、基板１３の表面Ｓ１、Ｓ２や基板１９の表面Ｓ３、Ｓ４に垂直なＺ方向と定義する。本明細書では、紙面の上方に向かって＋Ｚ方向、紙面の下方に向かって−Ｚ方向とする。−Ｚ方向は、重力方向と一致していても一致していなくてもよい。
アレイチップ１は、メモリセルアレイ１１内の電極層として、複数のワード線ＷＬと、ソース側選択ゲートＳＧＳと、ドレイン側選択ゲートＳＧＤと、ソース線ＳＬを備えている。メモリセルアレイ１１は、階段構造部２１を含む。図１に示すように、各ワード線ＷＬの端部は、コンタクトプラグ２２を介してワード配線層２３と電気的に接続され、ソース側選択ゲートＳＧＳは、コンタクトプラグ２４を介してソース側選択ゲート配線層２５と電気的に接続されている。さらに、ドレイン側選択ゲートＳＧＤは、コンタクトプラグ２６を介してドレイン側選択ゲート配線層２７と電気的に接続され、ソース線ＳＬは、コンタクトプラグ２９を介してソース配線層３０と電気的に接続されている。ワード線ＷＬ、ソース側選択ゲートＳＧＳ、ドレイン側選択ゲートＳＧＤ、およびソース線ＳＬを貫通する柱状部ＣＬは、プラグ２８を介してビット線ＢＬと電気的に接続されており、かつ基板１３とも電気的に接続されている。
回路チップ２は、基板１９上に複数のトランジスタ３１を備えている。各トランジスタ３１は、基板１９上にゲート絶縁膜を介して設けられたゲート電極３２と、基板１９内に設けられた不図示のソース拡散層およびドレイン拡散層とを備えている。回路チップ２はさらに、これらのトランジスタ３１のソース拡散層またはドレイン拡散層上に設けられた複数のプラグ３３と、これらのプラグ３３上に設けられ、複数の配線を含む配線層３４と、配線層３４上に設けられ、複数の配線を含む配線層３５とを備えている。回路チップ２はさらに、配線層３５上に設けられた複数のビアプラグ３６と、第２絶縁層１７内でこれらのビアプラグ３６上に設けられた複数の第２金属パッド３７とを備えている。回路チップ２は、アレイチップ１を制御する制御回路（ロジック回路）として機能する。
アレイチップ１は、第１絶縁層１６内の複数の第２金属パッド３７上にそれぞれ対応して設けられた複数の第１金属パッド４１と、これら複数の第１金属パッド４１上のそれぞれに対応して設けられた複数のビアプラグ４２と、これらのビアプラグ４２上のそれぞれに対応して設けられた複数の配線を含む配線層４３とを備えている。本実施形態の各ワード線ＷＬや各ビット線ＢＬは、配線層４３内の対応する配線と電気的に接続されている。アレイチップ１はさらに、層間絶縁膜１５および絶縁層１２内に設けられ、かつ配線層４３上に設けられた第１プラグ４４と、基板１３および絶縁層１４内に絶縁膜４５を介して設けられ、かつ第１プラグ４４上に設けられた第２プラグ４６と、絶縁層１４上に設けられ、かつ第２プラグ４６上に設けられたパッド４７とを備えている。パッド４７は、本実施形態の半導体装置の外部接続パッド（ボンディングパッド）であり、はんだボール、金属バンプ、ボンディングワイヤなどを介して実装基板や他の装置に接続可能である。
なお、本実施形態では、層間絶縁膜１５の下面に第１絶縁層１６が形成されているが、第１絶縁層１６は層間絶縁膜１５に含まれ一体化していてもよい。同様に、本実施形態では、層間絶縁膜１８の上面に第２絶縁層１７が形成されているが、第２絶縁層１７は層間絶縁膜１８に含まれ一体化していてもよい。
図２は、第１実施形態の柱状部の構造を示す断面図である。
図２に示すように、メモリセルアレイ１１は、層間絶縁膜１５上に交互に積層された複数のワード線ＷＬと複数の絶縁層５１とを備えている。各ワード線ＷＬは、例えばＷ（タングステン）層である。各絶縁層５１は、例えばシリコン酸化膜である。
柱状部ＣＬは、ブロック絶縁膜５２と、電荷蓄積層５３と、トンネル絶縁膜５４と、チャネル半導体層５５と、コア絶縁膜５６とを順に備えている。電荷蓄積層５３は、例えばシリコン窒化膜であり、ワード線ＷＬおよび絶縁層５１の側面にブロック絶縁膜５２を介して形成されている。チャネル半導体層５５は、例えばシリコン層であり、電荷蓄積層５３の側面にトンネル絶縁膜５４を介して形成されている。ブロック絶縁膜５２、トンネル絶縁膜５４、およびコア絶縁膜５６の例は、シリコン酸化膜や金属絶縁膜である。
図３は、第１実施形態の半導体装置の製造方法一工程を説明するための断面図である。
図３は、複数個のアレイチップ１を含むアレイウェハＷ１と、複数個の回路チップ２を含む回路ウェハＷ２とを示している。アレイウェハＷ１はメモリウェハとも呼ばれ、回路ウェハＷ２はＣＭＯＳウェハとも呼ばれる。アレイウェハＷ１は、基板１３に形成されたメモリセルアレイ１１等を含み、回路ウェハＷ２は、基板１９に形成されたトランジスタ３１等を含んでいる。
まず、アレイウェハＷ１と回路ウェハＷ２とを機械的圧力により貼り合わせる。これにより、第１絶縁層１６と第２絶縁層１７とが接着される。次に、アレイウェハＷ１および回路ウェハＷ２を４００℃でアニールする。これにより、第１金属パッド４１と第２金属パッド３７とが接合される。
その後、基板１３、１９をＣＭＰ（Chemical Mechanical Polishing）により薄膜化した後、アレイウェハＷ１および回路ウェハＷ２を複数のチップに切断する。こうして、図１の半導体装置が製造される。なお、絶縁層１４、絶縁膜４５、第２プラグ４６、およびパッド４７は、例えば基板１３の薄膜化後に基板１３上や基板１３内に形成される。
なお、本実施形態ではアレイウェハＷ１と回路ウェハＷ２とを貼り合わせているが、代わりにアレイウェハＷ１同士を貼り合わせ、回路チップ２はこれと別に設けてもよい。図１〜図３を参照して前述した内容や、図４〜図９を参照して後述する内容は、アレイウェハＷ１同士の貼合にも適用可能である。
また、アレイウェハＷ１は、本実施形態では３次元メモリのメモリセルアレイ１１を含んでいるが、代わりに２次元メモリのメモリセルアレイを含んでいてもよい。
また、図１は、第１絶縁層１６と第２絶縁層１７との境界面や、第１金属パッド４１と第２金属パッド３７との境界面を示しているが、上記のアニール後はこれらの境界面が観察されなくなることが一般的である。しかしながら、これらの境界面のあった位置は、例えば第１金属パッド４１の側面や第２金属パッド３７の側面の傾きや、第１金属パッド４１の側面と第２金属パッド３７との位置ずれを検出することで推定することができる。
図４は、第１実施形態の半導体装置の構造を示す他の断面図であり、第１実施形態の半導体装置を図１とは別の観点から示している。図１は、配線層４３上に設けられた１組の第１プラグ４４、絶縁膜４５、および第２プラグ４６を示しているのに対し、図４は、配線層４３上に設けられた４組の第１プラグ４４、絶縁膜４５、および第２プラグ４６を示している。
図４はさらに、絶縁層１４上に形成された配線層２０を示している。配線層２０は例えば、Ａｌ（アルミニウム）層などの金属導電層である。配線層２０は、基板１３と基板１９との間のある部分と他の部分とを電気的に接続する配線（ルーティング配線）４８を含んでいる。図４では、配線４８の一方の端部に１組の第１および第２プラグ４４、４６が電気的に接続され、配線４８の他方の端部に別の１組の第１および第２プラグ４４、４６が電気的に接続されている。図４の配線４８は、これらの端部を介して回路チップ２内のロジック回路に電気的に接続されている。
本実施形態の配線層２０は、配線４８だけでなくパッド４７を含んでいる。すなわち、本実施形態のパッド４７と配線４８は、同じ配線層２０により形成される。これにより、パッド４７と配線４８を簡単に形成することが可能となる。本実施形態では、アレイウェハＷ１と回路ウェハＷ２とを貼り合わせた後に（図３参照）、基板１３上に絶縁層１４と配線層２０とを順に形成し、配線層２０をエッチングにより加工して配線層２０からパッド４７と配線４８とを形成する。
なお、図４は、説明を分かりやすくするために、パッド４７の上面と配線４８の上面との間の段差を示しているが、このような段差は設けなくてもよい。また、配線４８は、本実施形態ではパッド４７と非接触となる位置に設けられているが、後述の実施形態のようにパッド４７と接触する位置に設けられていてもよい。配線４８をパッド４７と接触する位置に設けるか否かは、例えば、信号線（データ信号線）、制御電圧線、電源線といった配線４８の用途に応じて決定される。
図４はさらに、配線層２０上に形成されたパッシベーション膜４９を示している。パッシベーション膜４９は例えば、シリコン酸化膜などの絶縁膜である。パッシベーション膜４９は、配線４８の上面を覆っており、かつ、パッド４７の上面を露出させる開口部Ｐを有している。これにより、配線４８をパッシベーション膜４９で保護することや、開口部Ｐ内のパッド４７にはんだボール、金属バンプ、ボンディングワイヤなどを接続することが可能となる。
図４のパッド４７は、２組の第１および第２プラグ４４、４６上に配置されており、これらのプラグを介して回路チップ２内のロジック回路に電気的に接続されている。なお、これらのプラグの形状の詳細については後述する。
図５は、第１実施形態の半導体装置の構造を示す平面図である。図４は、図５におけるＩ−Ｉ’線に沿った断面を示している。説明の便宜上、異なるＸＹ断面内に存在する構成要素同士も、図５の平面図にまとめて図示されている。構成要素同士の詳細な位置関係については、図４の断面図等を参照されたい。
図５は、メモリセルアレイ１１を構成する４つのプレーン（plane）６１を示している。メモリセルアレイ１１は複数のメモリセルを備え、これらのメモリセルはプレーン６１と呼ばれる単位ごとに動作する。具体的には、メモリセルに対する書き込み動作、読み出し動作、消去動作が、プレーン６１ごとに行われる。図５はさらに、これらのプレーン６１用に設けられた８つのロウデコーダ６２、４つのデータ処理回路６３、および２つの制御電圧発生回路６４を示している。ロウデコーダ６２、データ処理回路６３、および制御電圧発生回路６４は、アレイチップ１内のメモリセルアレイ１１付近または回路チップ２内のロジック回路内に位置している。
ロウデコーダ６２は、メモリセルアレイ１１のワード線ＷＬなどの制御配線に制御電圧を印加する。このような制御電圧の例は、書き込み電圧（ＶＰＲＧ）、消去電圧（ＶＥＲＡＳＥ）、中間電圧（ＶＰＡＳＳ）、ソース電圧（ＶＳＬ）などである。制御電圧は、制御電圧発生回路６４が発生させてロウデコーダ６２に供給される。
データ処理回路６３は、半導体装置への入力信号や、半導体装置からの出力信号を処理する。このような信号の例は、データ信号（ＤＱ）、チップイネーブル信号（ＣＥｎ）、リードイネーブル信号（ＲＥｎ）、ライトイネーブル信号（ＷＥｎ）、アドレスラッチイネーブル信号（ＡＬＥ）、コマンドラッチイネーブル信号（ＣＬＥ）などである。
図５はさらに、図４と同様に、配線層２０に含まれるパッド４７と配線４８とを示している。図５は、一例として、１０個のパッド４７と、符号Ａ１〜Ａ８、Ｂ１、Ｂ２で示す１０本の配線４８とを示している。配線４８は適宜「配線Ａ１〜Ａ８、Ｂ１、Ｂ２」とも表記する。図５はさらに、これらの配線４８に電気的に接続された第２プラグ４６の位置を模式的に示している。
符号Ｗｘは、各パッド４７のＸ方向の幅を表し、符号Ｗｙは、各パッド４７のＹ方向の幅を表し、符号Ｗは、各配線４８の幅を表している。本実施形態の配線４８の幅Ｗは、パッド４７の幅Ｗｘ、Ｗｙよりも細く設定されている（Ｗ＜Ｗｘ、Ｗ＜Ｗｙ）。なお、パッド４７の幅Ｗｘ、Ｗｙの値は、パッド４７同士で異なっていてもよい。同様に、配線４８の幅Ｗの値は、配線４８同士で異なっていてもよい。
配線Ａ１〜Ａ８は、１つのデータ処理回路６３と別のデータ処理回路６３とを電気的に接続しており、上記の入力信号や出力信号の伝送用に使用される。これらの配線Ａ１〜Ａ８はＹ方向に延びており、配線Ａ１〜Ａ８の幅Ｗは、配線Ａ１〜Ａ８のＸ方向の長さに相当する。
配線Ｂ１、Ｂ２は、１つの制御電圧発生回路６４と２つのロウデコーダ６２とを電気的に接続しており、制御電圧発生回路６４が発生させた制御電圧をロウデコーダ６２に供給するために使用される。これらの配線Ｂ１、Ｂ２は、Ｘ方向に延びる第１部分と、Ｙ方向に延びる第２部分とを備えている。配線Ｂ１、Ｂ２の幅Ｗは、第１部分においては配線Ｂ１、Ｂ２のＹ方向の長さに相当し、第２部分においては配線Ｂ１、Ｂ２のＸ方向の長さに相当する。
図５は、これらの配線４８のうちの第２プラグ４６に接する部分（図の例では配線４８の端部）を模式的に丸い形で示している。ただし、これらの丸い形は、第２プラグ４６の位置を分かりやすくするために示されたものであり、配線４８の形状を表すものではないことに留意されたい。各配線４８は、第２プラグ４６を介してロウデコーダ６２、データ処理回路６３、制御電圧発生回路６４などに電気的に接続されている。本実施形態の各配線４８の幅Ｗは、第２プラグ４６に接する部分とその他の部分とで変わらず一定である。
図６は、第１実施形態の第２プラグ４６の構造を示す断面図である。
図４は、４本の第１プラグ４４を示しているが、これらの第１プラグ４４の各々は、図６(ａ)や図６(ｂ)に示すように、複数本の細いプラグにより構成してもよい。図６(ａ)は、パッド４７下に設けられ、複数本の細いプラグＶ１により構成された第１プラグ４４を示している。図６(ｂ)は、配線４８下に設けられ、複数本の細いプラグＶ２により構成された第１プラグ４４を示している。
本実施形態によれば、各第１プラグ４４を複数本の細いプラグで構成することで、１本の細いプラグで構成する場合に比べて電気抵抗を低くすることが可能である。
図６(ａ)に示すように、パッド４７下の２本の第１プラグ４４は、複数本のプラグＶ１により構成されている。このパッド４７下の２本の第１プラグ４４は、例えば１００本のプラグＶ１により構成されている。また、図６(ｂ)に示すように、配線４８下の２本の第１プラグ４４の各々も、複数本のプラグＶ２により構成されている。この配線４８下の２本の第１プラグ４４の各々は、例えば５０本のプラグＶ２により構成されている。この場合、本実施形態の半導体装置は、パッド４７下に１セットのプラグＶ１を備え、配線４８下に２セットのプラグＶ２を備えており、１セットのプラグＶ１は１００本のプラグＶ１を含み、１セットのプラグＶ２は５０本のプラグＶ２を含んでいる。後者の本数が前者の本数よりも少ない理由は、配線４８の幅Ｗがパッド４７の幅Ｗｘ、Ｗｙよりも細いからである。
なお、各第２プラグ４６も、第１プラグ４４と同様に、複数本の細いプラグにより構成してもよい。
図７は、第１実施形態の半導体装置の構成を示す回路図である。
図７は、メモリセルアレイ１１を構成する複数のプレーン６１と、これらのプレーン６１用に設けられた複数のロウデコーダ６２、複数のＳＡ／ＤＬ部７１、複数のＸＤＬ部７２、および複数のＹＬＯＧ部７３とを示している。図７はさらに、シリアル回路７４と、Ｉ／Ｏ（Input/Output）回路７５と、低電圧発生回路８１と、高電圧発生回路８２と、ロウ制御回路８３と、カラム制御回路８４とを示している。これらは、アレイチップ１内のメモリセルアレイ１１付近または回路チップ２内のロジック回路内に位置している。図７はさらに、本実施形態の半導体装置に含まれるコントローラ３を示している。
各ＳＡ／ＤＬ部７１は、プレーン６１のビット線ＢＬに読み出されたデータを検知するセンスアンプ回路およびデータラッチ回路である。各ＸＤＬ部７２は、ＳＡ／ＤＬ部７１やＩ／Ｏ回路７５から送られたデータを格納するデータラッチ回路である。各ＹＬＯＧ部７３は、カラムアドレスをデコードし、デコード結果に基づいてＸＤＬ部７２内のラッチ回路を選択する。シリアル回路７４は、複数のプレーン６１で共用されるシリアルバス等を提供し、Ｉ／Ｏ回路７５は、上述の入力信号や出力信号をコントローラ３との間で授受する。
低電圧発生回路８１と高電圧発生回路８２は、上述の制御電圧発生回路６４を構成しており、制御電圧として使用される低電圧と高電圧をそれぞれ発生させる。ロウ制御回路８３とカラム制御回路８４はそれぞれ、各プレーン６１のロウやカラムに関する制御を実施する。
本実施形態の配線Ａ１〜Ａ８（図５参照）は例えば、Ｉ／Ｏ回路７５とＸＤＬ部７２との間で入力信号や出力信号を授受するために使用される。また、本実施形態の配線Ｂ１、Ｂ２（図５参照）は例えば、低電圧発生回路８１や高電圧発生回路８２からロウデコーダ６２に制御電圧を供給するために使用される。
以下、図４および図５を参照して、本実施形態の半導体装置の詳細に説明する。
図４に示すように、本実施形態の半導体装置は、メモリセルアレイ１１やロジック回路よりも高い位置にパッド４７を備えており、パッド４７の付近に構造物を配置するスペースが残っている。そこで、本実施形態では、パッド４７の付近に配線４８を配置し、この配線４８を信号線や制御電圧線として使用している。
よって、本実施形態によれば、以下の例のように、半導体装置内に配線を効率的に配置することが可能となる。例えば、ある配線を、基板１３と基板１９との間ではなく、基板１３の上方に配線４８として配置することで、基板１３と基板１９との間の配線の混雑を緩和することが可能となる。また、配線４８を信号線として使用する場合には、配線４８はノイズの影響を受けにくい基板１３の上方に位置するため、信号線内の信号のノイズを低減することが可能となる。また、基板１３と基板１９との間の配線の本数を減らすことで、基板１３と基板１９との間の配線層の数を減らすことが可能となり、その結果、半導体装置の厚さを薄くすることや、配線の長さの短縮により半導体装置の動作を高速化することが可能となる。また、配線４８を制御電圧線として使用する場合には、スペースの余裕を生かして配線４８を太くすることで、制御電圧に対する配線抵抗の影響を低減することが可能となる。
なお、本実施形態の配線４８は、パッド４７と同じ配線層２０から形成されているとしたが、配線４８とパッド４７は、同一面上（ここでは絶縁層１４上）であれば、各々異なるプロセスで形成された別の配線層２０であってもよい。ただし、前述したように、例えばパッド４７の形成工程において配線４８も同時に同一配線層２０として形成すれば、半導体装置の製造工程を簡略化することができるというメリットが得られる。
以上のように、本実施形態によれば、基板１３の上方にパッド４７だけでなく配線４８を配置することで、半導体装置内に配線を有効にレイアウトすることが可能となる。
（第２実施形態）
図８は、第２実施形態の半導体装置の構造を示す断面図である。
図８は、図４と同様の断面図を示している。ただし、図４の配線４８は、パッド４７と非接触となる位置に設けられているのに対し、図８の配線４８は、パッド４７と接触する位置に設けられている。本実施形態の配線４８は、第１実施形態と同様にパッド４７と同じ配線層２０から形成されているが、パッド４７とは異なる配線層２０から形成されてもよい。なお、図８は、説明を分かりやすくするために、パッド４７の上面と配線４８の上面との間の段差を示しているが、このような段差は設けなくてもよい。
図９は、第２実施形態の半導体装置の構造を示す平面図である。図８は、図９におけるＪ−Ｊ’線に沿った断面を示している。ただし、図８では、説明を分かりやすくするために、配線４８下の第２プラグ４６の位置が図９とは異なっていることに留意されたい。
図９は、図８と同様に、配線層２０に含まれるパッド４７と配線４８とを示している。図９は、一例として、１０個のパッド４７と、符号Ｃ１、Ｃ２で示す２本の配線４８とを示している。これらのパッド４７は、２個の電源パッド４７ａ、４７ｂを含んでいる。配線４８は適宜「配線Ｃ１、Ｃ２」とも表記する。図９はさらに、これらの配線４８に電気的に接続された第２プラグ４６の位置を模式的に示している。
符号Ｗｘは、各パッド４７のＸ方向の幅を表し、符号Ｗｙは、各パッド４７のＹ方向の幅を表し、符号Ｗは、各配線４８の幅を表している。本実施形態の配線４８の幅Ｗは、第１実施形態と同様に、パッド４７の幅Ｗｘ、Ｗｙよりも細く設定されている（Ｗ＜Ｗｘ、Ｗ＜Ｗｙ）。なお、パッド４７の幅Ｗｘ、Ｗｙの値は、パッド４７同士で異なっていてもよい。同様に、配線４８の幅Ｗの値は、配線４８同士で異なっていてもよい。
配線Ｃ１は、電源パッド４７ａと半導体装置の周辺回路とを電気的に接続しており、半導体装置への電源電力の供給用に使用される。同様に、配線Ｃ２は、電源パッド４７ｂと半導体装置の周辺回路とを電気的に接続しており、半導体装置への電源電力の供給用に使用される。これらの配線Ｃ１、Ｃ２は、Ｘ方向に延びる第１部分と、Ｙ方向に延びる第２部分とを備えている。配線Ｃ１、Ｃ２の幅Ｗは、第１部分においては配線Ｃ１、Ｃ２のＹ方向の長さに相当し、第２部分においては配線Ｃ１、Ｃ２のＸ方向の長さに相当する。
配線Ｃ１、Ｃ２の例は、接地電圧（ＶＳＳ電圧）や、電源電圧（ＶＤＤ電圧）や、別の電源電圧（ＶＤＤＱ電圧）を供給する電源線である。例えば、配線Ｃ１はＶＳＳ電圧線であり、配線Ｃ２はＶＤＤ電圧線である。この場合、電源パッド４７ａは、半導体装置にＶＳＳ電圧を印加するために使用され、電源パッド４７ｂは、半導体装置にＶＤＤ電圧を印加するために使用される。
図９は、これらの配線４８に電気的に接続された第２プラグ４６の位置を模式的に丸い形で示している。ただし、これらの丸い形は、第２プラグ４６の位置を分かりやすくするために示されたものであり、第２プラグ４６の形状を表すものではないことに留意されたい。各配線４８は、これらの第２プラグ４６を介して半導体装置の周辺回路などに電気的に接続されている。本実施形態の各配線４８の幅Ｗは、これらの第２プラグ４６の真上の部分とその他の部分とで同じ値に設定されている。なお、本実施形態の半導体装置は、各パッド４７の下にも第２プラグ４６を備えていることに留意されたい（図８参照）。
本実施形態によれば、第１実施形態と同様に、半導体装置内に配線を効率的に配置することが可能となる。例えば、配線４８を電源線として使用する場合には、スペースの余裕を生かして配線４８を太くすることで、電源電力に対する配線抵抗の影響を低減することが可能となる。
なお、図５に示す配線４８の配置と、図９に示す配線４８の配置は、同じ半導体装置に一緒に適用してもよい。また、第１実施形態や第２実施形態の半導体装置は、２枚のウェハ（アレイウェハＷ１および回路ウェハＷ２）から製造される３次元メモリであるが、これらの実施形態は、１枚のウェハから製造される半導体装置や、３次元メモリ以外の半導体装置にも適用可能である。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：アレイチップ、２：回路チップ、３：コントローラ、１１：メモリセルアレイ、
１２：絶縁層、１３：基板、１４：絶縁層、１５：層間絶縁膜、１６：第１絶縁層、
１７：第２絶縁層、１８：層間絶縁膜、１９：基板、２０：配線層、
２１：階段構造部、２２：コンタクトプラグ、２３：ワード配線層、
２４：コンタクトプラグ、２５：ソース側選択ゲート配線層、
２６：コンタクトプラグ、２７：ドレイン側選択ゲート配線層、
２８：プラグ、２９：コンタクトプラグ、３０：ソース配線層、
３１：トランジスタ、３２：ゲート電極、３３：プラグ、
３４：配線層、３５：配線層、３６：ビアプラグ、３７：第２金属パッド、
４１：第１金属パッド、４２：ビアプラグ、４３：配線層、４４：第１プラグ、
４５：絶縁膜、４６：第２プラグ、４７：パッド、４７ａ：電源パッド、
４７ｂ：電源パッド、４８：配線、４９：パッシベーション膜、
５１：絶縁層、５２：ブロック絶縁膜、５３：電荷蓄積層、
５４：トンネル絶縁膜、５５：チャネル半導体層、５６：コア絶縁膜、
６１：プレーン（メモリセルアレイ）、６２：ロウデコーダ、
６３：データ処理回路、６４：制御電圧発生回路、７１：ＳＡ／ＤＬ部、
７２：ＸＤＬ部、７３：ＹＬＯＧ部、７４：シリアル回路、７５：Ｉ／Ｏ回路、
８１：低電圧発生回路、８２：高電圧発生回路、
８３：ロウ制御回路、８４：カラム制御回路

Claims (10)

  1. 第１基板と、
    前記第１基板上に設けられたロジック回路と、
    前記ロジック回路の上方に設けられたメモリセルと、
    前記メモリセルの上方に設けられた第２基板と、
    前記第２基板の上方に設けられ、前記ロジック回路に電気的に接続されたボンディングパッドと、
    前記第２基板の上方に設けられ、前記メモリセルに電気的に接続され、データ信号線、制御電圧線、および電源線のうちの少なくとも１つを含む配線と、
    を備える半導体装置。
  2. 前記ボンディングパッドと前記配線は、前記第２基板の上方に設けられた同じ配線層に含まれる、請求項１に記載の半導体装置。
  3. 前記配線の上面に設けられ、かつ、前記ボンディングパッドの上面を露出させる開口部を有する絶縁膜をさらに備える、請求項１または２に記載の半導体装置。
  4. 前記メモリセルは、前記ロジック回路の上方に設けられている、請求項１から３のいずれか１項に記載の半導体装置。
  5. 前記配線は、前記半導体装置への入力信号または前記半導体装置からの出力信号の伝送用、前記メモリセルへの制御電圧の供給用、または前記半導体装置への電源電力の供給用に使用される、請求項１から４のいずれか１項に記載の半導体装置。
  6. 前記配線は、前記ボンディングパッドと非接触となる位置に設けられている、請求項１から５のいずれか１項に記載の半導体装置。
  7. 前記配線は、前記ボンディングパッドと接触する位置に設けられている、請求項１から５のいずれか１項に記載の半導体装置。
  8. 第１基板上かつ第２基板の下方にロジック回路を形成し、
    前記第１基板の上方かつ前記第２基板の下方にメモリセルを形成し、
    前記第２基板の上方に、前記ロジック回路に電気的に接続されたボンディングパッドを形成し、
    前記第２基板の上方に、前記メモリセルに電気的に接続され、データ信号線、制御電圧線、および電源線のうちの少なくとも１つを含む配線を形成する、
    ことを含む半導体装置の製造方法。
  9. 前記第２基板の上方に配線層を形成し、
    前記配線層を加工して、前記配線層から前記ボンディングパッドと前記配線とを形成する、
    ことをさらに含む、請求項８に記載の半導体装置の製造方法。
  10. 前記第１基板に前記ロジック回路を形成し、
    前記第２基板に前記メモリセルを形成し、
    前記第１基板と前記第２基板とを前記メモリセルと前記ロジック回路とを介して貼り合わせることにより、前記第１基板と前記第２基板との間に前記メモリセルおよび前記ロジック回路を形成する、
    ことをさらに含む、請求項８または９に記載の半導体装置の製造方法。
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