JP2023140046A - 半導体装置 - Google Patents

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Abstract

【課題】基板に接触するプラグを好適に形成することが可能な半導体装置を提供する。【解決手段】一の実施形態によれば、半導体装置は、第１方向に延伸する第１延伸部と、前記第１延伸部から、前記第１方向と交差する第２方向に突出する複数の第１突出部と、を有する素子領域を含む基板を備える。前記装置はさらに、前記第１延伸部上に設けられ、前記第１方向と、前記第１方向および前記第２方向と交差する第３方向とに延伸する第１プラグを備える。前記装置はさらに、前記複数の第１突出部のそれぞれと前記第３方向で重なるように、前記複数の第１突出部の上方に設けられた複数のゲート電極を備える。【選択図】図４

Description

本発明の実施形態は、半導体装置に関する。
基板に接触するコンタクトプラグを形成する場合、このコンタクトプラグとこの基板上のゲート電極との位置関係が問題となる。
特開２０２０－１４１０９４号公報
基板に接触するプラグを好適に形成することが可能な半導体装置を提供する。
一の実施形態によれば、半導体装置は、第１方向に延伸する第１延伸部と、前記第１延伸部から、前記第１方向と交差する第２方向に突出する複数の第１突出部と、を有する素子領域を含む基板を備える。前記装置はさらに、前記第１延伸部上に設けられ、前記第１方向と、前記第１方向および前記第２方向と交差する第３方向とに延伸する第１プラグを備える。前記装置はさらに、前記複数の第１突出部のそれぞれと前記第３方向で重なるように、前記複数の第１突出部の上方に設けられた複数のゲート電極を備える。
第１実施形態の半導体装置の構造を示す断面図である。 第１実施形態の柱状部の構造を示す断面図である。 第１実施形態の半導体装置の製造方法を示す断面図である。 第１実施形態の半導体装置の構造を示す別の断面図および平面図である。 第１実施形態の半導体装置の構造を示す別の平面図である。 第１比較例の半導体装置の構造を示す断面図および平面図である。 第２比較例の半導体装置の構造を示す断面図および平面図である。 第２比較例の半導体装置の構造を示す別の断面図である。 第１実施形態の２つの変形例の半導体装置の構造を示す平面図である。 第１実施形態の別の変形例の半導体装置の構造を示す平面図である。 第２実施形態の半導体装置の構造を示す平面図および断面図である。 第３実施形態の半導体装置の構造を示す平面図および断面図である。 第４実施形態の半導体装置の構造を示す平面図および断面図である。 第５実施形態の半導体装置の構成を示す回路図である。
以下、本発明の実施形態を、図面を参照して説明する。図１～図１４において、同一の構成には同一の符号を付し、重複する説明は省略する。
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。図１の半導体装置は、アレイチップ１と回路チップ２が貼り合わされた３次元半導体メモリである。
アレイチップ１は、複数のメモリセルを含むメモリセルアレイ１１と、メモリセルアレイ１１上の絶縁膜１２と、メモリセルアレイ１１下の層間絶縁膜１３とを備えている。絶縁膜１２は例えば、シリコン酸化膜またはシリコン窒化膜である。層間絶縁膜１３は例えば、シリコン酸化膜、または、シリコン酸化膜とその他の絶縁膜とを含む積層膜である。
回路チップ２は、アレイチップ１下に設けられている。符号Ｓは、アレイチップ１と回路チップ２との貼合面を示す。回路チップ２は、層間絶縁膜１４と、層間絶縁膜１４下の基板１５とを備えている。層間絶縁膜１４は例えば、シリコン酸化膜、または、シリコン酸化膜とその他の絶縁膜とを含む積層膜である。基板１５は例えば、シリコン基板などの半導体基板である。
図１は、基板１５の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１５の表面に垂直なＺ方向とを示している。これらＸ方向、Ｙ方向、およびＺ方向は、互いに交差している。本明細書では、＋Ｚ方向を上方向として取り扱い、－Ｚ方向を下方向として取り扱う。－Ｚ方向は、重力方向と一致していても一致していなくてもよい。＋Ｘ方向、＋Ｙ方向、および＋Ｚ方向はそれぞれ、第１方向、第２方向、および第３方向の例である。－Ｘ方向は、第１方向の逆方向の例であり、－Ｙ方向は、第２方向の逆方向の例である。
アレイチップ１は、メモリセルアレイ１１内の複数の電極層として、複数のワード線ＷＬと、ソース線ＳＬとを備えている。図１は、メモリセルアレイ１１の階段構造部２１を示している。各ワード線ＷＬは、コンタクトプラグ２２を介してワード配線層２３と電気的に接続されている。複数のワード線ＷＬを貫通する各柱状部ＣＬは、ビアプラグ２４を介してビット線ＢＬと電気的に接続されており、かつソース線ＳＬと電気的に接続されている。ソース線ＳＬは、半導体層である第１層ＳＬ１と、金属層である第２層ＳＬ２とを含んでいる。
回路チップ２は、複数のトランジスタ３１を備えている。各トランジスタ３１は、基板１５上にゲート絶縁膜を介して設けられたゲート電極３２と、基板１５内に設けられた不図示のソース拡散層およびドレイン拡散層とを備えている。また、回路チップ２は、これらのトランジスタ３１のゲート電極３２、ソース拡散層、またはドレイン拡散層上に設けられた複数のコンタクトプラグ３３と、これらのコンタクトプラグ３３上に設けられ、複数の配線を含む配線層３４と、配線層３４上に設けられ、複数の配線を含む配線層３５とを備えている。
回路チップ２はさらに、配線層３５上に設けられ、複数の配線を含む配線層３６と、配線層３６上に設けられた複数のビアプラグ３７と、これらのビアプラグ３７上に設けられた複数の金属パッド３８とを備えている。金属パッド３８は例えば、Ｃｕ（銅）層を含んでいる。回路チップ２は、アレイチップ１の動作を制御する制御回路（論理回路）として機能する。この制御回路は、トランジスタ３１などにより構成されており、金属パッド３８に電気的に接続されている。
アレイチップ１は、金属パッド３８上に設けられた複数の金属パッド４１と、金属パッド４１上に設けられた複数のビアプラグ４２と、これらのビアプラグ４２上に設けられ、複数の配線を含む配線層４３とを備えている。金属パッド４１は例えば、Ｃｕ（銅）層を含んでいる。上記の制御回路は、金属パッド３８、４１を介してメモリセルアレイ１１と電気的に接続されている。
アレイチップ１はさらに、配線層４３上に設けられた複数のビアプラグ４４と、これらのビアプラグ４４上や絶縁膜１２上に設けられた金属パッド４５と、金属パッド４５上や絶縁膜１２上に設けられたパッシベーション膜４６とを備えている。金属パッド４５は例えば、Ａｌ（アルミニウム）層を含んでおり、図１の半導体装置の外部接続パッド（ボンディングパッド）として機能する。パッシベーション膜４６は例えば、シリコン酸化膜などの絶縁膜であり、金属パッド４５の上面を露出させる開口部Ｐを有している。金属パッド４５は、この開口部Ｐを介してボンディングワイヤ、はんだボール、金属バンプなどにより実装基板や他の装置に接続可能である。
なお、階段構造部２１は、図１では下向きの階段構造を有しているが、代わりに上向きの階段構造を含んでいてもよい。この場合、本実施形態の半導体装置は、アレイチップ１の下方に回路チップ２を備える代わりに、アレイチップ１の上方に回路チップ２を備えていてもよい。
図２は、第１実施形態の柱状部ＣＬの構造を示す断面図である。
図２に示すように、メモリセルアレイ１１は、層間絶縁膜１３（図１）上に交互に積層された複数のワード線ＷＬと複数の絶縁層５１とを備えている。ワード線ＷＬは、例えばＷ（タングステン）層を含んでいる。絶縁層５１は、例えばシリコン酸化膜である。
柱状部ＣＬは、ブロック絶縁膜５２、電荷蓄積層５３、トンネル絶縁膜５４、チャネル半導体層５５、およびコア絶縁膜５６を順に含んでいる。電荷蓄積層５３は、例えばシリコン窒化膜であり、ワード線ＷＬおよび絶縁層５１の側面にブロック絶縁膜５２を介して形成されている。電荷蓄積層５３は、ポリシリコン層などの半導体層でもよい。チャネル半導体層５５は、例えばポリシリコン層であり、電荷蓄積層５３の側面にトンネル絶縁膜５４を介して形成されている。ブロック絶縁膜５２、トンネル絶縁膜５４、およびコア絶縁膜５６は、例えばシリコン酸化膜または金属絶縁膜である。
図３は、第１実施形態の半導体装置の製造方法を示す断面図である。図３は、複数のアレイチップ１を含むアレイウェハＷ１と、複数の回路チップ２を含む回路ウェハＷ２とを示している。アレイウェハＷ１はメモリウェハとも呼ばれ、回路ウェハＷ２はＣＭＯＳウェハとも呼ばれる。
図３のアレイウェハＷ１の向きは、図１のアレイチップ１の向きとは逆である。本実施形態では、アレイウェハＷ１と回路ウェハＷ２とを貼り合わせることで半導体装置を製造する。図３は、貼合のために向きを反転される前のアレイウェハＷ１を示しており、図１は、貼合のために向きを反転されて、貼合およびダイシングされた後のアレイチップ１を示している。
図３において、符号Ｓ１はアレイウェハＷ１の上面を示し、符号Ｓ２は回路ウェハＷ２の上面を示している。アレイウェハＷ１は、絶縁膜１２下に設けられた基板１６を備えている。基板１６は例えば、シリコン基板などの半導体基板である。
本実施形態ではまず、図３に示すように、アレイウェハＷ１の基板１６上にメモリセルアレイ１１、絶縁膜１２、層間絶縁膜１３、階段構造部２１、金属パッド４１などを形成し、回路ウェハＷ２の基板１５上に層間絶縁膜１４、トランジスタ３１、金属パッド３８などを形成する。次に、アレイウェハＷ１と回路ウェハＷ２とを機械的圧力により貼り合わせる。これにより、層間絶縁膜１３と層間絶縁膜１４とが接着される。次に、アレイウェハＷ１および回路ウェハＷ２を所定の温度（例えば４００℃）でアニールする。これにより、金属パッド４１と金属パッド３８とが接合される。
その後、基板１５をＣＭＰ（Chemical Mechanical Polishing）により薄膜化し、基板１６をＣＭＰにより除去した後、アレイウェハＷ１および回路ウェハＷ２を複数のチップに切断する。このようにして、図１の半導体装置が製造される。なお、金属パッド４５とパッシベーション膜４６は例えば、基板１５の薄膜化および基板１６の除去の後に、絶縁膜１２上に形成される。
なお、本実施形態ではアレイウェハＷ１と回路ウェハＷ２とを貼り合わせているが、代わりにアレイウェハＷ１同士を貼り合わせてもよい。図１～図３を参照して前述した内容や、図４～図１３を参照して後述する内容は、アレイウェハＷ１同士の貼合にも適用可能である。
また、図１は、層間絶縁膜１３と層間絶縁膜１４との境界面や、金属パッド４１と金属パッド３８との境界面を示しているが、上記のアニール後はこれらの境界面が観察されなくなることが一般的である。しかしながら、これらの境界面のあった位置は、例えば金属パッド４１の側面や金属パッド３８の側面の傾きや、金属パッド４１の側面と金属パッド３８との位置ずれを検出することで推定することができる。
図４は、第１実施形態の半導体装置の構造を示す別の断面図および平面図である。
図４(ａ)および図４(ｂ)はそれぞれ、図１に示す回路チップ２の断面構造および平面構造を示している。図４(ａ)は、図４(ｂ)に示すＡ－Ａ’線に沿った断面を示している。
図４(ａ)および図４(ｂ)は、図１と同様に、層間絶縁膜１４と、基板１５と、複数のトランジスタ３１の複数のゲート電極３２と、コンタクトプラグ３３と、配線層３４とを示している。図４(ａ)および図４(ｂ)はさらに、基板１５内に設けられた素子分離領域６１と、基板１５の一部である素子領域６２と、コンタクトプラグ３３を形成しているバーコンタクト６３および柱状コンタクト６４と、配線層３４に含まれる複数の配線６５とを示している。
素子分離領域６１は、基板１５内に形成されたトレンチ内に設けられている。素子分離領域６１は、例えばＳｉＯ２膜で形成されている。素子分離領域６１は、ＳＴＩ（Shallow Trench Isolation）とも呼ばれる。
素子領域６２は、基板１５の一部であり、平面視において素子分離領域６１により包囲されている。素子領域６２は、ＡＡ（Active Area）とも呼ばれる。図４(ａ)および図４(ｂ)に示す素子領域６２は、第１延伸部の例である延伸部６２ａと、複数の第１突出部の例である複数の突出部６２ｂとを有している。この素子領域６２は、例えばメモリセルアレイ１１用のセンスアンプを形成している。この素子領域６２は、後述する領域Ｒ１、Ｒ２を含んでいてもよい（図８(ｂ)を参照）。領域Ｒ１、Ｒ２はそれぞれ、第１および第２領域の例である。なお、センスアンプの具体例については、後述する第５実施形態で説明する。
延伸部６２ａは、図４(ｂ)に示すように、Ｘ方向（＋Ｘ方向）に延伸している。各突出部６２ｂは、図４(ｂ)に示すように、延伸部６２ａからＹ方向（＋Ｙ方向）に突出している。そのため、素子領域６２は、平面視において櫛型の形状を有している。図４(ｂ)は、延伸部６２ａから突出している４つの突出部６２ｂを示している。これらの突出部６２ｂは、Ｘ方向に互いに隣接しており、Ｙ方向に延伸している。素子領域６２の突出部６２ｂの個数は、例えば２Ｎ個であり（Ｎは１以上の整数）、ここでは２２個である。延伸部６２ａは、Ｘ方向の端部Ｅ１と、－Ｘ方向の端部Ｅ２とを有している。端部Ｅ１、Ｅ２はそれぞれ、第１および第２端部の例である。
バーコンタクト６３は、平面視においてＸ方向およびＺ方向に延伸するバー状の形状を有するコンタクトプラグである。バーコンタクト６３は、例えばＷ（タングステン）層を含んでいる。バーコンタクト６３は、延伸部６２ａ上に設けられている。本実施形態のバーコンタクト６３は、延伸部６２ａおよび突出部６２ｂのうちの延伸部６２ａ上のみに配置されている。また、本実施形態のバーコンタクト６３は、素子分離領域６１および素子領域６２のうちの素子領域６２上のみに配置されている。バーコンタクト６３は、Ｘ方向の端部Ｅ３と、－Ｘ方向の端部Ｅ４とを有している。バーコンタクト６３は、第１プラグの例である。端部Ｅ３、Ｅ４はそれぞれ、第３および第４端部の例である。
柱状コンタクト６４は、平面視においてＺ方向に延伸する柱状の形状を有するコンタクトプラグである。柱状コンタクト６４は、例えばＷ（タングステン）層を含んでいる。柱状コンタクト６４は、バーコンタクト６３上に設けられている。本実施形態の柱状コンタクト６４は、平面視において端部Ｅ１と端部Ｅ２とのほぼ中間地点に位置しており、かつ平面視において端部Ｅ３と端部Ｅ４とのほぼ中間地点に位置している。柱状コンタクト６４は、第２プラグの例である。
上記複数の配線６５は、Ｘ方向に互いに隣接しており、Ｙ方向に延伸している。これらの配線６５のうちの１本は、図４(ａ)に示すように、柱状コンタクト６４上に設けられている。これらの配線６５は、配線層３４に含まれている。配線層３４は、例えばＷ（タングステン）層、Ｃｕ（銅）層、またはＡｌ（アルミニウム）層を含んでいる。配線層３４は、第１配線層の例である。
図４(ｂ)では、複数のゲート電極３２が、複数の突出部６２ｂのそれぞれとＺ方向で重なるように、複数の突出部６２ｂの上方に設けられている。そのため、複数のトランジスタ３１が、これらの突出部６２ｂ上にそれぞれ形成されている。図４(ｂ)はさらに、これらのゲート電極３２とコンタクトプラグ３３との間の寄生抵抗Ｒを模式的に示している。
本実施形態のバーコンタクト６３は、延伸部６２ａの端部Ｅ１付近から、延伸部６２ａの端部Ｅ２付近まで延伸している。よって、バーコンタクト６３の端部Ｅ３、Ｅ４がそれぞれ、延伸部６２ａの端部Ｅ１、Ｅ２付近に位置している。ただし、バーコンタクト６３は、素子分離領域６１および素子領域６２のうちの素子領域６２上のみに配置されているため、端部Ｅ３は、端部Ｅ１の－Ｘ方向（図４(ｂ)での左側）に位置しており、端部Ｅ４は、端部Ｅ２の＋Ｘ方向（図４(ｂ)での右側）に位置している。
図４(ｂ)は、上記複数の突出部６２ｂのうちで端部Ｅ１に最も近い突出部６２ｂの中心線Ｌ１と、上記複数の突出部６２ｂのうちで端部Ｅ２に最も近い突出部６２ｂの中心線Ｌ２とを示している。すなわち、図４(ｂ)は、最も右側の突出部６２ｂの中心線Ｌ１と、最も左側の突出部６２ｂの中心線Ｌ２とを示している。これらの中心線Ｌ１、Ｌ２は、Ｙ方向に延伸している。本実施形態では、バーコンタクト６３の端部Ｅ３が、中心線Ｌ１に対し＋Ｘ方向に位置し、バーコンタクト６３の端部Ｅ４が、中心線Ｌ２に対し－Ｘ方向に位置している。すなわち、バーコンタクト６３の端部Ｅ３は、中心線Ｌ１よりも右側に位置し、バーコンタクト６３の端部Ｅ４は、中心線Ｌ２よりも左側に位置している。
また、本実施形態のバーコンタクト６３は、図４(ｂ)に示す４つの突出部６２ｂの各々に面している。すなわち、これらの突出部６２ｂはいずれも、バーコンタクト６３の＋Ｙ方向に位置しており、これらの突出部６２ｂの－Ｙ方向の側面が、バーコンタクト６３の＋Ｙ方向の側面と対向している。よって、バーコンタクト６３の端部Ｅ３は、最も右側の突出部６２ｂに面しており、バーコンタクト６３の端部Ｅ４は、最も左側の突出部６２ｂに面している。すなわち、本実施形態のバーコンタクト６３は、最も右側の突出部６２ｂの付近から、最も左側の突出部６２ｂの付近まで延伸している。
図５は、第１実施形態の半導体装置の構造を示す別の平面図である。
図５は、図４(ｂ)に示す構成要素に加えて、各突出部６２ｂ上に設けられたコンタクトプラグ３３と、各ゲート電極３２上に設けられたコンタクトプラグ３３と、配線層３４に含まれる複数の配線６５とを示している。図５は、これらの配線６５の輪郭を、太線で示している。なお、図５は、素子分離領域６１の図示を省略している。
各突出部６２ｂ上に設けられたコンタクトプラグ３３は、第３プラグの例である下部コンタクト６３’と、第４プラグの例である上部コンタクト６４’とを含んでいる。下部コンタクト６３’は、突出部６２ｂ上に設けられている。上部コンタクト６４’は、下部コンタクト６３’上に設けられている。上部コンタクト６４’はさらに、いずれかの１本の配線６５下に設けられており、この配線６５と電気的に接続されている。下部コンタクト６３’および上部コンタクト６４’のさらなる詳細については、後述する第２～第４実施形態で説明する。
各ゲート電極３２上に設けられたコンタクトプラグ３３は、第３プラグの例である下部コンタクト６３”と、第４プラグの例である上部コンタクト６４”とを含んでいる。下部コンタクト６３”は、ゲート電極３２上に設けられている。上部コンタクト６４”は、下部コンタクト６３”上に設けられている。上部コンタクト６４”はさらに、いずれかの１本の配線６５下に設けられており、この配線６５と電気的に接続されている。下部コンタクト６３”および上部コンタクト６４”のさらなる詳細については、後述する第２～第４実施形態で説明する。
本実施形態の各ゲート電極３２は、平面視にて２本の配線６５と重なっている。これらの配線６５の一方は、このゲート電極３２上のコンタクトプラグ３３（６３”、６４”）上に配置されている。これらの配線６５の他方は、このゲート電極３２に対応する突出部６２ｂ上のコンタクトプラグ３３（６３’、６４’）上に配置されている。なお、本実施形態の各ゲート電極３２は、平面視にて３本以上の配線６５と重なっていてもよい。
なお、延伸部６２ａ上のコンタクトプラグ３３（６３、６４）は、複数のトランジスタ３１のソース拡散層およびドレイン拡散層の一方に電気的に接続されている。また、各突出部６２ｂ上のコンタクトプラグ３３（６３’、６４’）は、１つのトランジスタ３１のソース拡散層およびドレイン拡散層の他方に電気的に接続されている。これらのコンタクトプラグ３３は、ソースコンタクトおよびドレインコンタクトとして機能する。一方、各ゲート電極３２上のコンタクトプラグ３３（６３”、６４”）は、１つのトランジスタ３１のゲートコンタクトとして機能する。
次に、図６～図８を参照し、本実施形態の比較例の半導体装置について説明する。
図６は、第１比較例の半導体装置の構造を示す断面図および平面図である。
図６(ａ)および図６(ｂ)はそれぞれ、本比較例の回路チップ２の断面構造および平面構造を示している。本比較例の素子領域６２は、本実施形態の素子領域６２と同様の形状を有している。しかしながら、本比較例の延伸部６２ａ上のコンタクトプラグ３３は、バーコンタクト６３を含んでおらず、柱状コンタクト６４のみを含んでいる。
そのため、本比較例の各ゲート電極３２とコンタクトプラグ３３（６４）との間の寄生抵抗Ｒは、ゲート電極３２ごとに異なっている。例えば、１番右のゲート電極３２や、１番左のゲート電極３２においては、ゲート電極３２とコンタクトプラグ３３との距離が長いため、寄生抵抗Ｒが大きくなっている。一方、右から２番目のゲート電極３２や、左から２番目のゲート電極３２においては、ゲート電極３２とコンタクトプラグ３３との距離が短いため、寄生抵抗Ｒが小さくなっている。その結果、本比較例の４つのトランジスタ３１の特性がばらついてしまう。
本比較例の半導体装置を小型化するためには、素子領域６２の突出部６２ｂの個数を多くし、かつ、これらの突出部６２ｂ用のコンタクトプラグ３３（６４）を共通化することが望ましい。これにより、素子領域６２が形成するセンスアンプを小型化することで、半導体装置を小型化することが可能となる。しかしながら、突出部６２ｂの個数が多くなると、寄生抵抗Ｒの違いが原因でトランジスタ３１の特性がばらついてしまう。
図７は、第２比較例の半導体装置の構造を示す断面図および平面図である。
図７(ａ)および図７(ｂ)はそれぞれ、本比較例の回路チップ２の断面構造および平面構造を示している。図７(ａ)および図７(ｂ)は、基板１５の一部である４つの素子領域６２を示しており、これらの素子領域６２の各々は、１つの突出部６２ｂを含んでいる。図７(ａ)および図７(ｂ)はさらに、４つの突出部６２ｂ上に設けられたコンタクトプラグ３３を示しており、このコンタクトプラグ３３は、柱状コンタクト６４を含んでおらず、バーコンタクト６３のみを含んでいる。本比較例によれば、これらの突出部６２ｂ用のコンタクトプラグ３３（６４）を共通化することで、半導体装置を小型化することが可能となる。
本比較例の各ゲート電極３２とコンタクトプラグ３３（６３）との間の寄生抵抗Ｒは、ゲート電極３２ごとに異なっておらず、いずれのゲート電極３２でも同じになっている。理由は、各ゲート電極３２とコンタクトプラグ３３との距離が、すべてのゲート電極３２で同じになっているからである。よって、本比較例によれば、４つのトランジスタ３１の特性のばらつきを抑制しつつ、半導体装置を小型化することが可能となる。
図８は、第２比較例の半導体装置の構造を示す別の断面図である。
図８(ａ)は、図７(ａ)と同様に、本比較例の回路チップ２の断面構造を示している。ただし、図８(ａ)は、図７(ａ)に示す構成要素に加え、複数の配線６５を含む配線層３４を示している。本比較例でコンタクトプラグ３３（６３）上に配線層３４を配置すると、複数の配線６５がコンタクトプラグ３３（６３）に接してしまい、これらの配線６５がショートしてしまう。
図８(ｂ)は、本比較例の素子分離領域６１、素子領域６２、およびバーコンタクト６３の拡大断面を示している。本比較例の素子領域６２は、Ｐ型領域である領域Ｒ１と、Ｎ型領域であり、領域Ｒ１上に設けられた領域Ｒ２とを含んでいる。領域Ｒ１は、例えばＰ型ウェルである。領域Ｒ２は、例えばＮ＋型領域である。領域Ｒ１、Ｒ２はそれぞれ、第１および第２領域の例である。Ｐ型およびＮ型はそれぞれ、第１および第２導電型の例である。なお、領域Ｒ１、Ｒ２は、本実施形態の素子領域６２内や、第１比較例の素子領域６２内にも設けられている。
図８(ｂ)では、素子分離領域６１の上面の高さが、素子領域６２の上面の高さよりも低くなっている。素子分離領域６１は例えば、基板１５内にトレンチを形成し、基板１５の全面に素子分離領域６１用の絶縁膜を形成し、トレンチ外の当該絶縁膜を除去することで形成される。この際、当該絶縁膜を多く除去すると、素子分離領域６１の上面の高さが、素子領域６２の上面の高さよりも低くなり得る。
図８(ｂ)では、素子分離領域６１の上面の高さが、領域Ｒ１と領域Ｒ２との界面の高さよりも低くなっている。その結果、本比較例のバーコンタクト６３は、領域Ｒ１に接している。理由は、本比較例のバーコンタクト６３は、素子領域６２および素子分離領域６１上に配置されているからである。この場合、図８(ｂ)にて矢印で示すように、バーコンタクト６３から領域Ｒ１に流れるリーク電流が発生するおそれがある。
一方、本実施形態の半導体装置は、図４(ａ)および図４(ｂ)に示す構造を有している。本実施形態の素子領域６２は、延伸部６２ａと、複数の突出部６２ｂとを含んでいる。さらに、本実施形態のコンタクトプラグ３３（６３、６４）は、延伸部６２ａ上に設けられたバーコンタクト６３と、バーコンタクト６４上に設けられた柱状コンタクト６４とを含んでいる。
本実施形態によれば、これらの突出部６２ｂ用のコンタクトプラグ３３（６３、６４）を共通化することで、第１および第２比較例と同様に半導体装置を小型化することが可能となる。
また、本実施形態によれば、第２比較例と同様にバーコンタクト６３を採用することにより、各ゲート電極３２とコンタクトプラグ３３（６３、６４）との間の寄生抵抗Ｒを、いずれのゲート電極３２でもほぼ同じにすることが可能となる。よって、本実施形態によれば、複数のトランジスタ３１の特性のばらつきを抑制しつつ、半導体装置を小型化することが可能となる。
また、本実施形態の半導体装置は、第２比較例の半導体装置とは異なり延伸部６２ａを備えており、本実施形態のバーコンタクト６３は、延伸部６２ａ上に設けられている。これにより、第２比較例のようなリーク電流の発生を抑制することが可能となる（図８(ｂ)を参照）。
また、本実施形態のコンタクトプラグ３３（６３、６４）は、バーコンタクト６３に加えて柱状コンタクト６４を含んでいる。これにより、複数の配線６５がコンタクトプラグ３３（６３、６４）に接することを回避することが可能となり、これらの配線６５がショートすることを回避することが可能となる（図８(ａ)を参照）。図４(ａ)では、複数の配線６５のうちの１本のみが、柱状コンタクト６４上に設けられている。
以上のように、本実施形態によれば、基板１５に接触するコンタクトプラグ３３を好適に形成することが可能となる。例えば、本実施形態によれば、第１および第２比較例の欠点を抑制しつつ、第１および第２比較例の利点を享受することが可能となる。
次に、図９と図１０とを参照し、本実施形態の変形例の半導体装置について説明する。
図９は、第１実施形態の２つの変形例の半導体装置の構造を示す平面図である。
図９(ａ)に示す変形例の素子領域６２は、延伸部６２ａから＋Ｙ方向に突出している複数の突出部６２ｂだけでなく、延伸部６２ａから－Ｙ方向に突出している複数の突出部６２ｂも含んでいる。前者の突出部６２ｂは、複数の第１突出部の例であり、後者の突出部６２ｂは、複数の第２突出部の例である。後者の突出部６２ｂは、前者の突出部６２ｂと同様の構造を有している。例えば、後者の突出部６２ｂの各々は、１つのトランジスタ３１のゲート電極３２下に設けられている。本変形例によれば、延伸部６２ａから、より多くの突出部６２ｂを突出させることが可能となる。
図９(ｂ)に示す変形例の素子領域６２は、突出部６２ｂの－Ｙ方向に設けられた延伸部６２ａだけでなく、突出部６２ｂの＋Ｙ方向に設けられた延伸部６２ａも含んでいる。前者の延伸部６２ａは、第１延伸部の例であり、後者の延伸部６２ａは、第２延伸部の例である。本変形例の各突出部６２ｂは、前者の延伸部６２ａから＋Ｙ方向に突出しており、後者の延伸部６２ａから－Ｙ方向に突出している。後者の延伸部６２ａは、前者の延伸部６２ａと同様の構造を有している。例えば、後者の延伸部６２ａは、＋Ｘ方向に延伸しており、バーコンタクト６３下に設けられている。このバーコンタクト６３は、柱状コンタクト６４下に設けられている。本変形例によれば、素子領域６２上により多くのトランジスタ３１を配置することが可能となる。図９(ｂ)では、各突出部６２ｂが、２つのトランジスタ３１のゲート電極３２下に設けられているため、素子領域６２上に８つのトランジスタ３１が配置されている。
図１０は、第１実施形態の別の変形例の半導体装置の構造を示す平面図である。
図１０(ａ)に示す変形例の素子領域６２は、本実施形態の素子領域６２と同様の構造を有している。ただし、本変形例の素子領域６２では、延伸部６２ａの端部Ｅ１は、最も右側の突出部６２ｂに対し＋Ｘ方向に突出しており、延伸部６２ａの端部Ｅ２は、最も左側の突出部６２ｂに対し－Ｘ方向に突出している。図１０(ａ)は、最も右側の突出部６２ｂの右側の側面を通過する直線Ｌ３と、最も左側の突出部６２ｂの左側の側面を通過する直線Ｌ４とを示している。延伸部６２ａの端部Ｅ１は、最も右側の突出部６２ｂに対し＋Ｘ方向に突出しているため、直線Ｌ３よりも右側に位置している。同様に、延伸部６２ａの端部Ｅ２は、最も左側の突出部６２ｂに対し－Ｘ方向に突出しているため、直線Ｌ４よりも左側に位置している。
図１０(ａ)はさらに、バーコンタクト６３のＸ方向の端部Ｅ３と、バーコンタクト６３の－Ｘ方向の端部Ｅ４とを示している。本変形例の端部Ｅ３、Ｅ４は、本実施形態の端部Ｅ３、Ｅ４と同様に、端部Ｅ１、Ｅ２の付近に位置している。そのため、本変形例のバーコンタクト６３の端部Ｅ３は、図１０(ａ)に示すように、直線Ｌ３にまで達している。同様に、本変形例のバーコンタクト６３の端部Ｅ４は、直線Ｌ４にまで達している。
次に、図１０(ｂ)および図１０(ｃ)を参照し、本実施形態の素子領域６２と、本変形例の素子領域６２とを比較する。
図１０(ｂ)は、本実施形態の素子領域６２の端部Ｅ１付近の構造を示している。符号Ｉは、バーコンタクト６３から最も右側のゲート電極３２に向かう電流を示している。本実施形態のバーコンタクト６３の端部Ｅ３は直線Ｌ３にまで達していないため、電流Ｉが非直線状に流れる箇所が生じる。これが、寄生抵抗Ｒがゲート電極３２ごとに異なってしまう原因となり得る。
図１０(ｃ)は、本変形例の素子領域６２の端部Ｅ１付近の構造を示している。本変形例のバーコンタクト６３の端部Ｅ３は直線Ｌ３にまで達しているため、電流Ｉが流れる経路の直線性を向上させることが可能となる。これにより、寄生抵抗Ｒをいずれのゲート電極３２でもほぼ同じにすることが可能となる。本変形例によれば、本実施形態に比べて、異なるゲート電極３２の寄生抵抗Ｒを同じ値に近付けることがより容易になる。
以上のように、本実施形態の素子領域６２は、Ｘ方向に延伸している延伸部６２ａと、延伸部６２ａからＹ方向に突出している突出部６２ｂとを含んでいる。また、本実施形態のコンタクトプラグ３３（６３、６４）は、延伸部６２ａ上に設けられ、Ｘ方向に延伸しているバーコンタクト６３を含んでいる。よって、本実施形態によれば、基板１５に接触するコンタクトプラグ３３（６３、６４）を好適に形成することが可能となる。例えば、本実施形態によれば、第１および第２比較例の欠点を抑制しつつ、第１および第２比較例の利点を享受することが可能となる。
（第２実施形態）
図１１は、第２実施形態の半導体装置の構造を示す平面図および断面図である。
図１１(ａ)は、図５と同様に、本実施形態の回路チップ２の平面構造を示している。図１１(ｂ)は、図１１(ａ)に示すＢ－Ｂ’線に沿った断面を示している。
図１１(ａ)および図１１(ｂ)に示すように、各突出部６２ｂ上に設けられたコンタクトプラグ３３は、下部コンタクト６３’と、上部コンタクト６４’とを含んでいる。本実施形態では、下部コンタクト６３’の形状は、平面視において円であり、上部コンタクト６４’の形状も、平面視において円である。ただし、上部コンタクト６４’の形状である円の直径は、下部コンタクト６３’の形状である円の直径よりも小さく設定されている。平面視において、本実施形態の上部コンタクト６４’の中心軸（円の中心）は、下部コンタクト６３’の中心軸（円の中心）と重なっている。これは、各ゲート電極３２上に設けられたコンタクトプラグ３３についても同様である。各ゲート電極３２上に設けられたコンタクトプラグ３３は、下部コンタクト６３”と、上部コンタクト６４”とを含んでいる。
本実施形態によれば、これらのコンタクトプラグ３３を、突出部６２上やゲート電極３２上に好適に配置することが可能となる。
（第３実施形態）
図１２は、第３実施形態の半導体装置の構造を示す平面図および断面図である。
図１２(ａ)は、図５と同様に、本実施形態の回路チップ２の平面構造を示している。図１２(ｂ)は、図１２(ａ)に示すＢ－Ｂ’線に沿った断面を示している。
図１２(ａ)および図１２(ｂ)に示すように、各突出部６２ｂ上に設けられたコンタクトプラグ３３は、下部コンタクト６３’と、上部コンタクト６４’とを含んでいる。本実施形態では、下部コンタクト６３’の形状は、平面視において楕円であり、上部コンタクト６４’の形状は、平面視において円である。平面視において、本実施形態の上部コンタクト６４’の中心軸（楕円の中心）は、下部コンタクト６３’の中心軸（円の中心）とは重なっていない。例えば、各上部コンタクト６４’は、平面視において、対応する下部コンタクト６３’の左端付近や、対応する下部コンタクト６３’の右端付近に配置されている。これは、各ゲート電極３２上に設けられたコンタクトプラグ３３についても同様である。各ゲート電極３２上に設けられたコンタクトプラグ３３は、下部コンタクト６３”と、上部コンタクト６４”とを含んでいる。
本実施形態によれば、これらのコンタクトプラグ３３を、突出部６２上やゲート電極３２上に好適に配置することが可能となる。また、本実施形態の下部コンタクト６３’、６３”の形状は楕円であるため、下部コンタクト６３’と突出部６２ｂとの接触面積や、下部コンタクト６３”とゲート電極３２との接触面積を広くすることが可能となる。
（第４実施形態）
図１３は、第４実施形態の半導体装置の構造を示す平面図および断面図である。
図１３(ａ)は、図５と同様に、本実施形態の回路チップ２の平面構造を示している。図１３(ｂ)は、図１３(ａ)に示すＢ－Ｂ’線に沿った断面を示している。
図１３(ａ)および図１３(ｂ)に示すように、各突出部６２ｂ上に設けられたコンタクトプラグ３３は、下部コンタクト６３’と、上部コンタクト６４’とを含んでいる。本実施形態では、下部コンタクト６３’の形状は、平面視において円であり、上部コンタクト６４’の形状も、平面視において円である。ただし、上部コンタクト６４’の形状である円の直径は、下部コンタクト６３’の形状である円の直径よりも小さく設定されている。平面視において、本実施形態の上部コンタクト６４’の中心軸（円の中心）は、下部コンタクト６３’の中心軸（円の中心）とは重なっていない。これは、各ゲート電極３２上に設けられたコンタクトプラグ３３についても同様である。各ゲート電極３２上に設けられたコンタクトプラグ３３は、下部コンタクト６３”と、上部コンタクト６４”とを含んでいる。
本実施形態によれば、これらのコンタクトプラグ３３を、突出部６２上やゲート電極３２上に好適に配置することが可能となる。また、本実施形態のコンタクトプラグ３３においては、下部コンタクト６３’、６３”の円の直径と、上部コンタクト６４’、６４”の円の直径の差が大きく設定されているため、上部コンタクト６４’、６４”の中心軸を、下部コンタクト６３’、６３”の中心軸から大きくずらすことが可能となる。理由は、直径の差が大きいため、中心軸を大きくずらしても、上部コンタクト６４’、６４”を下部コンタクト６３’、６３”の上面に形成できるからである。逆に直径の差が小さいと、中心軸を大きくずらすことで、上部コンタクト６４’、６４”が下部コンタクト６３’、６３”の上面以外の場所に形成されてしまうおそれがある。よって、本実施形態によれば、上部コンタクト６４’、６４”の位置を決定するリソグラフィの誤差に関し、大きなマージンを許容することが可能となる。
これは、第３実施形態についても同様である。第３実施形態の下部コンタクト６３’、６３”の形状は、Ｘ方向に延伸する楕円であるため、Ｘ方向の誤差に関する大きなマージンを許容することが可能となる。一方、本実施形態によれば、Ｘ方向の誤差に関する大きなマージンだけでなく、Ｙ方向の誤差に関する大きなマージンも許容することが可能となる。
（第５実施形態）
図１４は、第１実施形態の半導体装置の構成を示す回路図である。本実施形態の半導体装置は、第１～第４実施形態のいずれかの半導体装置の一例となっている。
図１４は、メモリセルアレイ１１を構成する複数のプレーン７１と、これらのプレーン７１用に設けられた複数のロウデコーダ７２、複数のＳＡ／ＤＬ部７３、複数のＸＤＬ部７４、および複数のＹＬＯＧ部７５とを示している。図１４はさらに、シリアル回路７６と、Ｉ／Ｏ（Input/Output）回路７７と、低電圧発生回路８１と、高電圧発生回路８２と、ロウ制御回路８３と、カラム制御回路８４とを示している。これらは、アレイチップ１内のメモリセルアレイ１１付近または回路チップ２内のロジック回路内に位置している。図１４はさらに、本実施形態の半導体装置に含まれるコントローラ３を示している。
各プレーン７１は、複数のメモリセル、複数のワード線ＷＬ、複数のビット線ＢＬなどにより構成されている。各ロウデコーダ７２は、ワード線ＷＬなどの制御配線に制御電圧を印加する。このような制御電圧の例は、書き込み電圧（ＶＰＲＧ）、消去電圧（ＶＥＲＡＳＥ）、中間電圧（ＶＰＡＳＳ）、ソース電圧（ＶＳＬ）などである。各ＳＡ／ＤＬ部７３は、ビット線ＢＬに読み出されたデータを検知するセンスアンプ回路およびデータラッチ回路である。各ＸＤＬ部７４は、ＳＡ／ＤＬ部７３やＩ／Ｏ回路７７から送信されたデータを格納するデータラッチ回路である。各ＹＬＯＧ部７５は、カラムアドレスをデコードし、デコード結果に基づいてＸＤＬ部７４内のラッチ回路を選択する。シリアル回路７６は、複数のプレーン７１で共用されるシリアルバス等を提供し、Ｉ／Ｏ回路７７は、コントローラ３との間で入力信号や出力信号を授受する。
低電圧発生回路８１と高電圧発生回路８２は、制御電圧発生回路を構成しており、制御電圧として使用される低電圧と高電圧をそれぞれ発生させる。ロウ制御回路８３とカラム制御回路８４はそれぞれ、各プレーン７１のロウやカラムに関する制御を実施する。
本実形態によれば、第１～第４実施形態で説明した効果を得られる回路構成を実現することが可能となる。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置は、その他の様々な形態で実施することができる。また、本明細書で説明した装置の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：アレイチップ、２：回路チップ、３：コントローラ、
１１：メモリセルアレイ、１２：絶縁膜、１３：層間絶縁膜、
１４：層間絶縁膜、１５：基板、１６：基板、
２１：階段構造部、２２：コンタクトプラグ、
２３：ワード配線層、２４：ビアプラグ、
３１：トランジスタ、３２：ゲート電極、３３：コンタクトプラグ、３４：配線層、
３５：配線層、３６：配線層、３７：ビアプラグ、３８：金属パッド、
４１：金属パッド、４２：ビアプラグ、４３：配線層、
４４：ビアプラグ、４５：金属パッド、４６：パッシベーション膜、
５１：絶縁層、５２：ブロック絶縁膜、５３：電荷蓄積層、
５４：トンネル絶縁膜、５５：チャネル半導体層、５６：コア絶縁膜、
６１：素子分離領域、６２：素子領域、６２ａ：延伸部、６２ｂ：突出部、
６３：バーコンタクト、６３’：下部コンタクト、６３”：下部コンタクト、
６４：柱状コンタクト、６４’：上部コンタクト、６４”：上部コンタクト、
６５：配線、
７１：プレーン（メモリセルアレイ）、７２：ロウデコーダ、７３：ＳＡ／ＤＬ部、
７４：ＸＤＬ部、７５：ＹＬＯＧ部、７６：シリアル回路、７７：Ｉ／Ｏ回路、
８１：低電圧発生回路、８２：高電圧発生回路、
８３：ロウ制御回路、８４：カラム制御回路

Claims (20)

  1. 第１方向に延伸する第１延伸部と、前記第１延伸部から、前記第１方向と交差する第２方向に突出する複数の第１突出部と、を有する素子領域を含む基板と、
    前記第１延伸部上に設けられ、前記第１方向と、前記第１方向および前記第２方向と交差する第３方向とに延伸する第１プラグと、
    前記複数の第１突出部のそれぞれと前記第３方向で重なるように、前記複数の第１突出部の上方に設けられた複数のゲート電極と、
    を備える半導体装置。
  2. 前記第１プラグは、前記第１延伸部および前記第１突出部のうちの前記第１延伸部上のみに配置されている、請求項１に記載の半導体装置。
  3. 前記第１延伸部は、前記第１方向の第１端部と、前記第１方向の逆方向の第２端部とを有し、前記第１プラグは、前記第１方向の第３端部と、前記第１方向の逆方向の第４端部とを有し、
    前記第１プラグの前記第３端部は、前記複数の第１突出部のうちの前記第１端部に最も近い第１突出部に面しており、
    前記第１プラグの前記第４端部は、前記複数の第１突出部のうちの前記第２端部に最も近い第１突出部に面している、
    請求項１または２に記載の半導体装置。
  4. 前記第１プラグの前記第３端部は、前記複数の第１突出部のうちの前記第１端部に最も近い第１突出部の中心線に対し、前記第１方向に位置し、
    前記第１プラグの前記第４端部は、前記複数の第１突出部のうちの前記第２端部に最も近い第１突出部の中心線に対し、前記第１方向の逆方向に位置する、
    請求項３に記載の半導体装置。
  5. 前記第１プラグ上に設けられた第２プラグをさらに備える、請求項１から４のいずれか１項に記載の半導体装置。
  6. 前記第２プラグは、前記第３方向に延伸する柱状の形状を有する、請求項５に記載の半導体装置。
  7. 前記第２方向に延伸する複数の配線を含む第１配線層をさらに備え、
    前記複数の配線のうちの１つは、前記第２プラグ上に設けられている、請求項５または６に記載の半導体装置。
  8. 平面視において、前記複数のゲート電極のうちの１つは、前記複数の配線のうちの２つ以上と重なっている、請求項７に記載の半導体装置。
  9. 前記基板内に設けられた素子分離領域をさらに備え、
    前記第１プラグは、前記素子領域および前記素子分離領域のうちの前記素子領域上のみに配置されている、請求項１から８のいずれか１項に記載の半導体装置。
  10. 前記素子領域はさらに、前記第１延伸部から前記第２方向の逆方向に突出する複数の第２突出部を有する、請求項１から９のいずれか１項に記載の半導体装置。
  11. 前記素子領域はさらに、前記第１方向に延伸する第２延伸部を有し、
    前記複数の第１突出部は、前記第２延伸部から前記第２方向の逆方向に突出している、
    請求項１から１０のいずれか１項に記載の半導体装置。
  12. 前記第１延伸部は、前記第１方向の第１端部と、前記第１方向の逆方向の第２端部とを有し、
    前記第１延伸部の前記第１端部は、前記複数の第１突出部のうちの前記第１端部に最も近い第１突出部に対し、前記第１方向に突出しており、
    前記第１延伸部の前記第２端部は、前記複数の第１突出部のうちの前記第２端部に最も近い第１突出部に対し、前記第１方向の逆方向に突出している、
    請求項１から１１のいずれか１項に記載の半導体装置。
  13. 前記複数のゲート電極上または前記複数の第１突出部上にそれぞれ設けられた複数の第３プラグと、
    前記複数の第３プラグ上にそれぞれ設けられた複数の第４プラグと、
    をさらに備える、請求項１から１２のいずれか１項に記載の半導体装置。
  14. 平面視において、前記第３プラグの形状は円であり、かつ前記第４プラグの形状は円である、請求項１３に記載の半導体装置。
  15. 平面視において、前記第３プラグの形状は楕円であり、かつ前記第４プラグの形状は円である、請求項１３に記載の半導体装置。
  16. 平面視において、前記第４プラグの中心軸は、前記第３プラグの中心軸とは重なっていない、請求項１４または１５に記載の半導体装置。
  17. 前記第２方向に延伸する複数の配線を含む第１配線層をさらに備え、
    前記複数の配線は、前記第２プラグ上に設けられた配線と、前記複数の第４プラグ上にそれぞれ設けられた複数の配線とを含む、請求項１３から１６のいずれか１項に記載の半導体装置。
  18. 前記第１方向および前記第２方向は、前記基板の表面に平行であり、かつ互いに垂直であり、前記第３方向は、前記基板の表面に垂直である、請求項１から１７のいずれか１項に記載の半導体装置。
  19. 前記素子領域は、半導体メモリのセンスアンプを形成している、請求項１から１８のいずれか１項に記載の半導体装置。
  20. 第１方向に延伸する第１延伸部と、前記第１延伸部から、前記第１方向と交差する第２方向に突出する複数の第１突出部と、を有する素子領域を含む基板と、
    前記第１延伸部上に設けられ、前記第１方向と、前記第１方向および前記第２方向と交差する第３方向とに延伸している第１プラグと、
    前記複数の第１突出部のそれぞれと前記第３方向で重なるように、前記複数の第１突出部の上方に設けられた複数のゲート電極とを備え、
    前記素子領域は、第１導電型を有する第１領域と、前記第１導電型と異なる第２導電型を有し、前記第１領域上に設けられた第２領域とを含む、半導体装置。
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