JP2019050272A - 記憶装置 - Google Patents

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Abstract

【課題】パッド電極下に回路素子を配置可能な記憶装置を提供する。【解決手段】記憶装置は、基板上に配置された第１回路素子を含む回路と、前記回路の上方に設けられ、金属ワイヤをボンディング可能な領域を有するパッド電極を含む配線層と、前記回路と前記配線層との間に位置し、前記回路から前記配線層に向かう第１方向に積層された複数の電極層と、前記第１方向に延びる半導体ピラーと、前記複数の電極層と前記半導体ピラーとの間に配置された記憶部と、を備える。前記第１回路素子は、前記第１方向に見て、前記パッド電極と重なる位置に配置される。【選択図】図１

Description

実施形態は、記憶装置に関する。
記憶装置のチップ面には、パッド電極が設けられ、その上に記憶装置と外部回路を接続する金属ワイヤがボンディングされる。パッド電極は、ワイヤボンディング時の衝撃による故障を回避するために、トランジスタなどの回路素子を避けて配置される。しかしながら、記憶装置の大容量化に伴い、パッド電極下のチップ面も有効に活用することが望まれる。
米国特許公報９０３５３７１号明細書
実施形態は、パッド電極下に回路素子を配置可能な記憶装置を提供する。
実施形態に係る記憶装置は、基板上に配置された第１回路素子を含む回路と、前記回路の上方に設けられ、金属ワイヤをボンディング可能な領域を有するパッド電極を含む配線層と、前記回路と前記配線層との間に位置し、前記回路から前記配線層に向かう第１方向に積層された複数の電極層と、前記第１方向に延びる半導体ピラーと、前記複数の電極層と前記半導体ピラーとの間に配置された記憶部と、を備える。前記第１回路素子は、前記第１方向に見て、前記パッド電極と重なる位置に配置される。
第１実施形態に係る記憶装置を示す模式断面図である。 第１実施形態の変形例に係る記憶装置を示す模式断面図である。 第１実施形態の変形例に係るパッド電極を示す模式断面図である。 第１実施形態に係るパッド電極の配置を示す模式平面図である。 第１実施形態の変形例に係るパッド電極の配置を示す模式平面図である。 第２実施形態に係る記憶装置を模式的に示す部分断面図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
［第１実施形態］
図１は、第１実施形態に係る記憶装置１を示す模式断面図である。記憶装置１は、例えば、ＮＡＮＤ型フラシュメモリ装置であり、３次元配置されたメモリセルを含むメモリセルアレイＭＣＡと、駆動回路ＣＵＡと、を備える。メモリセルアレイＭＣＡは、駆動回路ＣＵＡの上に設けられる。なお、図１では、簡単のために、各要素間を電気的に絶縁する絶縁膜を省略している。
駆動回路ＣＵＡは、基板ＳＢ上に設けられた複数の回路素子、例えば、トランジスタＴｒを含む。駆動回路ＣＵＡは、基板ＳＢとメモリセルアレイＭＣＡとの間に位置する配線Ｄ０、Ｄ１、Ｄ２、および、コンタクトプラグＣＳ、Ｃ１およびＣ２をさらに含む。コンタクトプラグＣＳ、Ｃ１およびＣ２は、トランジスタＴｒと配線Ｄ０との間、配線Ｄ０と配線Ｄ１との間、および、配線Ｄ１と配線Ｄ２との間をそれぞれ電気的に接続する。
メモリセルアレイＭＣＡは、駆動回路ＣＵＡの上に設けられ、メモリセル領域ＭＣＲと、引き出し領域ＨＵＲと、を有する。メモリセル領域ＭＣＲは、３次元配置された複数のメモリセルを含む。メモリセルアレイＭＣＡは、ソース線ＢＳＬと、ワード線ＷＬと、選択ゲートＳＧＳと、選択ゲートＳＧＤと、半導体ピラーＳＰと、を含む。ソース線ＢＳＬは、金属層１３と、半導体層１５と、をＺ方向に積層した構造を有する。選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤは、ソース線ＢＳＬ上に層間絶縁膜（図示しない）を介して順に積層される。
図１に示すように、半導体ピラーＳＰは、メモリセル領域ＭＣＲに配置され、選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤを貫いてＺ方向に延びる。メモリセルは、半導体ピラーＳＰとワード線ＷＬとが交差する部分に設けられる。半導体ピラーＳＰは、その下端においてソース線ＢＳＬに接続される。
記憶装置１は、メモリセルアレイＭＣＡの上方に設けられる配線層ＩＣＬをさらに備える。配線層ＩＣＬは、配線Ｍ０、Ｍ１およびＭ２を含む。配線Ｍ０と配線Ｍ１との間、および、配線Ｍ１と配線Ｍ２との間は、コンタクトプラグＶ１、Ｖ２によりそれぞれ接続される。また、配線Ｍ０と、その下方に位置するコンタクトプラグ等と、を接続するコンタクトプラグＶＹが設けられる。
配線Ｍ０は、半導体ピラーＳＰの上端に電気的に接続されるビット線ＢＬを含む。ビット線ＢＬは、メモリセル領域ＭＣＲの上方に設けられ、例えば、Ｙ方向に延びる。ビット線ＢＬは、例えば、コンタクトプラグＶＹを介して半導体ピラーＳＰの上端に接続される。
選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤは、引き出し領域ＨＵＲに位置し、階段状に形成された端部をそれぞれ有する。引き出し領域ＨＵＲには、複数のコンタクトプラグＣＣが設けられ、選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤの端部にそれぞれ接続される。コンタクトプラグＣＣは、選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤを配線Ｍ０に電気的に接続する。
記憶装置１は、コンタクトプラグＣ３およびＣ４をさらに備える。コンタクトプラグＣ３は、駆動回路ＣＵＡの配線Ｄ２と配線Ｍ０との間を電気的に接続する。コンタクトプラグＣ４は、メモリセルアレイＭＣＡを貫いて、駆動回路ＣＵＡの配線Ｄ２と配線Ｍ０とを電気的に接続する。
記憶装置１では、メモリセルアレイＭＣＡの上方に設けられた配線層ＩＣＬ、コンタクトプラグＣ３およびＣ４を介して、メモリセルアレイＭＣＡと、駆動回路ＣＵＡと、を電気的に接続する。さらに、配線層ＩＣＬは、外部回路と駆動回路とを電気的に接続するパッド電極ＰＤを含む。パッド電極ＰＤは、駆動回路ＣＵＡのトランジスタＴｒのうちの少なくとも１つの上方に配置され、例えば、金属ワイヤをボンディングすることが可能な領域を有する。
図１に示す例では、パッド電極ＰＤは、選択ゲートＳＧＤ、ワード線ＷＬ、選択ゲートＳＧＳおよびソース線ＢＳＬを貫いて駆動回路ＣＵＡの配線Ｄ２に接続されたコンタクトプラグＣ４の上に配置される。また、パッド電極ＰＤは、配線Ｍ０およびＭ１の上に設けられる。すなわち、パッド電極ＰＤは、最上層に位置する配線Ｍ２と同じレベルに設けられる。また、パッド電極ＰＤは、半導体ピラーＳＰが設けられない領域上に配置される。
このように、パッド電極ＰＤの下に層間絶縁膜を介して積層された複数の電極層を配置することにより、例えば、金属ワイヤをボンディングする際の衝撃を軽減することが可能となる。このため、トランジスタＴｒなどの回路素子をパッド電極ＰＤの下に配置することが可能となる。これにより、記憶装置１のチップ面を有効に利用し、記憶容量を大きくすることができる。
図２は、第１実施形態の変形例に係る記憶装置２を示す模式断面図である。この例では、パッド電極ＰＤは、コンタクトプラグＣ４Ｓの上に配置される。
コンタクトプラグＣ４Ｓは、選択ゲートＳＧＤ、ワード線ＷＬおよび選択ゲートＳＧＳを貫いて、ソース線ＢＳＬに接続される。コンタクトプラグＣ４Ｓは、ソース線ＢＳＬの半導体層１５を貫いて金属層１３に接続される。コンタクトプラグＣ４Ｓは、コンタクトプラグＶＹを介してソース線ＢＳＬと配線Ｍ０とを電気的に接続する。
この例でも、パッド電極ＰＤの下に層間絶縁膜を介して積層された複数の電極層を配置することにより、ワイヤボンディング時の衝撃を軽減することが可能となり、パッド電極ＰＤの下に回路素子を配置することが可能となる。
図３（ａ）〜（ｃ）は、第１実施形態の変形例に係るパッド電極ＰＤを示す模式断面図である。図３（ａ）〜（ｃ）に示すように、パッド電極ＰＤは、選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤが設けられない部分に配置しても良い。
図３（ａ）に示すように、パッド電極ＰＤは、コンタクトプラグＣ３の上に配置しても良い。パッド電極ＰＤの下方には、駆動回路ＣＵＡのトランジスタＴｒが配置される。コンタクトプラグＣ３は、配線Ｍ０と、駆動回路ＣＵＡの配線Ｄ２と、を電気的に接続する。
コンタクトプラグＣ３は、配線Ｍ０と配線Ｄ２との間に設けられた絶縁体２０を貫いてＺ方向に延びる。コンタクトプラグＣ３のＺ方向の長さＬｐは、半導体ピラーＳＰのＺ方向の長さＬｓよりも長い（図１参照）。絶縁体２０は、例えば、酸化シリコンである。
図３（ｂ）に示すように、パッド電極ＰＤは、駆動回路ＣＵＡのトランジスタＴｒの上方に絶縁体２０を介して配置されてもよい。絶縁体２０は、半導体ピラーＳＰのＺ方向の長さＬｓよりも厚いＺ方向の厚さを有する。
図３（ｃ）に示すように、パッド電極ＰＤは、コンタクトプラグＣ３Ｓの上に配置しても良い。パッド電極ＰＤの下方には、駆動回路ＣＵＡのトランジスタＴｒが配置される。コンタクトプラグＣ３Ｓは、配線Ｍ０と、半導体層１７と、を電気的に接続する。半導体層１７は、例えば、選択ゲートＳＧＳの一部である。
半導体層１７と配線Ｍ０との間には、絶縁体２３が設けられる。また、半導体層１７と駆動回路ＣＵＡの配線Ｄ２との間には、絶縁体２５が設けられる。絶縁体２３および２５は、例えば、酸化シリコンである。
コンタクトプラグＣ３Ｓは、絶縁体２３を貫いてＺ方向に延びる。絶縁体２３のＺ方向の厚さと、絶縁体２５のＺ方向の厚さと、を合わせたトータルの厚さは、半導体ピラーＳＰのＺ方向の長さＬｓよりも厚い。
このように、パッド電極ＰＤと回路素子との間に、半導体ピラーＳＰのＺ方向の長さよりも厚い絶縁体を設けることにより、ワイヤボンディング時の衝撃を軽減することができる。これにより、ワイヤボンディングによる回路素子の破壊を回避することが可能となる。また、パッド電極ＰＤは、ワイヤボンディングを可能とするように絶縁膜から露出された領域を有する。
図４および図５は、第１実施形態に係るパッド電極の配置を示す模式平面図である。図４に示す記憶装置３は、チップ面上に配置された複数のメモリセルアレイＭＣＡを有する。図５に示す記憶装置４は、チップ面上に配置されたメモリセルアレイＭＣＡと周辺回路ＰＣとを有する。
図４に示すように、メモリセルアレイＭＣＡの周辺のチップ面上には、周辺回路ＰＣが設けられる。この例では、パッド電極ＰＤは、周辺領域ＰＣＲ上に配置される（図３（ａ）〜（ｃ）参照）。
周辺領域ＰＣＲは、例えば、ＲＯＭ（Read Only Memory）等を含むロジック領域、Ｐｕｍｐ回路等を含む電源領域、センスアンプ、デコーダ等であり、パッド電極ＰＤはそれらの上方に配置されても良い。すなわち、パッド電極ＰＤは、駆動回路ＣＵＡ以外の周辺回路ＰＣに含まれる回路素子の上に配置しても良い。
図５に示すように、記憶装置４は、メモリセルアレイＭＣＡ上に配置されたパッド電極ＰＤ１（図１および図２参照）と、周辺回路ＰＣ上に配置されたパッド電極ＰＤ２（図３（ａ）〜（ｃ）参照）と、を含む。パッド電極ＰＤ１は、メモリセルアレイＭＣＡを介して駆動回路ＣＵＡの上に配置される。パッド電極ＰＤ２は、電源部やロジック部を含む周辺回路ＰＣの上に配置される。
実施形態は、図４および図５に示す例に限定されず、パッド電極ＰＤは、記憶装置のチップ面上であれば、どこに配置されても良い。言い換えれば、チップ面内のいずれの場所にも回路素子を配置することが可能であり、チップ面上のスペースを有効に利用することが可能となる。
［第２実施形態］
図６（ａ）および（ｂ）は、第２実施形態に係る記憶装置５を模式的に示す部分断面図である。図６（ａ）は、ソース線ＢＳＬ上に積層された選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤの断面を示す模式図である。図６（ｂ）は、図６（ａ）中に示す６Ｂ−６Ｂ線に沿った断面を示す模式図である。
図６（ａ）に示すように、記憶装置５は、ソース線ＢＳＬ上に設けられた第１積層体ＳＳ１と、第２積層体ＳＳ２と、を含む。第２積層体ＳＳ２は、第１積層体ＳＳ２の上に設けられる。第１積層体ＳＳ１は、選択ゲートＳＧＳと、複数のワード線ＷＬ１と、を含む。第２積層体ＳＳ２は、複数のワード線ＷＬ２と、選択ゲートＳＧＤと、を含む。
例えば、ワード線ＷＬの数が多くなると、選択ゲートＳＧＤ、ワード線ＷＬおよび選択ゲートＳＧＳを貫いてソース線ＢＳＬに至るメモリホールＭＨを形成することが難しくなる。このような場合、ソース線ＢＳＬの上に第１積層体ＳＳ１を形成し、第１積層体ＳＳ１を貫いてソース線ＢＳＬに至るメモリホールＭＨ１を形成する。その後、第１積層体ＳＳ１の上に、第２積層体ＳＳ２を形成し、第２積層体ＳＳ２を貫いて、メモリホールＭＨ１に連通するメモリホールＭＨ２を形成する。これにより、多数のワード線ＷＬを貫くメモリホールＭＨを容易に形成することができる。
図６（ａ）に示すように、メモリホールＭＨ１およびＭＨ２の内部には、メモリ膜ＭＦと、半導体ピラーＳＰと、が設けられる。メモリ膜ＭＦは、メモリホールＭＨ１およびＭＨ２の内面に沿ってＺ方向に延びる。半導体ピラーＳＰは、メモリ膜ＭＦが設けられたメモリホールＭＨ１およびＭＨ２の内部に設けられる。半導体ピラーＳＰは、第１積層体ＳＳ１を貫く第１ピラーＳＰ１と、第２積層体ＳＳ２を貫く第２ピラーＳＰ２と、を含む。
図６（ｂ）に示すように、メモリ膜ＭＦは、第１膜２７と、第２膜２８と、第３膜２９と、を積層した構造を有する。第１膜２７および第３膜２９は、例えば、シリコン酸化膜であり、第２膜２８は、例えば、シリコン窒化膜である。
各ワード線ＷＬと半導体ピラーＳＰとの間（図６（ａ）参照）において、第１膜２７は、ブロック絶縁膜として機能し、第２膜２８は、電荷保持膜として機能し、第３膜２９は、トンネル絶縁膜として機能する。すなわち、メモリ膜ＭＦは、ワード線ＷＬと半導体ピラーＳＰとの間に位置する部分において、電荷をトラップする機能を有し、メモリセルの記憶部として機能する。
半導体ピラーＳＰは、例えば、半導体膜３３と、絶縁性コア３５と、を含む。絶縁性コア３５は、メモリホールＭＨ１およびＭＨ２の内部においてＺ方向に延びる。半導体膜３３は、絶縁性コア３５を囲むように設けられる。なお、メモリ膜ＭＦおよび半導体ピラーＳＰは、第１実施形態においても同様の構成を有する。
記憶装置５では、記憶容量を大きくするために多数のワード線ＷＬを積層した構造を有する。また、メモリセルアレイＭＣＡの周りの形成される絶縁体２０および２３（図３（ａ）〜（ｃ）参照）の厚さもより厚くなる。これにより、ワイヤボンディング時の衝撃がさらに抑制され、パッド電極ＰＤの下に配置した回路素子への影響を軽減できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２、３、４、５…記憶装置、 １３…金属層、 １５、１７…半導体層、 ２０、２３、２５…絶縁体、 ２７…第１膜、 ２８…第２膜、 ２９…第３膜、 ３３…半導体膜、 ３５…絶縁性コア、 ＢＬ…ビット線、 ＢＳＬ…ソース線、 Ｃ１、Ｃ２、Ｃ３、Ｃ３Ｓ、Ｃ４、Ｃ４Ｓ、ＣＣ、ＣＳ、Ｖ１、Ｖ２、ＶＹ…コンタクトプラグ、 ＣＵＡ…駆動回路、 Ｄ０、Ｄ１、Ｄ２、Ｍ０、Ｍ１、Ｍ２…配線、 ＨＵＲ…引き出し領域、 ＩＣＬ…配線層、 ＭＣＡ…メモリセルアレイ、 ＭＣＲ…メモリセル領域、 ＭＦ…メモリ膜、 ＭＨ、ＭＨ１、ＭＨ２…メモリホール、 ＰＣ…周辺回路、 ＰＤ、ＰＤ１、ＰＤ２…パッド電極、 ＳＢ…基板、 ＳＧＤ、ＳＧＳ…選択ゲート、 ＳＰ…半導体ピラー、 ＳＰ１…第１ピラー、 ＳＰ２…第２ピラー、 ＳＳ１…第１積層体、 ＳＳ２…第２積層体、 Ｔｒ…トランジスタ、 ＷＬ、ＷＬ１、ＷＬ２…ワード線

Claims (9)

  1. 基板上に配置された第１回路素子を含む回路と、
    前記回路の上方に設けられ、金属ワイヤをボンディング可能な領域を有するパッド電極を含む配線層と、
    前記回路と前記配線層との間に位置し、前記回路から前記配線層に向かう第１方向に積層された複数の電極層と、
    前記第１方向に延びる半導体ピラーと、
    前記複数の電極層と前記半導体ピラーとの間に配置された記憶部と、
    を備え、
    前記第１回路素子は、前記第１方向に見て、前記パッド電極と重なる位置に配置された記憶装置。
  2. 前記第１方向に延在し、前記配線層に含まれる配線と前記回路とを電気的に接続する第１コンタクトプラグをさらに備え、
    前記第１コンタクトプラグは、前記パッド電極と前記回路との間に位置する請求項１記載の記憶装置。
  3. 前記パッド電極と前記回路との間に設けられ、前記第１方向の厚さが前記半導体ピラーの前記第１方向の長さよりも厚い絶縁体をさらに備え、
    前記第１コンタクトプラグは、前記絶縁体を貫いて前記第１方向に延びる請求項２記載の記憶装置。
  4. 前記回路と前記複数の電極層との間に設けられ、前記半導体ピラーに接続された導電層をさらに備え、
    前記回路は、前記基板と前記導電層との間に設けられ、前記第１回路素子に接続された配線を含み、
    前記第１コンタクトプラグは、前記配線に電気的に接続される請求項２記載の記憶装置。
  5. 前記回路と前記複数の電極層との間に設けられ、前記半導体ピラーに接続された導電層をさらに備え、
    前記第１コンタクトプラグは、前記複数の電極層および前記導電層を貫いて前記第１方向に延びる請求項２記載の記憶装置。
  6. 前記パッド電極と前記回路との間に設けられ、前記第１方向の厚さが前記半導体ピラーの前記第１方向の長さよりも厚い絶縁体をさらに備えた請求項１記載の記憶装置。
  7. 前記回路と前記複数の電極層との間に設けられ、前記半導体ピラーに接続された導電層と、
    前記複数の電極層を貫いて前記第１方向に延び、前記導電層に接続された第３コンタクトプラグと、
    をさらに備え、
    前記第３コンタクトプラグは、前記回路と前記パッド電極との間に位置する請求項１記載の記憶装置。
  8. 基板上に配置された第１回路素子を含む回路と、
    前記周辺回路の一部の上方に設けられ、金属ワイヤをボンディング可能な領域を有するパッド電極を含む配線層と、
    前記周辺回路の他部の上方に設けられ、前記周辺回路から前記配線層に向かう第１方向に積層された複数の電極層と、
    前記第１方向に延びる半導体ピラーと、
    前記複数の電極層と前記半導体ピラーとの間に配置された記憶部と、
    を備え、
    前記第１回路素子は、前記第１方向に見て、前記パッド電極と重なる位置に配置された記憶装置。
  9. 前記周辺回路の一部は、電源回路である請求項８記載の記憶装置。
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