JP2019169565A - 半導体装置 - Google Patents

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semiconductor
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semiconductor chip
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慧至 築山
Keishi Tsukiyama
慧至 築山
小柳　勝
Masaru Koyanagi
勝 小柳
幹彦 伊東
Mikihiko Ito
幹彦 伊東
一茂 河崎
Kazushige Kawasaki
一茂 河崎
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Abstract

【課題】高速信号の送受信を可能にした半導体装置を提供する。【解決手段】半導体装置は、ベース部材上に積層され、接続部材を介して相互に電気的に接続された複数の半導体チップを備える。前記半導体チップは、半導体基板と、その素子面上に設けられた機能層と、前記半導体基板中を裏面から前記素子面へ延び、前記機能層に電気的に接続された複数の貫通電極と、を含む。１つの半導体チップは、前記複数の貫通電極に接続された前記接続部材を介して隣接する半導体チップに電気的に接続される。前記機能層は、第１コンタクトパッドと、前記半導体基板と前記第１コンタクトパッドとの間のレベルに位置する第２コンタクトパッドと、を含む。前記複数の貫通電極は、前記第１コンタクトパッドに接続された第１貫通電極と、前記第２コンタクトパッドに接続された第２貫通電極と、を含む。【選択図】図１

Description

実施形態は、半導体装置に関する。
ベース基板上に複数の半導体チップを積層した構造の半導体装置がある。このような半導体装置では、ベース基板上の配線と各半導体チップとの間を金属ワイヤを用いて電気的に接続し、ベース基板の配線を介して外部回路と各チップを電気的に接続する。しかしながら、外部回路と各半導体チップとの間における高速信号の送受信には、金属ワイヤの寄生容量および寄生インダクタンスが障害となる。
国際公開第２０１１／０３０４６７号パンフレット 米国特許出願公開第２０１３／０２７７８５２号明細書 米国特許出願公開第２０１５／０３７１９２７号明細書
実施形態は、高速信号の送受信を可能にした半導体装置を提供する。
実施形態に係る半導体装置は、ベース部材と、前記ベース部材上に積層され、接続部材を介して相互に電気的に接続された複数の半導体チップと、を備える。前記複数の半導体チップのうちの１つの半導体チップは、素子面とその反対側の裏面とを有する半導体基板と、前記素子面上に設けられた機能層と、前記半導体基板中を前記裏面から前記素子面へ延び、前記機能層に電気的に接続された複数の貫通電極と、を含む。前記１つの半導体チップは、前記複数の貫通電極に接続された前記接続部材を介して前記複数の半導体チップのうちの隣接する半導体チップに電気的に接続される。前記機能層は、第１コンタクトパッドと、前記複数の半導体チップの積層方向における前記半導体基板と前記第１コンタクトパッドとの間のレベルに位置する第２コンタクトパッドと、を含む。前記複数の貫通電極は、前記第１コンタクトパッドに接続された第１貫通電極と、前記第２コンタクトパッドに接続された第２貫通電極と、を含む。
実施形態に係る半導体装置を示す模式断面図である。 実施形態に係る半導体装置の接続構造を模式的に示す部分断面図である。 実施形態に係る半導体装置の別の接続構造を模式的に示す部分断面図である。 実施形態に係る半導体装置の機能層の構成を示すブロック図である。 実施形態に係る半導体装置の機能層を示す模式断面図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
図１は、実施形態に係る半導体装置１を示す模式断面図である。半導体装置１は、ベース部材１０と、複数の半導体チップＳＣ１〜ＳＣｎと、を備える。半導体チップＳＣ１〜ＳＣｎは、ベース部材１０上に積層される。また、半導体チップＳＣ１〜ＳＣｎは、接続部材（以下、マイクロバンプ１３）を介して相互に電気的に接続される。
半導体チップＳＣ１〜ＳＣｎ−１は、複数の貫通電極ＶＣ（例えば、Through Silicon Via：ＴＳＶ）を含み、それぞれの貫通電極ＶＣに接続されたマイクロバンプ１３を介して相互に電気的に接続される。半導体チップＳＣ１〜ＳＣｎのうちの最下段に位置する半導体チップＳＣ１の下面には、配線１５が設けられる。配線１５は、半導体チップＳＣ１に電気的に接続される。半導体チップＳＣ１は、配線１５に接続された接続バンプ１７によりベース部材１０に接続される。
半導体チップＳＣ１〜ＳＣｎは、マイクロバンプ１３を介して順にフリップチップボンディングされる。マイクロバンプ１３は、例えば、直径５〜５０μｍのサイズを有し、１０〜１００μｍのピッチで半導体基板ＳＳの裏面上に配置される。貫通電極ＶＣは、半導体基板ＳＳの裏面に沿って、例えば、１０〜１００μｍのピッチで配置される。
図１に示すように、半導体装置１は、ベース部材１０と半導体チップＳＣ１との間に配置されたロジックチップ２０をさらに備える。ロジックチップ２０は、例えば、フリップチップバンプ（以下、ＦＣバンプ２３）を介して配線１５に接続される。ロジックチップ２０は、半導体チップＳＣ１〜ＳＣｎと、配線１５を介して、例えば、データおよびコマンドの送受信を行う。
ベース部材１０は、半導体チップＳＣ１〜ＳＣｎが配置された上面とは反対側の下面を有し、複数の接続バンプ２５がベース部材１０の下面に配置される。接続バンプ２５は、ベース部材１０に設けられた配線および接続プラグ（図示しない）を介して、半導体チップＳＣ１〜ＳＣｎおよびロジックチップ２０に電気的に接続される。接続バンプ２５は、半導体装置１を、例えば、図示しない実装基板に接続すると共に、半導体チップＳＣ１〜ＳＣｎおよびロジックチップ２０を外部回路に接続する。
このように、半導体装置１では、半導体チップＳＣ１〜ＳＣｎを貫通電極ＶＣおよびマイクロバンプ１３を介して相互に接続することにより、ロジックチップ２０との間で高速信号の送受信を可能とする。
図２および図３は、実施形態に係る半導体装置１の接続構造を模式的に示す部分断面図である。図２は、半導体チップＳＣ１〜ＳＣｎを相互に接続する端子部ＴＰ１を示す模式断面図である。図３は、別の端子部ＴＰ２を示す模式断面図である。
図２および図３に示すように、半導体チップＳＣ１〜ＳＣｎは、それぞれ半導体基板ＳＳと機能層ＦＬとを含む。半導体基板ＳＳは、例えば、素子面ＳＳＴと、その反対側の裏面ＳＳＢと、を有する。機能層ＦＬは、例えば、メモリ素子を含み、素子面ＳＳＴの上に設けられる。
図２に示す端子部ＴＰ１は、貫通電極ＶＣ１と、マイクロバンプＣＰと、を含む。貫通電極ＶＣ１は、半導体基板ＳＳを裏面ＳＳＢから素子面ＳＳＴへ貫通し、機能層ＦＬに電気的に接続される。マイクロバンプＣＰは、機能層ＦＬの表面側に設けられる。
貫通電極ＶＣ１は、絶縁膜３１により半導体基板ＳＳから電気的に絶縁される。また、貫通電極ＶＣ１は、半導体基板ＳＳの裏面ＳＳＢ側に隣接する半導体チップの機能層ＦＬにマイクロバンプ１３を介して接続される。マイクロバンプＣＰは、機能層ＦＬの表面側に隣接する半導体チップの裏面に別のマイクロバンプ１３を介して接続される。
機能層ＦＬは、貫通電極ＶＣ１とマイクロバンプＣＰとの間に、複数のコンタクトパッドＣＭＢ、ＣＭ０、ＣＭ１およびＣＭ２を含む。コンタクトパッドＣＭＢ、ＣＭ０、ＣＭ１およびＣＭ２は、貫通電極ＶＣ１からマイクロバンプＣＰに向かう方向に順に配置される。
各コンタクトパッド間には、層間絶縁膜３３が設けられる。コンタクトパッドＣＭＢは、絶縁膜３５を介して半導体基板ＳＳ上に設けられる。コンタクトパッドＣＭＢは、複数のコンタクトプラグＣ０を介してコンタクトパッドＣＭ０に接続される。コンタクトパッドＣＭ０は、複数のコンタクトプラグＣ１を介してコンタクトパッドＣＭ１に接続される。また、コンタクトパッドＣＭ１は、複数のコンタクトプラグＣ２を介してコンタクトパッドＣＭ２に接続される。また、コンタクトパッドＣＭ１は、例えば、Ｚ方向における機能層ＦＬの配線層Ｍ１のレベルと同じレベルに設けられ、配線層Ｍ１中の配線に接続される。
貫通電極ＶＣ１は、絶縁膜３５を貫いて延び、コンタクトパッドＣＭＢに接続される。マイクロバンプＣＰは、機能層ＦＬの表面を覆う絶縁膜３７を貫いて延び、コンタクトパッドＣＭ２に接続される。各コンタクトパッド間を接続するコンタクトプラグＣ０、Ｃ１およびＣ２のＸ方向およびＹ方向の幅は、貫通電極ＶＣ１のＸ方向およびＹ方向の幅よりも狭く、マイクロバンプＣＰのＸ方向およびＹ方向の幅よりも狭い。
図３に示す端子部ＴＰ２は、貫通電極ＶＣ２と、マイクロバンプＣＰと、を含む。貫通電極ＶＣ２は、半導体基板ＳＳを裏面ＳＳＢから素子面ＳＳＴへ貫通し、機能層ＦＬに電気的に接続される。貫通電極ＶＣ２は、絶縁膜３１により半導体基板ＳＳから電気的に絶縁される。
端子部ＴＰ２では、コンタクトパッドＣＭＢおよびコンタクトプラグＣ０は設けられず、貫通電極ＶＣ２は、コンタクトパッドＣＭ０に直接接続される。また、貫通電極ＶＣ２のコンタクトパッドＣＭ０に接続される部分のＸ方向の幅Ｗ２は、貫通電極ＶＣ１のコンタクトパッドＣＭＢに接続される部分のＸ方向の幅Ｗ１（図２参照）よりも広い。
図４は、実施形態に係る半導体装置１の機能層ＦＬの構成を示すブロック図である。機能層ＦＬは、例えば、メモリ素子であり、メモリセルアレイＭＣＡと、制御回路ＤＲＣと、を含む。
制御回路ＤＲＣは、例えば、ロウデコーダＲ／Ｄ、カラムデコーダＣ／Ｄ、データ制御回路ＤＣＣ、インターフェース回路Ｉ／Ｆおよび昇圧回路Ｕ／Ｃを介してメモリセルアレイＭＣＡの動作を制御する。
図４に示すように、機能層ＦＬには、例えば、外部電圧ＶＣＣ、ＶＰＰおよびＶＳＳが供給される。また、インターフェース回路Ｉ／Ｆは、例えば、ロジックチップ２０との間で、データおよびコマンドの送受信を行う。
外部電圧ＶＣＣは、例えば、降圧回路Ｄ／Ｃに供給され、降圧回路Ｄ／Ｃは、機能道内の各回路ブロックに内部電圧ＶＤＤを供給する。外部電圧ＶＰＰは、例えば、昇圧回路Ｕ／Ｃに供給され、昇圧回路Ｕ／Ｃは、例えば、ロウデコーダにプログラム電圧を供給し、メモリセルアレイＭＣＡにデータ消去電圧を供給する。
インターフェース回路Ｉ／Ｆは、例えば、端子部ＴＰ１を介して、データおよびコマンドの送受信を行う。外部電圧ＶＣＣ、ＶＰＰおよびＶＳＳは、例えば、複数の端子部ＴＰ２を介してそれぞれ供給される。
端子部ＴＰ２では、例えば、コンタクトパッドＣＭＢおよびコンタクトプラグＣ０が設けられず、貫通電極ＶＣ２は、直接コンタクトパッドＣＭ０に接続される。これにより、貫通電極ＶＣ２とマイクロバンプＣＰとの間の電気抵抗を低減することができる。
例えば、機能層ＦＬに含まれるメモリセルアレイＭＣＡおよび各回路の微細化が進むと共に、コンタクトプラグＣ０、Ｃ１およびＣ２のＸ方向およびＹ方向の幅も狭くなり、内部抵抗が大きくなる。このため、貫通電極ＶＣとマイクロバンプＣＰとの間の内部抵抗も大きくなり、その電圧降下に起因して、端子部ＴＰを介して半導体チップＳＣ１〜ＳＣｎに供給される電圧が区々となり、各機能層ＦＬの誤動作を生じさせる恐れがある。
本実施形態では、端子部ＴＰ２を介して外部電圧を供給することにより、その内部抵抗を低減し、半導体チップＳＣ１〜ＳＣｎに供給される電圧の差を抑制することが可能となる。一方、端子部ＴＰ１では、貫通電極ＶＣ２よりもＸ方向およびＹ方向の幅が狭い貫通電極ＶＣ１が用いられるため、ロジックチップ２０と各機能層ＦＬのインターフェース回路Ｉ／Ｆとの間でより高速の受送信が可能となる。
図５は、実施形態に係る半導体装置の機能層ＦＬを例示する模式断面図である。機能層ＦＬは、例えば、３次元配置されたメモリセルＭＣを含むＮＡＮＤ型メモリ素子である。
図５に示すように、メモリセルアレイＭＣＡは、半導体基板ＳＳの上方に積層された複数の電極層（例えば、選択ゲートＳＧＳ、ワード線ＷＬ、選択ゲートＳＧＤ）と、半導体チャネルＳＣと、を含む。半導体チャネルＳＣは、複数の電極層を貫いてＺ方向に延びる。メモリセルＭＣは、半導体チャネルＳＣとワード線ＷＬとが交差する部分に設けられる。
複数の電極層のうちの最下層に位置する選択ゲートＳＧＳと半導体基板ＳＳとの間には、ソース層ＳＬが設けられる。ソース層ＳＬは、半導体チャネルＳＣに接続される。また、半導体基板ＳＳとソース層ＳＬとの間には、半導体基板ＳＳの表層に設けられたトランジスタＴｒを含む回路が配置される。
複数の電極層の上方には、配線層Ｍ０およびＭ１が設けられる。配線層Ｍ０は、複数の電極層と配線層Ｍ１との間に位置し、例えば、半導体チャネルＳＣに接続されたビット線ＢＬおよび各電極層に接続されたゲート配線ＧＬとを含む。
メモリセルアレイＭＣＡには、コンタクトプラグＣＧ、ＣＳ、ＣＣおよびＶＢが配置される。コンタクトプラグＣＧは、各電極層をゲート配線ＧＬに接続する。コンタクトプラグＣＳは、ソース層ＳＬを配線層Ｍ０中の他の配線に接続する。コンタクトプラグＣＣは、下層の回路を配線層Ｍ０中のさらなる別の配線に接続する。また、コンタクトプラグＶＢは、配線層Ｍ０中の配線を配線層Ｍ１中の配線に接続する。
端子部ＴＰ１は、貫通電極ＶＣ１とマイクロバンプＣＰ（図２参照）との間に設けられた、コンタクトパッドＣＭＢと、コンタクトパッドＣＭ０と、コンタクトパッドＣＭ１と、を含む。
図５に示すように、コンタクトパッドＣＭＢは、Ｚ方向におけるソース層ＳＬのレベルと同じ位置に配置される。コンタクトパッドＣＭ０は、Ｚ方向における配線層Ｍ０のレベルと同じ位置に配置される。コンタクトパッドＣＭ１は、Ｚ方向における配線層Ｍ１のレベルと同じ位置に配置される。また、コンタクトパッドＣＭ１は、図示しない部分において配線層Ｍ１中の配線と接続される。
コンタクトパッドＣＭＢとコンタクトパッドＣＭ０は、複数のコンタクトプラグＣ０を介して電気的に接続される。コンタクトプラグＣ０は、メモリセルアレイＭＣＡにおけるコンタクトプラグＣＧ、ＣＳおよびＣＣと同じレベルに配置される。すなわち、半導体チップＳＣ１〜ＳＣｎの製造過程において、コンタクトプラグＣ０は、コンタクトプラグＣＧ、ＣＳおよびＣＣと同じ製造過程において形成される。このため、コンタクトプラグＣ０は、コンタクトプラグＣＧ、ＣＳおよびＣＣと略同一のサイズを有する。
さらに、コンタクトパッドＣＭ０とコンタクトパッドＣＭ１は、複数のコンタクトプラグＣ１を介して電気的に接続される。コンタクトプラグＣ１は、メモリセルアレイＭＣＡにおけるコンタクトプラグＶＢと同じレベルに配置される。すなわち、半導体チップＳＣ１〜ＳＣｎの製造過程において、コンタクトプラグＣ１は、コンタクトプラグＶＢと同じ製造過程において形成され、コンタクトプラグＶＢと略同一のサイズを有する。
このように、端子部ＴＰ１において、貫通電極ＶＣ１とマイクロバンプＣＰとの間をつなぐコンタクトパッドＣＭＢ〜ＣＭ１、コンタクトプラグＣ０およびＣ１は、メモリセルアレイＭＣＡと同時に形成される。このため、メモリセルアレイＭＣＡの微細化が進展すると、コンタクトプラグＣ０およびＣ１のサイズも縮小され、その内部抵抗が大きくなる。このため、機能層ＦＬに外部電圧を供給するために設けられる端子部ＴＰ２では、コンタクトパッドＣＭＢ〜ＣＭ１の層数を少なくして、貫通電極ＶＣ２をより上層のコンタクトパッドに接続される。これにより、機能層ＦＬに供給される電圧ＶＣＣ、ＶＰＰおよびＶＳＳのバラツキを抑制することができる。図５に示す機能層ＦＬも、図示しない部分に配置された端子部ＴＰ２を含む。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体装置、 １０…ベース部材、 １３…マイクロバンプ、 １５…配線、 １７、２５…接続バンプ、 ２０…ロジックチップ、 ２３…ＦＣバンプ、 ３１、３５、３７…絶縁膜、 ３３…層間絶縁膜、 Ｃ／Ｄ…カラムデコーダ、 Ｃ０、Ｃ１、Ｃ２、ＣＣ、ＣＧ、ＣＳ、ＶＢ…コンタクトプラグ、 ＣＭ０、ＣＭ１、ＣＭ２、ＣＭＢ…コンタクトパッド、 ＣＰ…マイクロバンプ、 ＳＣ１〜ＳＣｎ…半導体チップ、 ＦＬ…機能層、 ＳＳ…半導体基板、 ＴＰ、ＴＰ１、ＴＰ２…端子部、 ＶＣ、ＶＣ１、ＶＣ２…貫通電極、 Ｍ０、Ｍ１…配線層、 ＭＣ…メモリセル、 ＭＣＡ…メモリセルアレイ、 ＤＣＣ…データ制御回路、 ＤＲＣ…制御回路、 Ｒ／Ｄ…ロウデコーダ、 Ｉ／Ｆ…インターフェース回路、 Ｕ／Ｃ…昇圧回路、 Ｄ／Ｃ…降圧回路、 ＷＬ…ワード線、 ＳＧＤ、ＳＧＳ…選択ゲート、 ＳＣ…半導体チャネル、 ＳＬ…ソース層、 ＢＬ…ビット線、 ＧＬ…ゲート配線、 ＳＳＢ…裏面、 ＳＳＴ…素子面、 Ｔｒ…トランジスタ

Claims (6)

  1. ベース部材と、
    前記ベース部材上に積層され、接続部材を介して相互に電気的に接続された複数の半導体チップと、
    を備え、
    前記複数の半導体チップのうちの１つの半導体チップは、素子面とその反対側の裏面とを有する半導体基板と、前記素子面上に設けられた機能層と、前記半導体基板中を前記裏面から前記素子面へ延び、前記機能層に電気的に接続された複数の貫通電極と、を含み、
    前記１つの半導体チップは、前記複数の貫通電極に接続された前記接続部材を介して前記複数の半導体チップのうちの隣接する半導体チップに電気的に接続され、
    前記機能層は、第１コンタクトパッドと、前記複数の半導体チップの積層方向における前記半導体基板と前記第１コンタクトパッドとの間のレベルに位置する第２コンタクトパッドと、を含み、
    前記複数の貫通電極は、前記第１コンタクトパッドに接続された第１貫通電極と、前記第２コンタクトパッドに接続された第２貫通電極と、を含む半導体装置。
  2. 前記機能層は、前記積層方向における前記第１コンタクトパッドと同じレベルに位置する配線層を含み、
    前記第２コンタクトパッドは、複数の第１コンタクトプラグを介して前記配線層に電気的に接続され、
    前記複数の第１コンタクトプラグの前記積層方向交差する第１方向における幅は、前記第１貫通電極および前記第２貫通電極の前記第１方向の幅よりも狭い請求項１記載の半導体装置。
  3. 前記機能層は、前記配線層と前記半導体基板との間に位置するメモリセルアレイと、前記メモリセルアレイと前記配線層を電気的に接続する複数の第２コンタクトプラグと、をさらに含み、
    前記複数の第１コンタクトプラグは、前記積層方向における前記複数の第２コンタクトプラグのレベルと同じレベルに配置される請求項２記載の半導体装置。
  4. 前記第２貫通電極の前記積層方向と交差する第１方向の幅は、前記第１貫通電極の前記第１方向の幅よりも狭い請求項１または２に記載の半導体装置。
  5. 前記複数の半導体チップは、前記隣接する半導体チップとは別の半導体チップをさらに含み、
    前記１つの半導体チップは、前記隣接する半導体チップと、前記別の半導体チップとの間に位置し、前記接続部材とは別の接続部材を介して前記別の半導体チップに電気的に接続され、
    前記機能層は、前記別の接続部材に接続された第３コンタクトパッドを含む請求項１〜４に記載の半導体装置。
  6. 前記第１コンタクトパッドおよび前記第２コンタクトパッドは、前記積層方向における前記第３コンタクトパッドと前記半導体基板との間のレベルに位置する請求項５記載の半導体装置。
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