KR101709959B1 - 범프 구조물, 이를 갖는 반도체 패키지 및 반도체 패키지의 제조 방법 - Google Patents

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Abstract

범프 구조물은 제1 범프 및 제2 범프를 포함한다. 상기 제1 범프는 기판의 접속 패드 상에 배치되며, 상기 접속 패드로부터 연장하는 다수개의 나노-와이어들 및 상기 나노-와이어들의 일단부들을 연결시키는 몸체부를 갖는다. 상기 제2 범프는 상기 제1 범프의 상기 몸체부 상에 배치된다.

Description

범프 구조물, 이를 갖는 반도체 패키지 및 반도체 패키지의 제조 방법{BUMP STRUCTURE, SEMICONDUCTOR PACKAGE HAVING THE BUMP STRUCTURE, AND METHOD OF MANUFACTURING THE SEMICONDUCTOR PACKAGE}
본 발명은 범프 구조물, 이를 갖는 반도체 패키지 및 반도체 패키지의 제조 방법에 관한 것으로, 보다 상세하게는 반도체 장치들 간의 전기적 접속을 위한 범프 구조물, 이를 갖는 반도체 패키지 및 상기 반도체 패키지를 제조하는 방법에 관한 것이다.
반도체 패키지는 반도체 칩과 실장 기판을 전기적으로 연결시키는 매개체를 포함한다. 전기적 연결 매개체는 도전성 와이어, 범프 등을 포함할 수 있다. 특히, 상기 범프를 통해서 반도체 칩이 실장 기판에 연결되는 구조를 갖는 반도체 패키지를 플립 칩 패키지이라고도 한다.
최근 반도체 장치의 고속화, 고집적화에 다라 반도체 패키지의 입출력 핀들의 개수가 비약적으로 증가하고 접속 패드의 크기 및 피치가 급속히 줄어들고 있다. 특히, 마이크로미터 이하의 피치를 갖는 접속 패드들을 갖는 반도체 장치들의 전기적 접속을 위한 새로운 구조의 전기적 연결 매개체가 요구되고 있다.
본 발명의 일 목적은 마이크로미터 이하의 피치를 갖는 접속 패드들을 갖는 반도체 장치들을 전기적으로 접속시킬 수 있는 범프 구조물을 제공하는 데 있다.
본 발명의 다른 목적은 상기 범프 구조물을 포함하는 반도체 패키지를 제공하는 데 있다.
본 발명의 또 다른 목적은 상기 반도체 패키지를 제조하는 방법을 제공하는 데 있다.
다만, 본 발명의 해결하고자 하는 과제는 상기 언급된 과제에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
상기 본 발명의 일 목적을 달성하기 위해 본 발명의 실시예들에 따른 범프 구조물은 제1 범프 및 제2 범프를 포함한다. 상기 제1 범프는 기판의 접속 패드 상에 배치되며, 상기 접속 패드로부터 연장하는 다수개의 나노-와이어들 및 상기 나노-와이어들의 일단부들을 연결시키는 몸체부를 갖는다. 상기 제2 범프는 상기 제1 범프의 상기 몸체부 상에 배치된다.
예시적인 실시예들에 있어서, 상기 범프 구조물은 상기 접속 패드 상에 나노-크기의 개구부들을 갖는 템플릿을 더 포함하고, 상기 나노-와이어들은 상기 템플릿의 개구부들로부터 연장할 수 있다.
예시적인 실시예들에 있어서, 상기 템플릿은 산화 알루미늄 산화물(AA0)을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 템플릿을 폴리머를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 나노-와이어들은 상기 몸체부와 일체로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 나노-와이어들은 상기 접속 패드 상에서 규칙적으로 배열될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 범프는 1 ㎛ 내지 50 ㎛의 높이를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 나노-와이어의 두께는 10 nm 내지 100 nm의 두께를 가질 수 있다.
상기 본 발명의 다른 목적을 달성하기 위해 본 발명의 다른 실시예들에 따른 반도체 패키지는 반도체 칩, 실장 기판, 제1 범프 및 제2 범프를 포함한다. 상기 반도체 칩은 상기 실장 기판에 실장된다. 상기 제1 범프는 상기 반도체 칩의 접속 패드 상에 배치되며, 상기 접속 패드로부터 연장하는 다수개의 나노-와이어들 및 상기 나노-와이어들의 일단부들을 연결시키는 몸체부를 갖는다. 상기 제2 범프는 상기 제1 범프의 상기 몸체부 상에 배치되며 상기 실장 기판의 접속 패드에 부착된다.
예시적인 실시예들에 있어서, 상기 반도체 패키지는 상기 반도체 칩의 상기 접속 패드 상에 나노-크기의 개구부들을 갖는 템플릿을 더 포함하고, 상기 나노-와이어들은 상기 템플릿의 상기 개구부들로부터 연장할 수 있다.
예시적인 실시예들에 있어서, 상기 템플릿은 산화 알루미늄 산화물(AA0)을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 템플릿을 폴리머를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 나노-와이어들은 상기 몸체부와 일체로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 나노-와이어들은 상기 반도체 칩의 상기 접속 패드 상에서 규칙적으로 배열될 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 칩의 상기 접속 패드는 상기 반도체 칩을 관통하는 플러그일 수 있다. 이 경우에 있어서, 상기 반도체 패키지는 상기 반도체 칩 상에 적층된 적어도 하나의 반도체 장치를 더 포함하고, 상기 반도체 장치는 상기 플러그에 의해 상기 반도체 칩에 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 패키지는 상기 실장 기판과 상기 반도체 칩 사이에 재배선 플레이트를 더 포함하고, 상기 재배선 플레이트는 상기 제1 및 제2 범프들에 의해 상기 실장 기판 및/또는 상기 반도체 칩에 전기적으로 연결될 수 있다.
상기 본 발명의 또 다른 목적을 달성하기 위해 본 발명의 또 다른 실시예들에 따른 반도체 패키지의 제조 방법에 있어서, 제1 기판의 접속 패드 상에, 다수개의 나노-와이어들 및 상기 나노-와이더들의 일단부들을 연결시키는 몸체부를 갖는 제1 범프를 형성한다. 상기 제1 범프의 상기 몸체부 상에 제2 범프를 형성한다. 상기 제2 범프를 제2 기판의 접속 패드에 부착시킨다.
예시적인 실시예들에 있어서, 상기 제1 범프를 형성하는 단계는, 상기 제1 기판의 상기 접속 패드 상에 나노-크기의 개구부들을 갖는 템플릿을 형성하는 단계 및 상기 템플릿의 개구부들을 도전성 물질로 충진하여 상기 제1 범프를 형성하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 템플릿을 형성하는 단계는, 상기 접속 패드 상에 알루미늄 막을 형성하는 단계 및 상기 알루미늄 막을 산화시켜 규칙적인 배열을 갖는 상기 개구부들이 형성된 상기 템플릿을 형성하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 템플릿을 형성하는 단계는, 상기 접속 패드 상에 폴리머 막을 형성하는 단계 및 상기 폴리머 막을 패터닝하여 상기 개구부들이 형성된 상기 템플릿을 형성하는 단계를 포함할 수 있다. 이 경우에 있어서, 상기 폴리머 막을 패터닝하는 단계는 광을 이용하여 상기 나노-크기의 개구부들을 형성하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 템플릿의 개구부들을 도전성 물질로 충진하는 단계는 도금 공정에 의해 수행될 수 있다. 상기 도전성 물질은 과전착되어 상기 템플릿의 개구부들을 채우는 상기 나노-와이어들 및 상기 템플릿의 상부에 형성된 상기 몸체부를 갖는 상기 제1 범프를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 방법은 상기 제2 범프를 형성하는 단계 이후에, 상기 템플릿을 제거하는 단계를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 기판은 반도체 칩의 기판이고, 상기 제2 기판은 실장 기판일 수 있다.
예시적인 실시예들에 있어서, 상기 제1 범프는 상기 제1 기판을 관통하는 플러그 상에 배치될 수 있다. 이 경우에 있어서, 상기 방법은 상기 제1 기판 상에 적어도 하나의 반도체 장치를 적층시키는 단계를 더 포함하고, 상기 반도체 장치는 상기 플러그에 의해 상기 제1 기판에 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 방법은 상기 제1 기판과 상기 제2 기판 사이에 재배선 플레이트를 배치시키는 단계를 더 포함하고, 상기 재배선 플레이트는 상기 제1 및 제2 범프들에 의해 상기 제1 기판 및/또는 제2 기판에 전기적으로 연결될 수 있다.
이와 같이 구성된 발명에 따른 범프 구조물은 다수개의 나노-와이어들을 갖는 제1 범프 및 상기 제1 범프 상에 형성된 제2 범프를 포함한다. 상기 범프 구조물은 마이크로미터 이하의 피치를 갖는 접속 패드들을 갖는 반도체 장치들의 전기적 접속을 위해 사용될 수 있다.
따라서, 상기 나노-와이어들은 상기 반도체 장치를 기계적으로 지지하고 전기 신호가 지나가는 표면 면적을 증가시켜 고주파수 신호 전송 시 저항을 감소시킴으로써, 전기적, 기계적 신뢰성을 향상시킬 수 있다.
더욱이, 하나의 접속 패드 상에 다수개의 나노-와이어들이 형성되므로 수율을 향상시키고, 다수개의 나노-와이어들은 반도체 칩의 본딩 공정에서 반도체 칩에 작용하는 전단 응력을 감소시켜 공정 신뢰성을 향상시킬 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 제1 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 도 1의 범프 구조물을 나타내는 단면도이다.
도 3은 도 2의 범프 구조물의 변형예를 나타내는 단면도이다.
도 4 내지 도 11은 본 발명의 제1 실시예에 따른 반도체 패키지의 제조 방법을 나타내는 도면들이다.
도 12 내지 도 16은 다른 실시예에 따른 도 1의 반도체 패키지의 제조 방법을 나타내는 도면들이다.
도 17은 본 발명의 제2 실시예에 따른 반도체 패키지의 범프 구조물을 나타내는 단면도이다.
도 18은 도 17의 범프 구조물의 변형예를 나타내는 단면도이다.
도 19는 도 17의 범프 구조물의 또 다른 변형예를 나타내는 단면도이다.
도 20 내지 도 24는 본 발명의 제2 실시예에 따른 반도체 패키지의 제조 방법을 나타내는 도면들이다.
도 25는 도 18의 범프 구조물을 형성하는 방법을 나타내는 도면이다.
도 26 내지 도 28은 도 19의 범프 구조물을 형성하는 방법을 나타내는 도면들이다.
도 29는 본 발명의 제3 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 30 및 도 31은 도 29의 범프 구조물들을 나타내는 단면도들이다.
도 32 내지 도 34는 본 발명의 제3 실시예에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 35는 본 발명의 제4 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 36 및 도 37은 도 35의 범프 구조물들을 나타내는 단면도들이다.
도 39는 본 발명의 제5 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 40은 도 39의 반도체 패키지의 신호 및 전원의 전달 경로를 나타내는 블록도이다.
도 41은 본 발명의 제6 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 42는 도 41의 반도체 패키지의 범프 구조물을 나타내는 단면도이다.
도 43은 본 발명의 제7 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 44는 본 발명의 제8 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 45는 도 2의 범프 구조물의 또 다른 변형예를 나타내는 단면도이다.
도 46은 본 발명의 다른 실시예를 도시한 것이다.
도 47은 또 다른 실시예를 도시한 것이다.
도 48은 또 다른 실시예를 도시한 것이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
실시예 1
도 1은 본 발명의 제1 실시예에 따른 반도체 패키지를 나타내는 단면도이고, 도 2는 도 1의 범프 구조물을 나타내는 단면도이다. 도 2는 도 1의 A 부분을 나타내는 확대 단면도이다.
도 1 및 도 2를 참조하면, 반도체 패키지(100)는 실장 기판(110), 실장 기판(110) 상에 적층되는 반도체 칩(200), 및 실장 기판(110)과 반도체 칩(200)을 접속시키는 범프 구조물을 포함한다.
본 발명의 제1 실시예에 있어서, 실장 기판(110)은 서로 마주보는 상부면과 하부면을 갖는 기판일 수 있다. 예를 들면, 실장 기판(110)은 인쇄회로기판(PCB)일 수 있다. 상기 인쇄회로기판은 내부에 비아와 다양한 회로들을 갖는 다층 회로 보드일 수 있다.
실장 기판(110)의 상부면 상에는 접속 패드들(120)이 형성되고, 실장 기판(110)의 하부면 상에는 외부 접속 패드들(130)이 형성될 수 있다. 접속 패드(120)는 제1 절연막 패턴(122)에 의해 노출되고, 외부 접속 패드(130)는 제2 절연막 패턴(132)에 의해 노출될 수 있다.
반도체 칩(200)은 실장 기판(110)의 상부면 상에 실장될 수 있다. 반도체 칩(200)은 다수개의 상기 범프 구조물들을 매개로 실장 기판(110) 상에 실장되고 실장 기판(110)에 전기적으로 연결될 수 있다.
반도체 칩(200)은 내부에 형성된 다수개의 회로 소자들을 포함할 수 있다. 상기 회로 소자는 다수개의 메모리 소자들을 포함할 수 있다. 상기 메모리 소자의 예로는 휘발성 반도체 메모리 소자와 비휘발성 반도체 메모리 소자를 들 수 있다. 상기 휘발성 반도체 메모리 소자의 예로는 DRAM, SRAM 등을 들 수 있다. 상기 비휘발성 반도체 메모리 소자의 예로는 EPROM, EEPROM, Flash EEPROM 등을 들 수 있다.
반도체 칩(200)은 제1 면 및 상기 제1 면에 반대하는 제2 면을 갖는 기판(10)을 포함할 수 있다. 기판(10)의 상기 제1 면 상에는 접속 패드(20)가 형성될 수 있다. 접속 패드(20)는 제3 절연막 패턴(22)에 의해 노출될 수 있다.
본 발명의 제1 실시예에 있어서, 상기 범프 구조물은 제1 범프(60) 및 제2 범프(70)를 포함할 수 있다. 제1 범프(60)는 기판(10)의 접속 패드(20)상에 배치되고, 제2 범프(70)는 제1 범프(60) 상에 배치되며 실장 기판(110)의 접속 패드(120) 상에 부착될 수 있다. 따라서, 반도체 칩(200)은 다수개의 상기 범프 구조물들에 의해 실장 기판(110)에 실장되고 실장 기판(110)에 전기적으로 연결될 수 있다.
제1 범프(60)는 기판(10)의 접속 패드(20)로부터 연장하는 다수개의 나노-와이어들(64) 및 나노-와이어들(64)의 일단부들을 연결시키는 몸체부(62)를 포함할 수 있다. 나노-와이어들(64)은 몸체부(62)로부터 수직적으로 연장하며, 나노-와이어들(64)은 규칙적인 배열을 가질 수 있다. 또한, 나노-와이어들(64)은 몸체부(62)와 일체로 형성될 수 있다.
예를 들면, 제1 범프(60)는 구리(Cu), 니켈(Ni), 금(Au), 은(Ag), 인듐(In) 등을 포함할 수 있다. 제1 범프(60)는 단일층으로 형성되거나 복합층으로 형성될 수 있다. 제2 범프(70)는 주석(Sn), 주석/은(Sn/Ag), 주석/구리(Sn/Cu), 주석/인듐(SnIn)과 같은 솔더를 포함할 수 있다. 제1 범프(60)는 1 ㎛ 내지 50 ㎛의 높이를 가질 수 있고, 제1 범프(60)의 나노-와이어들(64)은 10 nm 내지 100 nm의 두께(직경)를 가질 수 있다.
본 실시예에 있어서, 기판(10)의 접속 패드(22) 상에는 시드층 패턴(32)이 형성될 수 있다. 이 경우에 있어서, 나노-와이어들(64)은 시드층 패턴(32)으로부터 기판(10)에 대해 실질적으로 수직한 방향으로 연장하고, 나노-와이어들(64)의 일단부들은 몸체부(62)에 연결될 수 있다.
밀봉 부재(150)는 실장 기판(110) 상에 형성되어 반도체 칩(200)을 외부로부터 보호할 수 있다. 실장 기판(110)의 외부 접속 패드(132) 상에는 솔더 볼(140)이 배치되고, 반도체 패키지(100)는 솔더 볼들(140)들을 매개로 하여 모듈 기판(도시되지 않음)에 실장되어 메모리 모듈을 구성할 수 있다.
본 발명의 제1 실시예에 있어서, 반도체 칩(200)은 몸체부(62) 및 나노-와이어들(64)을 갖는 제1 범프(60) 및 몸체부(62) 상의 제2 범프(70)를 이용하여 실장 기판(110) 상에 실장될 수 있다.
따라서, 나노-크기를 갖는 나노-와이어들(64)은 마이크로미터 이하의 피치를 갖는 접속 패드들을 구비하는 반도체 장치들의 전기적 연결을 위해 사용될 수 있다.
또한, 다수개의 나노-와이어들(64)은 반도체 장치를 기계적으로 지지하고 전기 신호가 지나가는 표면 면적을 증가시켜 고주파수 신호 전송 시 저항을 감소시킴으로써, 전기적, 기계적 신뢰성을 향상시킬 수 있다.
더욱이, 하나의 접속 패드 상에 다수개의 나노-와이어들이 형성되므로 수율을 향상시키고, 다수개의 나노-와이어들은 반도체 칩의 본딩 공정에서 반도체 칩에 작용하는 전단 응력을 감소시켜 공정 신뢰성을 향상시킬 수 있다.
도 3은 도 2의 범프 구조물의 변형예를 나타내는 단면도이다. 도 3은 도 1의 A 부분을 나타내는 확대 단면도이다.
도 3을 참조하면, 상기 범프 구조물은 나노-크기의 개구부들을 갖는 템플릿(template, 42)을 더 포함할 수 있다. 제1 범프(60)의 나노-와이어들(64)은 템플릿(42)의 개구부들로부터 연장할 수 있다. 제1 범프(60)의 몸체부(62)는 템플릿(42)의 상부에 형성될 수 있다.
예를 들면, 템플릿(42)은 산화 알루미늄 산화물(anodized aluminum oxide, AAO)을 포함할 수 있다. 이와 다르게, 템플릿(42)은 폴리머를 포함할 수 있다. 상기 폴리머의 예로서는, 폴리카보네이트(polycarbonate)를 들 수 있다.
따라서, 제1 범프(60)의 나노-와이어들(64)은 템플릿(42)의 개구부들 내에 형성되므로, 템플릿(42)은 나노-와이어들(64)의 기계적 강성을 증가시켜 범프 구조물의 신뢰성을 향상시킬 수 있다.
이하에서는, 본 발명의 제1 실시예에 따른 반도체 패키지의 제조 방법에 대하여 설명하기로 한다.
도 4 내지 도 11은 도 1의 반도체 패키지의 제조 방법을 나타내는 도면들이다.
도 4를 참조하면, 예비 반도체 칩들이 형성된 기판(10)을 마련한다. 기판(10)은 제1 면(12) 및 제1 면(12)과 반대하는 제2 면(14)을 가질 수 있다.
본 발명의 제1 실시예에 있어서, 기판(10)은 실리콘 웨이퍼일 수 있다. 상기 웨이퍼는 다이 영역 및 절단 영역을 가질 수 있다. 상기 예비 반도체 칩들은 상기 다이 영역에 형성될 수 있다. 즉, 상기 예비 반도체 칩들은 상기 절단 영역에 의해 구분될 수 있다. 상기 절단 영역은 이후의 소잉(sawing) 공정 등에 의해 절단되어 상기 예비 반도체 칩들로부터 개별적으로 분리된 반도체 칩들을 형성할 수 있다.
기판(10)의 제1 면(12) 상에는 다수개의 접속 패드들(20)이 형성될 수 있다. 상기 예비 반도체 칩들은 내부에 형성된 다수개의 회로 소자들을 포함할 수 있다. 입출력 신호들은 상기 접속 패드들을 통해 상기 회로 소자에 입력되거나 상기 회로 소자로부터 출력될 수 있다.
이어서, 기판(10)의 제1 면(12) 상에 절연막 패턴(22)을 형성하여 접속 패드(20)를 노출시키고, 접속 패드(20) 상에 시드층(30)을 형성한다.
예를 들면, 절연막 패턴(22)은 산화물, 질화물 등을 포함할 수 있다. 이들을 단독 또는 이들을 혼합하여 사용할 수 있다. 또한, 절연막 패턴(22)은 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 원자층 적층(ALD) 공정, 저압 화학 기상 증착 공정(LPCVD), 스퍼터링(sputtering) 공정 등을 이용하여 형성될 수 있다. 이와 다르게, 절연막 패턴(22)은 스핀 코팅 방법 또는 스프레이 방법에 의해 형성된 폴리머(polymer) 막일 수 있다.
시드층(30)은 티타늄/구리(Ti/Cu), 티타늄/팔라듐(Ti/Pd), 티타늄/니켈(Ti/Ni), 크롬/구리(Cr/Cu) 또는 이들의 조합으로 이루어진 합금층을 포함할 수 있다. 시드층(30)은 스퍼터링 공정에 의해 형성될 수 있다.
도 5 및 도 6을 참조하면, 시드층(30) 상에 템플릿 형성막(40)을 형성한 후, 범프 구조물이 형성될 부분을 노출시키는 마스크 패턴(50)을 형성한다.
본 발명의 제1 실시예에 있어서, 템플릿 형성막(40)은 알루미늄 막을 이용하여 형성할 수 있다. 상기 알루미늄 막은 화학 기상 증착(CVD) 공정, 스퍼터링 공정 등에 의해 형성될 수 있다. 또한, 기판(10) 상에 알루미늄 시트(aluminum sheet)를 형성하여 템플릿 형성막(40)을 형성할 수 있다.
예를 들면, 템플릿 형성막(40)의 두께는 1 ㎛ 내지 50 ㎛의 두께를 가질 수 있다. 상기 템플릿 형성막의 두께는 상기 범프 구조물의 높이, 변형 및 공정 마진, 상기 반도체 칩과 상기 실장 기판 사이의 거리 등을 고려하여 선택될 수 있다.
템플릿 형성막(40) 상에 포토레지스 막을 형성한 후, 상기 포토레지스트 막을 패터닝하여 템플릿을 형성하기 위한 마스크 패턴(50)을 형성할 수 있다. 이와 다르게, 템플릿 형성막(40) 상에 하드 마스크층을 형성한 후, 상기 하드 마스크층에 대해 사진 식각 공정을 수행함으로써, 마스크 패턴(50)을 형성할 수 있다.
이와 다르게, 템플릿 형성막(40)은 폴리머를 이용하여 형성할 수 있다. 상기 폴리머의 예로서는, 폴리카보네이트(polycarbonate)를 들 수 있다. 상기 폴리머는 스핀 코팅 방법 또는 스프레이 방법에 의해 형성될 수 있다.
도 7 및 도 8을 참조하면, 마스크 패턴(50)에 노출된 템플릿 형성막(40)을 패터닝하여 나노-크기의 개구부들(44)을 갖는 템플릿(42)을 형성한다.
본 발명의 제1 실시예에 있어서, 마스크 패턴(50)에 노출된 상기 알루미늄 막을 산화시켜 규칙적인 배열을 갖는 개구부들(44)이 형성된 AAO(anodized aluminum oxide) 템플릿(42)을 형성할 수 있다.
도 8은 AAO 템플릿의 일부를 나타내는 사시도이다. 도 8을 다시 참조하면, 상기 알루미늄 막의 상부를 부분적으로 패터닝하고, 상기 부분적으로 패터닝된 상기 알루미늄 막을 양극 산화(anodizing)시켜 벌집 모양의 정렬된 AAO 템플릿(42)을 형성할 수 있다.
개구부들(44)의 간격은 수십 내지 수백 나노미터 정도이며, 개구부(44)의 크기와 간격은 양극산화 조건(양극산화 전압, 산 용액 종류와 농도 및 온도 등)을 변화시켜 다양하게 조절이 가능하다. 예를 들면, 개구부(44)는 10 nm 내지 100 nm의 직경을 가질 수 있다.
이에 따라, 시드층(30) 상에 나노-크기의 개구부들(44)을 갖는 AAO 템플릿(42)이 형성된다. 또한, 나노-크기의 개구부들(44)은 기판(10)에 대하여 실질적으로 수직하게 연장하고, 시드층(30)은 개구부들(44) 각각에 의해 노출된다.
이와 다르게, 마스크 패턴(50)에 노출된 상기 폴리머 막을 패터닝하여 나노-크기의 개구부들(44)이 형성된 폴리머 템플릿(42)을 형성할 수 있다. 예를 들면, 마스크 패턴(50)에 노출된 상기 폴리카보네이트 막을 이온 빔과 같은 광을 이용하여 상기 폴리머 막에 나노-크기의 개구부들(44)을 형성할 수 있다.
도 9를 참조하면, 템플릿(42)의 개구부들(44)을 도전성 물질로 충진하여 제1 범프(60)를 형성한다.
본 발명의 제1 실시예에 있어서, 제1 범프(60)는 전해 도금 공정에 의해 형성될 수 있다. 상기 시드층을 전극으로 이용하여 템플릿(42)의 개구부들(44)을 채우는 나노-와이어들(64)을 형성할 수 있다.
이 경우에 있어서, 템플릿(42)의 개구부들(44)은 첨가제가 혼합된 도금액에 노출되고 과전착(overplating)되어 나노-와이어들(64)의 일단부들은 템플릿(42)의 개구부들(44)의 외부로 돌출되어 몸체부(62)를 형성할 수 있다. 따라서, 템플릿(42)의 개구부들(44)로부터 연장하는 나노-와이어들(64) 및 나노-와이어들(64)의 일단부들이 연결된 몸체부(62)를 갖는 제1 범프(60)가 형성될 수 있다.
예를 들면, 제1 범프(60)는 구리(Cu), 니켈(Ni), 금(Au), 은(Ag), 인듐(In) 등을 포함할 수 있다. 또한, 제1 범프(60)는 하나의 물질로 이루어진 단일층 구조이거나 두 가지 이상의 물질로 이루어진 복합층 구조를 가질 수 있다.
제1 범프(60)는 1 ㎛ 내지 50 ㎛의 높이를 가질 수 있고, 제1 범프(60)의 나노-와이어들(64)은 10 nm 내지 100 nm의 두께를 가질 수 있다. 제1 범프(60)의 높이가 50 ㎛보다 클 경우, 나노-와이어들(64)이 쉽게 변형되어 기계적 신뢰성이 저하될 수 있다. 한편, 제1 범프(60)의 높이가 1 ㎛보다 작을 경우, 나노-와이어들(64)을 성장시키기 위한 도금 공정 시간이 너무 짧아져서 공정 신뢰성이 저하될 수 있다.
따라서, 제1 범프(60)의 높이와 나노-와이어(64)의 두께는 기계적, 공정 신뢰성을 고려하여 선택될 수 있다. 제1 범프(60)의 높이가 감소함에 따라 나노-와이어(64)의 두께(직경)는 감소할 수 있다. 예를 들면, 제1 범프(60)의 높이가 50 ㎛일 때, 구조적 안정성을 확보하기 위한 나노-와이어(64)의 최대 두께는 100 nm로 선택될 수 있다. 또한, 제1 범프(60)의 높이는 적층되는 반도체 칩의 두께를 고려하여 선택될 수 있다.
도 10 및 도 11을 참조하면, 제1 범프(60) 상에 제2 범프(70)를 형성한 후, 마스크 패턴(50)을 제거한다. 이어서, 시드층(30)을 부분적으로 식각하여 시드층 패턴(32)을 형성한다.
예를 들면, 제2 범프(70)는 주석(Sn), 주석/은(Sn/Ag), 주석/구리(Sn/Cu), 주석/인듐(SnIn)과 같은 솔더를 포함할 수 있다.
본 발명의 제1 실시예에 있어서, 도 11의 구조물로부터 템플릿(42)을 제거한 후, 리플로우 공정에 의해 제2 범프(70)를 실장 기판(110)의 접속 패드(120)에 부착할 수 있다. 예를 들면, 템플릿(42)은 습식 식각 공정에 의해 제거될 수 있다. 템플릿(42)은 수산화나트륨 수용액과 같은 식각액을 사용하여 제거될 수 있다.
따라서, 기판(10)의 접속 패드(20)와 실장 기판(110)의 접속 패드(120) 사이에 제1 범프(60) 및 제2 범프(70)를 갖는 도 2의 범프 구조물을 형성할 수 있다.
이에 따라, 본 발명의 제1 실시예에 있어서, 반도체 칩(200)은 몸체부(62) 및 나노-와이어들(64)을 갖는 제1 범프(60) 및 몸체부(62) 상의 제2 범프(70)를 이용하여 실장 기판(110) 상에 실장될 수 있다.
이와 다르게, 도 11의 구조물로부터 템플릿(42)을 제거하지 않고, 제2 범프(70)를 실장 기판(110)의 접속 패드(120)에 부착시킬 수 있다. 따라서, 기판(10)의 접속 패드(20)와 실장 기판(110)의 접속 패드(120) 사이에 템플릿(42), 제1 범프(60) 및 제2 범프(70)를 갖는 도 3의 범프 구조물을 형성할 수 있다.
이에 따라, 나노-크기를 갖는 나노-와이어들(64)은 마이크로미터 이하의 피치를 갖는 접속 패드들을 구비하는 반도체 장치들의 전기적 연결을 위해 사용될 수 있다.
도 1을 다시 참조하면, 실장 기판(110)의 상부면 상에 밀봉 부재(150)를 형성하여 반도체 칩(200)을 외부로부터 보호한다. 이 후, 실장 기판(110)의 하부면 상의 다수개의 외부 접속 패드들(130) 상에 솔더 볼들(140)을 배치시킨 후, 솔더 볼들(140)을 매개로 하여 반도체 패키지(100)를 모듈 기판(도시되지 않음)에 실장시켜 메모리 모듈(도시되지 않음)을 완성한다.
도 12 내지 도 16은 다른 실시예에 따른 도 1의 반도체 패키지의 제조 방법을 나타내는 도면들이다.
먼저, 도 4 및 도 5에 도시된 공정들을 수행하여, 기판(10)의 접속 패드(20) 상에 시드층(30)을 형성하고 시드층(30) 상에 템플릿 형성막(40)을 형성한다.
도 12를 참조하면, 템플릿 형성막(40)을 패터닝하여 나노-크기의 개구부들(44)을 갖는 예비 템플릿(41)을 형성한다.
다른 실시예에 있어서, 템플릿 형성막(40)은 알루미늄 막을 이용하여 형성될 수 있고, 상기 알루미늄 막을 산화시켜 규칙적인 배열을 갖는 개구부들(44)이 형성된 예비 AAA 템플릿(41)을 형성할 수 있다.
이와 다르게, 템플릿 형성막(40)은 폴리카보네이트 막과 같은 폴리머 막을 이용하여 형성할 수 있고, 상기 폴리머 막을 패터닝하여 나노-크기의 개구부들(44)이 형성된 예비 폴리머 템플릿(41)을 형성할 수 있다.
도 13 및 도 14를 참조하면, 예비 템플릿(41) 상에 범프 구조물이 형성될 영역을 정의하는 마스크 패턴(50)을 형성한 후, 마스크 패턴(50)에 의해 노출된 예비 템플릿(41)의 개구부들(44)을 도전성 물질로 충진하여 제1 범프(60)를 형성한다.
다른 실시예에 있어서, 제1 범프(60)는 전해 도금 공정에 의해 형성될 수 있다. 상기 도전성 물질은 과전착되어 예비 템플릿(41)의 개구부들(44)을 채우는 나노-와이어들(64) 및 예비 템플릿(41)의 상부에 형성된 몸체부(42)를 갖는 제1 범프(60)를 형성할 수 있다.
도 15 및 도 16을 참조하면, 제1 범프(60) 상에 제2 범프(70)를 형성한 후, 마스크 패턴(50) 및 마스크 패턴(50) 아래의 예비 템플릿(41) 부분을 제거하여 템플릿(42)을 형성한다. 이어서, 시드층(30)을 부분적으로 식각하여 시드층 패턴(32)을 형성한다.
다른 실시예에 있어서, 도 16의 구조물로부터 템플릿(42)을 제거한 후, 리플로우 공정에 의해 제2 범프(70)를 실장 기판(110)의 접속 패드(120)에 부착할 수 있다. 따라서, 기판(10)의 접속 패드(20)와 실장 기판(110)의 접속 패드(120) 사이에 제1 범프(60) 및 제2 범프(70)를 갖는 도 2의 범프 구조물을 형성할 수 있다.
이와 다르게, 도 16의 구조물로부터 템플릿(42)을 제거하지 않고, 제2 범프(70)를 실장 기판(110)의 접속 패드(120)에 부착시킬 수 있다. 따라서, 기판(10)의 접속 패드(20)와 실장 기판(110)의 접속 패드(120) 사이에 템플릿(42), 제1 범프(60) 및 제2 범프(70)를 갖는 도 3의 범프 구조물을 형성할 수 있다.
실시예 2
도 17은 본 발명의 제2 실시예에 따른 반도체 패키지의 범프 구조물을 나타내는 단면도이다. 도 17은 도 1의 A 부분을 나타내는 확대 단면도이다. 본 실시예에 따른 반도체 패키지는 범프 구조물을 제외하고는 도 1의 반도체 패키지(100)와 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 17을 참조하면, 본 발명의 제2 실시예에 따른 반도체 패키지의 범프 구조물은 템플릿(42), 나노-와이어들(64)로 이루어진 제1 범프 및 제2 범프(70)를 포함할 수 있다.
나노-크기의 개구부들을 갖는 템플릿(42)은 기판(10)의 접속 패드(20) 상에 배치될 수 있다. 상기 제1 범프의 나노-와이어들(64)은 템플릿(42)의 개구부들로부터 연장하여 돌출할 수 있다. 제2 범프(70)는 템플릿(42) 상에 배치되고, 템플릿(42)으로부터 돌출된 나노-와이어들(64)의 일단부들을 둘러싸도록 형성될 수 있다.
템플릿(42)은 규칙적으로 배열된 개구부들을 가질 수 있다. 상기 개구부들은 기판(10)에 대해 실질적으로 수직하게 연장할 수 있다. 상기 제1 범프의 나노-와이어들(64)은 템플릿(42)의 개구부들로부터 연장하고, 나노-와이어들(64)의 일단부들은 템플릿(42)으로부터 노출될 수 있다. 제2 범프(70)의 일단부는 노출된 나노-와이어들(64)을 감싸고, 제2 범프(70)의 타단부는 실장 기판(110)의 접속 패드(120) 상에 부착될 수 있다.
본 발명의 제2 실시예에 있어서, 템플릿(42), 나노-와이어들(64)을 갖는 제1 범프 및 제2 범프(70)는 마이크로미터 이하의 피치를 갖는 접속 패드들을 구비하는 반도체 장치들의 전기적 연결을 위해 사용될 수 있다.
따라서, 템플릿(42) 및 제2 범프(70)는 다수개의 나노-와이어들(64)의 기계적 강성을 증가시켜 범프 구조물의 신뢰성을 향상시킬 수 있다.
도 18은 도 17의 범프 구조물의 변형예를 나타내는 단면도이다. 도 18은 도 1의 A 부분을 나타내는 확대 단면도이다.
도 18을 참조하면, 상기 범프 구조물은 나노-와이어들(64)로 이루어진 제1 범프 및 제2 범프(70)를 포함할 수 있다.
상기 제1 범프의 나노-와이어들(64)은 기판(10)의 접속 패드(20)로부터 기판(10)에 대해 실질적으로 수직한 방향으로 연장할 수 있다. 또한, 나노-와이어들(64)은 규칙적인 배열을 가질 수 있다. 제2 범프(70)는 상기 제1 범프 상에 배치되고, 나노-와이어들(64)의 일단부들을 둘러싸도록 형성될 수 있다. 제2 범프(70)의 일단부는 나노-와이어들(64)의 일단부들을 감싸고, 제2 범프(70)의 타단부는 실장 기판(110)의 접속 패드(120) 상에 부착될 수 있다.
따라서, 제2 범프(70)는 다수개의 나노-와이어들(64)의 일단부들을 감싸도록 형성되므로, 나노-와이어들(64)은 본딩 공정에서 반도체 칩에 작용하는 전단 응력을 감소시킬 뿐만 아니라 나노-와이어들(64)의 기계적 강성 역시 확보할 수 있다.
도 19는 도 17의 범프 구조물의 또 다른 변형예를 나타내는 단면도이다. 도 19는 도 1의 A 부분을 나타내는 확대 단면도이다.
도 19를 참조하면, 상기 범프 구조물은 템플릿(42), 나노-와이어들(64)로 이루어진 제1 범프 및 제2 범프(70)를 포함할 수 있다.
템플릿(42)은 규칙적으로 배열된 개구부들을 가질 수 있다. 상기 개구부들은 기판(10)에 대해 실질적으로 수직하게 연장할 수 있다. 상기 제1 범프의 나노-와이어들(64)은 템플릿(42)의 개구부들로부터 연장하고, 나노-와이어들(64)의 일단부들은 템플릿(42)으로부터 돌출할 수 있다. 제2 범프(70)의 일단부는 돌출된 나노-와이어들(64)을 감싸고, 제2 범프(70)의 타단부는 실장 기판(110)의 접속 패드(120) 상에 부착될 수 있다.
템플릿(42)과 제2 범프(70) 사이에는 이격 공간(47)이 존재하고, 돌출된 나노-와이어들(64)의 일부들은 템플릿(42)과 제2 범프(70)에 의해 커버되지 않고 노출될 수 있다.
따라서, 템플릿(42)과 제2 범프(70)는 다수개의 나노-와이어들(64)의 일부들을 감싸도록 형성되므로, 나노-와이어들(64)은 본딩 공정에서 반도체 칩에 작용하는 전단 응력을 감소시킬 뿐만 아니라 나노-와이어들(64)의 기계적 강성 역시 확보할 수 있다.
이하에서는, 본 발명의 제2 실시예에 따른 반도체 패키지의 제조 방법에 대하여 설명하기로 한다.
도 20 내지 도 24는 본 발명의 제2 실시예에 따른 반도체 패키지의 제조 방법을 나타내는 도면들이다.
먼저, 도 4 내지 도 7에 도시된 공정들을 수행하여, 기판(10)의 접속 패드(20) 상에 나노-크기의 개구부들(44)을 갖는 템플릿(42)을 형성한다.
도 20을 참조하면, 템플릿(42)의 개구부들(44)을 도전성 물질로 충진하여 나노-와이어들(64)로 이루어진 제1 범프를 형성한다.
예를 들면, 제1 범프(60)는 전해 도금 공정에 의해 형성될 수 있다. 시드층(30)을 전극으로 이용하여 템플릿(42)의 개구부들(44)을 채우는 나노-와이어들(64)을 형성할 수 있다.
본 실시예에 있어서, 나노-와이어들(64)은 템플릿(42)으로부터 돌출되지 않을 수 있다. 따라서, 개구부(44)의 높이과 나노-와이어(64)의 높이가 실질적으로 동일할 수 있다.
도 21, 도 22 및 도 23을 참조하면, 기판(10) 상에 마스크 패턴(50)을 제거한 후, 시드층(30)을 부분적으로 식각하여 시드층 패턴(32)을 형성한다. 이어서, 템플릿(42)의 상부를 제거하여 나노-와이어들(64)의 일단부들을 노출시킨다. 예를 들면, 템플릿(42)의 상부는 식각 공정에 의해 제거될 수 있다.
도 23은 부분적으로 제거된 템플릿을 나타내는 사시도이다. 도 23을 참조하면, 템플릿(42)의 상부가 제거되어 나노-와이어들(64)의 일단부들이 노출된다. 따라서, 나노-와이어들(64)은 템플릿(42)으로부터 돌출될 수 있다. 돌출된 나노-와이어들(64)의 길이는 식각 공정 조건을 변화시켜 조절할 수 있다.
도 24를 참조하면, 나노-와이어들(64)로 이루어진 상기 제1 범프 상에 제2 범프(70)를 형성한다.
본 발명의 제2 실시예에 있어서, 제2 범프(70)는 템플릿(42) 상에 형성되고, 제2 범프(70)의 일단부는 돌출된 나노-와이어들(64)의 일단부들을 둘러싸도록 형성될 수 있다. 이에 따라, 나노-와이어들(64)의 일단부들은 제2 범프(70)에 의해 지지될 수 있다.
이어서, 제2 범프(70)의 타단부를 리플로우 공정에 의해 실장 기판(110)의 접속 패드(120)에 부착시켜 도 17의 범프 구조물을 형성한다. 따라서, 반도체 칩은 템플릿(42), 나노-와이어들(64) 및 제2 범프(70)를 이용하여 실장 기판(110) 상에 실장될 수 있다.
도 25는 도 18의 범프 구조물을 형성하는 방법을 나타내는 도면이다.
도 25를 참조하면, 도 24의 구조물로부터 템플릿(42)을 제거한 후, 리플로우 공정에 의해 제2 범프(70)를 실장 기판(110)의 접속 패드(120)에 부착한다.
따라서, 기판(10)의 접속 패드(20)와 실장 기판(110)의 접속 패드(120) 사이에 나노-와이어들(64) 및 제2 범프(70)를 갖는 도 18의 범프 구조물을 형성할 수 있다.
도 26 내지 도 28은 도 19의 범프 구조물을 형성하는 방법을 나타내는 도면들이다.
먼저, 도 20 내지 도 22에 도시된 공정들을 수행하여 템플릿(42)으로부터 돌출된 나노-와이어들(64)을 형성한다.
도 26을 참조하면, 일부가 제거된 템플릿(42) 상에 희생막(80)을 형성한다. 희생막(80)은 나노-와이어들(64)이 희생막(80)으로부터 돌출되도록 템플릿(42) 상에 형성될 수 있다.
예를 들면, 희생막(80)은 템플릿(42)에 대하여 식각 선택비를 갖는 절연 물질을 이용하여 형성될 수 있다.
도 27을 참조하면, 나노-와이어들(64)로 이루어진 상기 제1 범프 상에 제2 범프(70)를 형성한다.
또 다른 실시예에 있어서, 제2 범프(70)는 희생막(80) 상에 형성되고, 제2 범프(70)의 일단부는 돌출된 나노-와이어들(64)의 일단부들을 둘러싸도록 형성될 수 있다. 이에 따라, 나노-와이어들(64)의 일단부들은 제2 범프(70)에 의해 지지될 수 있다.
도 28을 참조하면, 템플릿(42) 상의 희생막(80)을 제거한다. 희생막(80)이 제거됨에 따라, 템플릿(42)과 제2 범프(70) 사이에는 이격 공간(47)이 형성된다. 따라서, 템플릿(42)으로부터 돌출된 나노-와이어들(64)의 일부들은 템플릿(46)과 제2 범프(70)에 의해 커버되지 않고 노출될 수 있다.
예를 들면, 희생막(80)은 습식 식각 공정에 의해 제거될 수 있다.
이어서, 제2 범프(70)의 타단부를 리플로우 공정에 의해 실장 기판(110)의 접속 패드(120)에 부착시켜 도 19의 범프 구조물을 형성한다. 따라서, 반도체 칩은 템플릿(42), 나노-와이어들(64) 및 제2 범프(70)를 이용하여 실장 기판(110) 상에 실장될 수 있다.
실시예 3
도 29는 본 발명의 제3 실시예에 따른 반도체 패키지를 나타내는 단면도이고, 도 30 및 도 31은 도 29의 범프 구조물들을 나타내는 단면도들이다. 도 30은 도 29의 B 부분을 나타내는 확대 단면도이고, 도 31은 도 29의 C 부분을 나타내는 확대 단면도이다. 본 실시예에 따른 반도체 패키지는 적층되는 반도체 칩들을 제외하고는 도 1의 반도체 패키지(100)와 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 29를 참조하면, 반도체 패키지(101)는 실장 기판(110), 실장 기판(110) 상에 적층된 제1 및 제2 반도체 칩들(200, 300), 실장 기판(110)과 제1 반도체 칩(200)을 접속시키는 제1 범프 구조물, 및 제1 반도체 칩(200)과 제2 반도체 칩(300)을 접속시키는 제2 범프 구조물을 포함한다.
본 발명의 제3 실시예에 있어서, 제1 반도체 칩(200)은 다수개의 상기 제1 범프 구조물들을 매개로 실장 기판(110) 상에 실장되고, 실장 기판(110)에 전기적으로 연결될 수 있다. 제2 반도체 칩(300)은 다수개의 상기 제2 범프 구조물들을 매개로 제1 반도체 칩(200) 상에 적층되고, 제1 반도체 칩(200)에 전기적으로 연결될 수 있다.
제1 반도체 칩(200)은 제1 반도체 칩(200)을 관통하는 제1 플러그(210)를 포함하고, 제2 반도체 칩(300)은 제2 반도체 칩(300)을 관통하는 제2 플러그(310)를 포함할 수 있다. 제1 및 제2 플러그들(210, 310)에는 통상적으로 TSV(through Si via)라 불리는 관통 전극이 사용될 수 있다.
도 30을 참조하면, 다수개의 상기 제1 범프 구조물들은 제1 반도체 칩(200)과 실장 기판(110) 사이의 전기적 접속을 위해 사용될 수 있다. 상기 제1 범프 구조물은 상술한 실시예들에 따른 범프 구조물들 중 어느 하나일 수 있다.
본 실시예에 있어서, 상기 제1 범프 구조물은 제1 범프(60a) 및 제2 범프(70a)를 포함할 수 있다. 제1 범프(60a)는 제1 반도체 칩(200)을 관통하는 제1 플러그(210) 상에 형성되고, 제2 범프(70a)는 제1 범프(60a) 상에 형성되고 실장 기판(110)의 접속 패드(120)에 부착될 수 있다.
제1 범프(60a)는 다수개의 나노-와이어들(64a) 및 나노-와이어들(64)의 일단부들을 연결시키는 몸체부(62a)를 포함할 수 있다. 나노-와이어들(64a)은 몸체부(62a)로부터 수직적으로 연장하며, 나노-와이어들(64a)은 규칙적인 배열을 가질 수 있다. 또한, 나노-와이어들(64a)은 몸체부(62)와 일체로 형성될 수 있다.
도 31을 참조하면, 다수개의 상기 제2 범프 구조물들은 제2 반도체 칩(300)과 제1 반도체 칩(200) 사이의 전기적 접속을 위해 사용될 수 있다. 상기 제2 범프 구조물은 상술한 실시예들에 따른 범프 구조물들 중 어느 하나일 수 있다.
본 실시예에 있어서, 상기 제2 범프 구조물은 제1 범프(60b) 및 제2 범프(70b)를 포함할 수 있다. 제1 범프(60b)는 제2 반도체 칩(300)을 관통하는 제2 플러그(310) 상에 형성되고, 제2 범프(70b)는 제1 범프(60b) 상에 형성되고 제1 반도체 칩(200)을 관통하는 제1 플러그(210)에 부착될 수 있다.
제1 플러그(210)는 제1 반도체 칩(200)의 접속 패드(20)가 형성된 영역에 형성되어 접속 패드(20)를 관통하여 형성될 수 있다. 이와 다르게, 기판(10)의 일면 상에는 접속 패드(20)와 전기적으로 연결되는 재배선 패드(도시되지 않음)가 형성될 수 있고, 제1 플러그(210)는 상기 접속 패드 대신에 상기 재배선 패드를 관통하여 형성될 수 있다.
이하에서는, 본 발명의 제3 실시예에 따른 반도체 패키지의 제조 방법에 대하여 설명하기로 한다.
도 32 내지 도 34는 본 발명의 제3 실시예에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 32를 참조하면, 제1 플러그(210)가 형성된 제1 반도체 칩을 마련한다.
본 발명의 제3 실시예에 있어서, 상기 제1 반도체 칩의 기판(10)은 제1 면(12) 및 제1 면(12)과 반대하는 제2 면(14)을 가질 수 있다. 기판(10)의 제1 면(12) 상에는 접속 패드들(20)들이 형성되고, 제1 플러그(210)는 접속 패드(20) 및 기판(10)을 관통하도록 형성될 수 있다. 제1 플러그(210)의 양단부들은 제1 면(12) 및 제2 면(14)으로부터 노출될 수 있다.
이어서, 기판(10)의 제2 면(14) 상에 시드층(30)을 형성한다.
기판(10)의 제2 면(14)은 접속 패드들(20)이 형성되어 있지 않는 후면일 수 있다. 따라서, 시드층(30)은 제1 면(12)에 비해 평탄한 기판(10)의 제2 면(14) 상에 형성될 수 있다.
도 33을 참조하면, 시드층(30) 상에 템플릿 형성막(40)을 형성한다.
본 발명의 제3 실시예에 있어서, 기판(10)의 제2 면(14) 상에 알루미늄 시트를 형성하여 템플릿 형성막(40)을 형성할 수 있다. 따라서, 템플릿 형성막은 보다 용이하게 형성될 수 있다. 상기 템플릿 형성막(40)의 두께는 상기 반도체 칩과 상기 실장 기판 사이의 거리, 상기 플러그의 크기 등을 고려하여 선택될 수 있다.
도 34를 참조하면, 제1 플러그(210) 상에 제1 범프(60a) 및 제2 범프(70a)를 갖는 제1 범프 구조물을 형성한다. 상기 제1 범프 구조물은 도 7 내지 도 11에 도시된 공정들을 수행하여 형성될 수 있다.
이어서, 제2 범프(70a)를 리플로우 공정에 의해 실장 기판(110)의 접속 패드(120)에 부착시켜 제1 반도체 칩(200)을 실장 기판(110) 상에 실장시킨다. 이와 유사하게, 제2 반도체 칩(300)을 상기 제2 범프 구조물을 매개로 하여 제1 반도체 칩(200) 상에 적층시킨다.
이후, 실장 기판(110)의 상부면 상에 밀봉 부재(150)를 형성하여 제1 및 제2 반도체 칩들(200, 300)을 외부로부터 보호한다. 실장 기판(110)의 하부면 상의 다수개의 외부 접속 패드들(130) 상에 솔더 볼들(140)을 배치시킨 후, 솔더 볼들(140)을 매개로 하여 도 29의 반도체 패키지(101)를 모듈 기판(도시되지 않음)에 실장시켜 메모리 모듈(도시되지 않음)을 완성한다.
실시예 4
도 35는 본 발명의 제4 실시예에 따른 반도체 패키지를 나타내는 단면도이고, 도 36 및 도 37은 도 35의 범프 구조물들을 나타내는 단면도들이다. 도 36은 도 35의 D 부분을 나타내는 확대 단면도이고, 도 37은 도 35의 E 부분을 나타내는 확대 단면도이다. 본 실시예에 따른 반도체 패키지는 실장되는 반도체 칩의 구조 및 배치를 제외하고는 도 29의 반도체 패키지(101)와 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 35 내지 도 37을 참조하면, 반도체 패키지(102)는 실장 기판(110), 실장 기판(110) 상에 적층되는 제1 및 제2 반도체 칩들(201, 300), 실장 기판(110)과 제1 반도체 칩(201)을 접속시키는 제1 범프 구조물, 및 제1 반도체 칩(201)과 제2 반도체 칩(300)을 접속시키는 제2 범프 구조물을 포함한다.
본 발명의 제4 실시예에 있어서, 제1 반도체 칩(201)은 기판(10) 및 기판(10)을 관통하는 제1 플러그(212)를 포함할 수 있다. 기판(10)은 제1 면(12) 및 제1 면(12)과 반대하는 제2 면(14)을 가질 수 있다. 제1 반도체 칩(201)은 기판(10)의 제1 면(12)이 실장 기판(110)을 향하도록 실장 기판(110) 상에 적층될 수 있다. 또한, 제2 반도체 칩(300)은 기판(10)의 제2 면(14)이 제2 반도체 칩(300)을 향하도록 제1 반도체 칩(201) 상에 적층될 수 있다.
기판(10)의 제1 면(12) 상에는 회로 패턴(15)들이 구비될 수 있다. 회로 패턴(15)은 트랜지스터, 다이오드 등을 포함할 수 있다. 상기 회로 패턴들은 회로 소자들을 구성할 수 있다. 따라서, 제1 반도체 칩(201)은 내부에 다수개의 회로 소자들이 형성된 반도체 칩일 수 있다.
기판(10)의 제1 면(12) 상에는 회로 패턴(15)들을 덮는 층간 절연막(16)이 구비되고, 층간 절연막(16) 상에는 금속간 절연막(230)이 구비될 수 있다. 층간 절연막(16)에는 제1 플러그(212)와 상기 회로 패턴들을 전기적으로 연결시키는 하부 배선들(232)이 구비되고, 금속간 절연막(230)에는 제1 플러그(212)와 접속 패드(240)를 전기적으로 연결시키는 상부 배선들(232)이 구비될 수 있다. 접속 패드(240)는 절연막 패턴(242)에 의해 노출될 수 있다. 따라서, 제1 반도체 칩(201)은 회로 소자들을 형성한 후에 제1 플러그, 즉, 관통 전극이 형성된 비아 미들(via middle) 구조를 가질 수 있다.
제1 플러그(212)와 기판(10) 사이에는 절연막(220)이 구비되어 기판(10)과 제1 플러그(212)를 절연시키는 역할을 수행할 수 있다. 기판(10)의 제2 면(14) 상에는 절연막 패턴(250)이 구비되어 제1 플러그(212)의 일단부를 노출시킬 수 있다. 기판(10)의 제2 면(14)으로부터 노출된 제1 플러그(212)의 일단부 상에는 접속 패드(260)가 구비될 수 있다. 예를 들면, 접속 패드(260)는 구리와 같은 금속을 포함할 수 있다.
절연막 패턴(250)은 제1 절연막(252) 및 제2 절연막(254)을 포함할 수 있다. 예를 들면, 제1 절연막은 실리콘 기판과 스트레스 특성이 유사한 실리콘 산화물을 포함하고, 제2 절연막은 실리콘 기판과 스트레스 특성이 상이한 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 따라서, 제1 절연막(252)은 기판(10)과 제2 절연막(254) 사이에 개재되어 기계적 스트레스를 완화하는 스트레스 버퍼 역할을 수행할 수 있다. 제1 절연막(252)의 두께는 제1 절연막(252)과 기판(10)의 열팽창계수 및 스트레스 특성을 고려하여 결정할 수 있다. 예를 들면, 제1 절연막(252)은 약 1.5 ㎛ 내지 2.5 ㎛의 범위의 두께를 가질 수 있다.
제1 절연막(252)은 제2 면(14)으로부터 노출된 제1 플러그(212)의 외측면과 인접한 주변 영역(P), 인접한 제1 플러그들 사이의 기판 영역(W) 및 상기 주변 영역과 상기 기판 영역 사이의 연결 영역(M)을 포함할 수 있다. 주변 영역(P)은 연결 영역(M) 및 기판 영역(W)으로부터 돌출될 수 있고, 연결 영역(M) 및 기판 영역(W)의 상부면들보다 높은 상부면을 가질 수 있다.
기판 영역(W)은, 다수개의 제1 플러그들(212)들 사이에 개재된 영역일 수 있다. 예를 들어, 기판 영역(W)은 제1 플러그들(212) 사이에 개재된 기판(10) 가운데 영역 상에 형성된 절연막 패턴(250)의 일부분일 수 있다. 연결 영역(M)은 주변 영역(P)으로부터 기판 영역(W)으로 확장된 영역일 수 있다. 연결 영역(M)은, 주변 영역(P)과 기판 영역(W) 사이에 개재되며, 주변 영역(P)의 상부면보다 낮은 상부면 높이를 가진다.
접속 패드(260)는 제1 플러그(212)의 상부면 및 제1 절연막(252)의 주변 영역(P)의 적어도 일부를 덮도록 형성될 수 있다. 이와 같이, 제1 절연막(252)의 가장자리 영역(P)이 연결 영역(M)에 비하여 돌출되어 형성되고, 연결 영역(M)이 기판 영역(W)에 비하여 낮게 형성됨으로써, 신뢰성이 향상된 반도체 소자의 형성이 가능하다. 즉, 접속 패드(260)와 제1 절연막(252)의 접촉면이 넓어지고 입체적으로 접촉되어 접촉 신뢰성이 향상된다. 또한, 접속 패드(260)의 높이를 낮출 수 있어 반도체 칩의 두께를 줄일 수 있다.
다수개의 상기 제1 범프 구조물들은 제1 반도체 칩(201)과 실장 기판(110) 사이의 전기적 접속을 위해 사용될 수 있다. 상기 제1 범프 구조물은 상술한 실시예들에 따른 범프 구조물들 중 어느 하나일 수 있다.
본 실시예에 있어서, 상기 제1 범프 구조물은 제1 범프(60a) 및 제2 범프(70a)를 포함할 수 있다. 제1 범프(60a)는 제1 반도체 칩(201)의 접속 패드(240) 상에 형성되고, 제2 범프(70a)는 제1 범프(60a) 상에 형성되고 실장 기판(110)의 접속 패드(120)에 부착될 수 있다.
제1 범프(60a)는 다수개의 나노-와이어들(64a) 및 나노-와이어들(64a)의 일단부들을 연결시키는 몸체부(62a)를 포함할 수 있다. 나노-와이어들(64a)은 몸체부(62a)로부터 수직적으로 연장하며, 나노-와이어들(64a)은 규칙적인 배열을 가질 수 있다. 또한, 나노-와이어들(64a)은 몸체부(62)와 일체로 형성될 수 있다.
다수개의 상기 제2 범프 구조물들은 제2 반도체 칩(300)과 제1 반도체 칩(201) 사이의 전기적 접속을 위해 사용될 수 있다. 상기 제2 범프 구조물은 상술한 실시예들에 따른 범프 구조물들 중 어느 하나일 수 있다.
본 실시예에 있어서, 상기 제2 범프 구조물은 제1 범프(60b) 및 제2 범프(70b)를 포함할 수 있다. 제1 범프(60b)는 제2 반도체 칩(300)의 접속 패드(320) 상에 형성되고, 제2 범프(70b)는 제1 범프(60b) 상에 형성되고 제1 반도체 칩(201)의 기판(10)을 관통하는 제1 플러그(212) 상의 접속 패드(260) 상에 부착될 수 있다.
이와 다르게, 제2 범프(70b)가 생략되고, 제1 범프(60b)는 제1 플러그(212) 상의 접속 패드(260)와 직접적으로 접속될 수 있다. 제1 범프(60b)와 제1 플러그(212) 상의 접속 패드(260)가 구리를 포함할 경우, 제1 범프(60b)와 제1 플러그(212) 상의 접속 패드(260)는 구리-구리 접합(Cu-Cu bonding) 공정에 의해 접합될 수 있다.
이하에서는, 본 발명의 제4 실시예에 따른 반도체 패키지의 제조 방법에 대하여 설명하기로 한다.
도 36 및 도 37을 다시 참조하면, 전공정(FEOL(front-end-of-line))이라 불리는 웨이퍼 공정을 수행하여 기판(10) 상에 회로 패턴(15)들을 형성한 후, 기판(10)을 관통하는 제1 플러그(212)를 형성한다. 이어서, 후공정(BEOL(back-end-of-line))이라 불리는 배선 공정을 수행하여 제1 플러그(212)와 전기적으로 연결되는 상부 배선(232)을 형성한다.
이후, 기판(10)의 후면을 부분적으로 제거하여 제1 플러그(212)의 일부를 노출시키고, 노출된 제1 플러그(212) 상에 접속 패드(260)를 형성한다. 구체적으로, 기판(10)의 후면을 부분적으로 제거하여 인접한 상기 플러그들 사이에 오목한 표면을 갖는 제2 면(14)을 형성한 후, 제1 플러그(212)의 상부면을 노출시키는 제1 절연막(252)과 제2 절연막(254)을 갖는 절연막 패턴(250)을 형성한다. 제1 플러그(212)의 상부면 및 제1 절연막(252)의 주변 영역(P)의 적어도 일부를 덮는 접속 패드(260)를 형성한다. 이에 따라, 비아 미들 구조의 제1 반도체 칩(201)을 형성한다.
이어서, 도 4 내지 도 11에 도시된 공정들과 유사한 공정들을 수행하여 상기 제1 범프 구조물들 및 제2 범프 구조물들을 형성한 후, 실장 기판(110) 상에 제1 반도체 칩(201) 및 제2 반도체 칩(300)을 실장시킨다.
도 38은 도 37의 범프 구조물의 변형예를 나타내는 단면도이다. 도 38은 도 35의 E 부분을 나타내는 확대 단면도이다.
도 38을 참조하면, 도 37의 접속 패드(260)가 생략되고, 제2 범프(70b)는 제1 플러그(212) 상에 직접적으로 접속될 수 있다.
따라서, 제1 범프(60b)는 제2 반도체 칩(300)의 접속 패드(320) 상에 형성되고, 제2 범프(70b)는 제1 범프(60b) 상에 형성되고 제1 반도체 칩(201)의 기판(10)을 관통하는 제1 플러그(212) 상에 직접적으로 부착될 수 있다.
실시예 5
도 39는 본 발명의 제5 실시예에 따른 반도체 패키지를 나타내는 단면도이고, 도 40은 도 39의 반도체 패키지의 신호 및 전원의 전달 경로를 나타내는 블록도이다. 본 실시예에 따른 반도체 패키지는 시스템 인 패키지(SIP, system in package) 구조를 갖는 점을 제외하고는 도 29의 반도체 패키지(101)와 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 39를 참조하면, 반도체 패키지(103)는 실장 기판(110), 실장 기판(110) 상에 적층되는 제1 및 제2 반도체 칩들(400, 300), 실장 기판(110)과 제1 반도체 칩(400)을 접속시키는 제1 범프 구조물, 및 제2 반도체 칩(400)과 제2 반도체 칩(300)을 접속시키는 제2 범프 구조물(80)을 포함한다.
본 발명의 제5 실시예에 있어서, 반도체 패키지(103)는 시스템 인 패키지(SIP)일 수 있다. 제1 반도체 칩(400)은 로직 회로를 포함하는 로직 칩이고, 제2 반도체 칩(300)은 메모리 회로를 포함하는 메모리 칩일 수 있다. 상기 메모리 회로는 데이터가 저장되는 메모리 셀 영역 및/또는 상기 메모리 칩의 동작을 위한 메모리 로직 영역을 포함할 수 있다.
제1 반도체 칩(400)은 제1 면(402) 및 제1 면(402)과 반대되는 제2 면(404)을 가질 수 있다. 예를 들어, 제1 면(402)은 회로부가 구비되는 활성면(active surface)이고, 제2 면(404)은 후면(back side)일 수 있다.
제1 반도체 칩(400)은 기판(410) 및 기판(410) 상에 형성된 회로부를 포함할 수 있다. 기판(410)은 제1 면(412) 및 제1 면(412)과 반대되는 제2 면(414)을 가질 수 있고, 상기 회로부는 제1 면(412) 상에 구비될 수 있다.
상기 회로부는 기능 회로들(420, 430, 432, 436), 기능 회로들(420, 430, 432, 436)과 연결된 제1 내부 배선(440) 및 제1 내부 배선(440)을 덮는 층간 절연막(442)을 포함할 수 있다.
기능 회로들(420, 430, 432, 436)은 집적 회로를 포함할 수 있다. 기능 회로들(420, 430, 432, 436)은 트랜지스터 또는 저항, 캐패시터 등의 수동소자를 포함할 수 있다. 기능 회로들(420, 430, 432, 436)은 메모리 제어 회로(420), 외부 입출력 회로(430), 마이크로 입출력 회로(432) 및/또는 추가 기능 회로(436)를 포함할 수 있다. 메모리 제어 회로(420)는 제2 반도체 칩(300)의 동작에 필요한 데이터(data) 신호 및/또는 메모리 제어 신호를 공급할 수 있다. 예를 들어, 메모리 제어 신호는 어드레스(address) 신호, 커맨드(command) 신호, 또는 클럭(clock) 신호를 포함할 수 있다. 외부 입출력 회로(430)는 제1 반도체 칩(400)의 외부로부터 데이터 신호를 입력 받아 메모리 제어 회로(420)로 공급하거나, 또는 메모리 제어 회로(420)로부터 데이터 신호를 받아 제1 반도체 칩(400)의 외부로 출력할 수 있다. 마이크로 입출력 회로(432)는 메모리 제어 회로(420)와 데이터 신호를 주고받거나, 메모리 제어 회로(420)로부터 메모리 제어 신호를 전달받을 수 있다. 추가 기능 회로(436)는, 메모리 제어 또는 외부 입출력 외의 다른 기능을 하는 회로일 수 있다. 예를 들면, 추가 기능 회로(436)는 파워 분기 회로, RF 회로, 외부 인터페이스 회로 또는 다른 컴포넌트(component)의 제어 회로일 수 있다.
제1 내부 배선(440)은 적어도 한 층 이상의 배선 패턴 및 상기 배선 패턴과 수직 방향으로 연결된 컨택 플러그(contact plug)를 포함할 수 있다. 제1 내부 배선(440)은 서로 연결되거나 절연된 내부 배선 패턴들(440_1, 440_2, 440_3, 440_4, 440_5)을 포함할 수 있다. 제1 내부 배선(440)의 일부는 기능 회로들(420, 430, 432, 436) 중 적어도 어느 하나와 연결되거나, 기능 회로들(420, 430, 432, 436) 사이를 연결할 수 있다.
제1 반도체 칩(400)은 제1 면(402)에 로직 칩 패드들(444, 445, 446)을 더 포함할 수 있다. 로직 칩 패드들(444, 445, 446) 중 적어도 일부는 제1 내부 배선(440)의 일부와 연결될 수 있다. 로직 칩 패드들(444, 445, 446)을 적어도 일부 노출시키는 절연막 패턴(448)이 형성될 수 있다. 절연막 패턴(448)은 제1 반도체 칩(400)의 제1 면(402) 상에 형성되어 로직 칩 패드들(444, 445, 446)의 적어도 일부를 노출시킬 수 있다. 절연막 패턴(448)은 제1 반도체 칩(400) 내부의 회로부를 외부로부터 보호할 수 있다.
기능 회로들(420, 430, 432, 436) 중 적어도 일부는 제1 내부 배선(440)과 연결되거나, 제1 내부 배선(440)을 통해 로직 칩 패드들(444, 445, 446) 중 적어도 하나와 연결될 수 있다. 예를 들면, 제1 내부 배선(440)의 제1 내부 배선 패턴(440_1)은 외부 입출력 회로(430)와 칩 패드(444)를 전기적으로 연결할 수 있다. 제2 내부 배선 패턴(440_2)은 메모리 제어 회로(420)와 마이크로 입출력 회로(432)를 전기적으로 연결할 수 있다. 제3 내부 배선 패턴(440_3)은 마이크로 입출력 회로(432)와 제1 관통 전극(464)을 전기적으로 연결할 수 있다. 제4 내부 배선 패턴(440_4)은 다른 내부 배선 패턴들과 절연되어 제2 관통 전극(465)과 칩 패드(445)를 전기적으로 연결할 수 있다. 제5 내부 배선 패턴(440_5)은 추가 기능 회로(436)와 전기적으로 연결될 수 있다.
기판(410)의 제2 면(414)상에는 절연막 패턴(449)이 구비될 수 있다. 절연막 패턴(449)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다.
제1 배선 패턴(450)이 절연막 패턴(449) 상에 구비될 수 있다. 제1 배선 패턴(450)은 재배선 패턴일 수 있다. 제1 배선 패턴(450)은 제1 반도체 칩(400)의 제2 면(404)에 형성된 접속 패드(452)와 연결될 수 있다. 제1 반도체 칩(400)의 제2 면(404) 상에는 접속 패드(452)의 적어도 일부를 노출하는 절연막 패턴(458)이 구비될 수 있다. 접속 패드(452)는 서로 절연된 다수개의 접속 패드들(454, 455, 456)을 포함할 수 있다.
제1 반도체 칩(400)은 제1 반도체 칩(400)을 적어도 일부 관통하는 관통 전극(460)을 포함할 수 있다. 기판(410)을 관통하는 비아홀(461)의 측벽 상에는 절연막(463)이 구비되고, 관통 전극(460)은 절연막(463) 상에 구비되어 비아홀(461)을 완전히 채울 수 있다. 관통 전극(460)의 일단부는 제1 내부 배선(440)과 직접적으로 연결되고, 관통 전극(460)의 타단부는 접속패드들(454, 455, 456)과 직접적으로 연결될 수 있다.
제1 반도체 칩(400)은 다수개의 관통 전극들(460)을 포함할 수 있다. 관통 전극들(460)은 제2 반도체 칩(300)의 동작에 필요한 신호 또는 전원의 전달 통로일 수 있다. 신호는 데이터(data) 신호 및 제어 신호를 포함할 수 있다. 전원은 전원 전압(VDD) 및 접지 전압(VSS)을 포함할 수 있다. 다수개의 관통 전극들(460)은, 제1 관통 전극(464) 및 제2 관통 전극(465)을 포함할 수 있다. 제1 관통 전극(464)은 기능 회로들(420, 430, 432, 436) 중 적어도 어느 하나와 연결될 수 있다. 예를 들면, 제1 관통 전극(464)의 일단부는 기능 회로들(420, 430, 432, 436) 중 적어도 하나와 연결되고, 타단부는 접속 패드들(454, 456) 중 적어도 하나와 연결될 수 있다. 본 실시예에 있어서, 제1 관통 전극(464)은 제1 반도체 칩(400)과 제2 반도체 칩(300) 사이의 신호 전달 경로를 제공하기 위해, 메모리 제어 회로(420)와 연결될 수 있다. 따라서, 제1 관통 전극(464)은 외부로부터의 신호 전달과 관계없이, 제1 반도체 칩(400)과 제2 반도체 칩(300) 사이의 인터페이스 경로를 제공할 수 있다. 이에 따라, 제1 반도체 칩(400)은 제2 반도체 칩(300)과의 통신에 있어서 외부로부터의 신호 전달 속도에 영향 받지 않고, 제1 관통 전극(464)을 통해 메모리 제어 회로(420)로부터 제2 반도체 칩(300)으로 데이터 신호 및/또는 제어 신호 등이 전달될 수 있다. 제1 관통 전극(464)은 제2 내부 배선 패턴(440_2) 및 제3 내부 배선패턴(440_3)을 통해 기능 회로들(420, 432, 436) 중 적어도 하나와 연결될 수 있다.
제2 관통 전극(465)은 기능 회로들(420, 430, 432, 436)과 절연될 수 있다. 즉, 제2 관통 전극(465)은 제1 반도체 칩(400)과 절연된 전기적 경로를 제공할 수 있다. 제2 관통 전극(465)은 다른 내부 배선 패턴들과 전기적으로 절연된 제4 내부 배선 패턴(440_4)을 통해 제1 반도체 칩(400)과 전기적으로 절연된 전달 경로를 제공할 수 있다. 로직 칩 패드(445)로부터 접속 패드(455)까지 전기적 신호 경로를 제공할 수 있다. 예를 들면, 제2 관통 전극(465)의 일단부는 로직 칩 패드(445)와 연결되고, 타단부는 접속 패드(455)와 연결될 수 있다. 본 실시예에 있어서, 제2 관통 전극(465)은 제2 반도체 칩(300)의 전원(Power) 전달 경로일 수 있다. 따라서, 제2 반도체 칩(300)이 제1 반도체 칩(400)과 다른 전압 레벨의 전원을 필요로 하는 경우, 제1 반도체 칩(400)의 전원과 분리하여 제2 반도체 칩(300)으로 전원을 공급할 수 있다. 또한, 제2 반도체 칩(300)이 제1 반도체 칩(400)과 같은 전압 레벨의 전원을 사용하는 경우라도, 노이즈 감소를 위해 제2 반도체 칩(300)의 동작에 필요한 전원을 제1 반도체 칩(400)의 전원과 분리하여 제2 반도체 칩(300)으로 공급할 수 있다. 제2 관통 전극(465)은 제4 내부 배선 패턴(440_4)을 통해 로직 칩 패드(445)와 연결될 수 있다. 제2 관통 전극(465)은 제1 관통 전극(464)과 동일한 공정을 이용하여 동일한 직경을 가지도록 형성될 수 있다. 이와 다르게, 제2 관통 전극(465)은 제1 관통 전극(464) 보다 큰 직경을 가지도록 형성되어, 전원의 전송 경로의 저항을 감소시켜 전송 특성을 개선시킬 수 있다.
제1 반도체 칩(400) 및 제2 반도체 칩(300)은 실장 기판(110)에 실장될 수 있다. 제1 반도체 칩(400)이 웨이퍼 레벨 패키지(Wafer Level Package)인 경우, 실장 기판(110)은 모듈 보드일 수 있다. 예를 들면, 제1 반도체 칩(400)은 실장 기판(110) 상에, 활성면이 상기 실장 기판을 향하도록 플립 칩 본딩(flip-chip bonding) 방식으로 실장될 수 있다.
본 발명의 제5 실시예에 있어서, 다수개의 제1 범프 구조물(80)들은 제1 반도체 칩(400)과 실장 기판(110) 사이의 전기적 접속을 위해 사용될 수 있다. 다수개의 상기 제2 범프 구조물들은 제2 반도체 칩(300)과 제1 반도체 칩(400) 사이의 전기적 접속을 위해 사용될 수 있다.
상기 제1 범프 구조물은 솔더 볼일 수 있고, 제2 범프 구조물(80)은 상술한 실시예들에 따른 범프 구조물들 중 어느 하나일 수 있다. 이 경우에 있어서, 상기 제1 범프 구조물은 상기 제2 범프 구조물보다 더 큰 크기를 가질 수 있다. 이와 다르게, 상기 제1 범프 구조물은 상술한 실시예들에 따른 범프 구조물들 중 어느 하나일 수 있다.
본 실시예에 있어서, 접속 수단으로서 솔더 볼을 사용하는 상기 제1 범프 구조물은 제1 관통 전극(464)과 전기적으로 연결되는 신호용 접속부재(474), 제2 관통 전극(465)과 전기적으로 연결된 전원용 접속부재(475) 및 추가용 접속부재(476)를 포함할 수 있다. 기능 회로들(430, 436)이 제1 반도체 칩(400)의 제1 면(402)에 형성되므로, 제2 면(404)이 실장 기판(110)과 마주보도록 실장되는 경우에 비해 실장 기판(110)으로부터 기능 회로들(430, 436)까지의 전달 경로가 감소하여, 실장 기판(110)과 기능 회로들(430, 436) 사이의 고속 동작을 가능하게 할 수 있다.
제2 범프 구조물(80)은 제1 범프(60) 및 제2 범프(70)를 포함할 수 있다. 제1 범프(60)는 제2 반도체 칩(300)의 접속 패드(320) 상에 형성되고, 제2 범프(70)는 제1 범프(60) 상에 형성되고 제1 반도체 칩(400)의 접속 패드(452) 상에 부착될 수 있다.
도 39 및 도 40을 참조하면, 외부 신호 및 전원은 패키지 기판, 즉 실장 기판(110)으로부터 제1 반도체 칩(400) 또는 제2 반도체 칩(300)으로 공급될 수 있다. 외부 신호는 제1 반도체 칩(400)의 신호용 접속부재(474)를 통해 제1 반도체 칩(400) 내부의 외부 입출력 회로(430)로 공급될 수 있다. 예를 들어, 외부 신호는 메모리 회로에 기록하고자 하는 데이터(data)를 포함할 수 있다. 메모리 회로에 기록하고자 하는 데이터는 외부 입출력 회로(430)를 통해 메모리 회로로 입력되고, 메모리 회로로부터 독출된 데이터(data)는 외부 입출력 회로(430)를 통해 출력될 수 있다.
제2 반도체 칩(300)의 동작에 필요한 신호는 메모리 제어 회로(420)에서 생성되고, 마이크로 입출력 회로(432), 제1 관통 전극(464) 및 제2 반도체 칩(300)의 범프 구조물(80)을 통해 제2 반도체 칩(300) 내부로 전달될 수 있다. 즉, 제1 관통 전극(464)은 제1 반도체 칩(400) 내부의 메모리 제어 회로(420)와 제2 반도체 칩(300) 사이의 인터페이스를 위해 사용될 수 있다. 제2 반도체 칩(300)의 동작에 필요한 신호는 데이터 신호(DATA) 및 제어 신호를 포함할 수 있다. 제어 신호는 어드레스 신호(ADDR), 커맨드 신호(CMD) 및 클럭 신호(CLK)를 포함할 수 있다.
메모리 제어 회로(420)는 데이터 회로(420_1), 어드레스 회로(420_2), 커맨드 회로(420_3) 및/또는 클럭 회로(420_4)를 포함할 수 있다. 데이터 회로(420_1), 어드레스 회로(420_2), 커맨드 회로(420_3) 및 클럭 회로(420_4)는 각각 데이터 신호(DATA), 어드레스 신호(ADDR), 커맨드 신호(CMD) 및 클럭 신호(CLK)를 발생시킬 수 있다. 데이터 신호(DATA), 어드레스 신호(ADDR), 커맨드 신호(CMD) 및 클럭 신호(CLK)는 각각 마이크로 입출력 회로(432)의 데이터 신호 전송 채널(432_1), 어드레스 신호 전송 채널(432_2), 커맨드 신호 전송 채널(432_3) 및 클럭 신호 전송 채널(432_4)로 전달될 수 있다. 신호들(DATA, ADDR, CMD, CLK)은 서로 절연된 제1 내부 배선들(440)의 일부를 통해 마이크로 입출력 회로(432)의 전송 채널들(432_1, 432_2, 432_3, 432_4)로 전달될 수 있다. 마이크로 입출력 회로(432)의 데이터 신호 전송 채널(432_1), 어드레스 신호 전송 채널(432_2), 커맨드 신호 전송 채널(432_3) 및 클럭 신호 전송 채널(432_4)은 각각 데이터 신호용 관통 전극(464_1), 어드레스 신호용 관통 전극(464_2), 커맨드 신호용 관통 전극(464_3) 및 클럭 신호용 관통 전극(464_4)과 연결될 수 있다. 데이터 신호용 관통 전극(464_1), 어드레스 신호용 관통 전극(464_2), 커맨드 신호용 관통 전극(464_3) 및 클럭 신호용 관통 전극(464_4)은 데이터 신호용 범프 구조물(80_1), 어드레스 신호용 범프 구조물(80_2), 커맨드 신호용 범프 구조물(80_3) 및 클럭 신호용 범프 구조물(80_4)과 연결될 수 있다.
따라서, 데이터 신호(DATA)는 외부 입출력 회로(430)로부터 전송된 외부 데이터 신호를 이용하여 데이터 회로(420_1)에서 발생되며, 데이터 신호 전송 채널(432_1), 데이터 신호용 관통 전극(464_1) 및 데이터 신호용 범프 구조물(80_1)을 통해 제2 반도체 칩(300) 내부로 입력될 수 있다. 제2 반도체 칩(300)으로부터 데이터 신호(DATA)를 출력하는 경우에는, 반대 경로로서, 데이터 신호용 범프 구조물(80_1), 데이터 신호용 관통 전극(464_1), 데이터 신호 전송 채널(432_1) 및 신호용 접속 부재(474)를 통해 데이터 신호가 출력될 수 있다.
어드레스 신호(ADDR), 커맨드 신호(CMD) 및 클럭 신호(CLK)는 외부 입력 신호 없이 메모리 제어 회로(420)에서 생성되어 제2 반도체 칩(300)으로 공급될 수 있다. 따라서, 데이터 회로(420_1)는 양방향 통신을 위한 트랜스미터(transmitter) 및 리시버(receiver)를 포함하고, 어드레스 회로(420_2), 커맨드 회로(420_3) 및 클럭 회로(420_4)는 트랜스미터(transmitter)를 포함할 수 있다.
제2 반도체 칩(300)의 동작에 필요한 전원(power)은 실장 기판(110)으로부터 공급되어, 전원용 접속 부재(475), 제2 관통 전극(465) 및 전원용 범프 구조물(80_5, 80_6)을 통해 제2 반도체 칩(300) 내부로 전달될 수 있다. 따라서, 제2 관통 전극(465)은 외부로부터 제2 반도체 칩(300)으로 전원을 공급하는 데 사용될 수 있다. 제2 관통 전극(465)은 서로 전기적으로 절연된 복수개의 제2 관통 전극들(465_1, 465_2)을 포함할 수 있다. 전원은 전원전압(VDD) 및 접지전압(VSS)을 포함할 수 있다.
예를 들면, 제2 반도체 칩(400)의 동작에 필요한 전원전압(VDD) 및 접지전압(VSS)은 각각 전원전압용 관통 전극(465_1) 및 접지전압용 관통 전극(465_2)을 통해 실장 기판(110)으로부터 제2 반도체 칩(300)으로 공급될 수 있다. 전원전압(VDD)은 전원전압용 접속 부재(475_1), 전원전압용 관통 전극(465_1) 및 전원전압용 범프 구조물(80_5)을 통해 제2 반도체 칩(300)으로 공급될 수 있다. 접지전압(VSS)은 접지전압용 접속 부재(475_2), 접지전압용 관통 전극(465_2) 및 접지전압용 범프 구조물(80_6)을 통해 제2 반도체 칩(300)으로 공급될 수 있다.
이와 다르게, 제2 반도체 칩(300)의 동작을 위해 서로 다른 전원전압 레벨이 필요한 경우, 전원은 전압 레벨에 따라 분리되어 실장 기판(110)으로 공급되거나, 하나의 전압 레벨로 실장 기판(110)으로 공급된 후 제1 반도체 칩(400) 내부 또는 제2 반도체 칩(300) 내부에서 각 전압 레벨로 분기될 수 있다. 예를 들면, 전원이 전압 레벨에 따라 분리되어 공급되는 경우, 서로 전기적으로 절연된 복수개의 제2 관통 전극들(465_1, 465_2)을 통해 각 전원이 제2 반도체 칩(300)으로 공급될 수 있다. 한편, 전원이 제1 반도체 칩(400)의 파워분기회로(436)에서 분기되는 경우, 제2 반도체 칩(300)의 동작에 필요한 전압 레벨은 파워분기회로(436)와 연결된 제1 관통 전극(464)을 통해 제2 반도체 칩(300)으로 공급될 수 있다.
본 발명의 제5 실시예에 있어서, 제2 반도체 칩(300)으로 전달되는 신호의 경로와 전원의 경로가 서로 독립될 수 있다. 신호는 제1 관통 전극(464)을 통해 제1 반도체 칩(400) 내부의 메모리 제어 회로(420)로부터 제2 반도체 칩(300)으로 전달되고, 전원은 제2 관통 전극(465)을 통해, 신호 경로와 독립되어 외부로부터 제2 반도체 칩(300)으로 전달될 수 있다.
실시예 6
도 41은 본 발명의 제6 실시예에 따른 반도체 패키지를 나타내는 단면도이고, 도 42는 도 41의 반도체 패키지의 범프 구조물을 나타내는 단면도이다. 도 42는 도 41의 F 부분을 나타내는 확대 단면도이다. 본 실시예에 따른 반도체 패키지는 범프 구조물의 배치를 제외하고는 도 1의 반도체 패키지(100)와 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 41 및 도 42를 참조하면, 반도체 패키지(104)는 실장 기판(110)과 반도체 칩(200) 사이의 전기적 연결을 위한 범프 구조물을 포함한다. 상기 범프 구조물은 제1 범프(60) 및 제2 범프(70)를 포함한다.
본 발명의 제6 실시예에 있어서, 시드층 패턴(132)은 실장 기판(110)의 접속 패드(120) 상에 시드층 패턴(132)이 형성될 수 있다. 제1 범프(60)의 나노-와이어들(64)은 접속 패드(120) 상의 시드층 패턴(132)으로부터 실장 기판(110)에 대해 실질적으로 수직한 방향으로 연장할 수 있다. 이 경우에 있어서, 제1 범프(60)는 실장 기판(110)의 접속 패드(120) 상에 형성되고, 제2 범프(70)는 제1 범프(60) 상에 배치되며 반도체 칩(200)의 접속 패드(20) 상에 부착될 수 있다.
이하에서는, 본 발명의 제6 실시예에 따른 반도체 패키지의 제조 방법에 대하여 설명하기로 한다.
도 42를 다시 참조하면, 실장 기판(110)의 접속 패드(120) 상에 시드층(도시되지 않음)을 형성한다. 상기 시드층은 상기 반도체 칩의 기판(10) 상에 형성되지 않고, 절연막 패턴(122)에 의해 노출된 접속 패드(120) 상에 형성된다.
이어서, 도 5 내지 도 11에 도시된 공정들과 유사한 공정들을 수행하여 실장 기판(110)의 접속 패드(120) 상에 제1 범프(60) 및 제2 범프(70)를 형성한다. 제2 범프(70)를 리플로우 공정에 의해 상기 반도체 칩의 접속 패드(20)에 부착시켜 반도체 칩(200)을 실장 기판(110) 상에 실장시킨다.
실시예 7
도 43은 본 발명의 제7 실시예에 따른 반도체 패키지를 나타내는 단면도이다. 본 실시예에 따른 반도체 패키지는 재배선 플레이트가 추가된 것을 제외하고는 도 1의 반도체 패키지(100)와 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 43을 참조하면, 반도체 패키지(105)는 실장 기판(110)과 반도체 칩(200) 사이에 재배선 플레이트(160)를 더 포함한다.
본 발명의 제7 실시예에 있어서, 재배선 플레이트(160)는 고밀도의 미세한 배선을 갖는 인터포저(interposer)일 수 있다.
다수개의 제1 범프 구조물들은 반도체 칩(200)과 재배선 플레이트(160) 사이의 전기적 접속을 위해 사용될 수 있다. 상기 제1 범프 구조물은 상술한 실시예들에 따른 범프 구조물 중 어느 하나일 수 있다.
본 실시예에 있어서, 상기 제1 범프 구조물은 제1 범프(60) 및 제2 범프(70)를 포함할 수 있다. 제1 범프(60)는 다수개의 나노-와이어들을 포함할 수 있다. 제1 범프(60)는 재배선 플레이트(160)의 접속 패드(164) 상에 배치되고, 제2 범프(70)는 제1 범프(60) 상에 형성되고 반도체 칩(200)의 접속 패드(20)에 부착될 수 있다.
또한, 다수개의 제2 범프 구조물들(170)은 재배선 플레이트(160)와 실장 기판(110) 사이의 전기적 연결을 위해 사용될 수 있다. 상기 제2 범프 구조물은 상술한 실시예들에 따른 범프 구조물 중 어느 하나일 수 있다.
본 실시예에 있어서, 제2 범프 구조물(170)의 제1 범프는 실장 기판(110)의 접속 패드(120) 상에 배치되고, 제2 범프 구조물(170)의 제2 범프는 상기 제1 범프 상에 형성되고 재배선 플레이트(160)의 접속 패드(162)에 부착될 수 있다.
이와 다르게, 상기 제2 범프 구조물은 솔더 볼일 수 있다. 이 경우에 있어서, 상기 제2 범프 구조물은 상기 제1 범프 구조물보다 더 큰 크기를 가질 수 있다.
실시예 8
도 44는 본 발명의 제8 실시예에 따른 반도체 패키지를 나타내는 단면도이다. 본 실시예에 따른 반도체 패키지는 적층된 반도체 칩들을 제외하고는 도 1의 반도체 패키지(100)와 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 44를 참조하면, 반도체 패키지(106)는 실장 기판(110), 실장 기판(110) 상에 적층된 제1, 제2, 제3 및 제4 반도체 칩들(200, 300, 500, 600), 및 실장 기판(110)과 상기 반도체 칩들을 접속시키는 제1, 제2, 제3 및 제4 범프 구조물들을 포함한다.
본 발명의 제8 실시예에 있어서, 제1 반도체 칩(200)은 다수개의 상기 제1 범프 구조물들을 매개로 실장 기판(110) 상에 실장되고, 실장 기판(110)에 전기적으로 연결될 수 있다. 제2 반도체 칩(300)은 다수개의 상기 제2 범프 구조물들을 매개로 제1 반도체 칩(200) 상에 적층되고, 제1 반도체 칩(200)에 전기적으로 연결될 수 있다. 제3 반도체 칩(500)은 다수개의 상기 제3 범프 구조물들을 매개로 제2 반도체 칩(200) 상에 적층되고, 제2 반도체 칩(200)에 전기적으로 연결될 수 있다. 제4 반도체 칩(600)은 다수개의 상기 제4 범프 구조물들을 매개로 제3 반도체 칩(500) 상에 적층되고, 제3 반도체 칩(500)에 전기적으로 연결될 수 있다.
본 실시예에 있어서, 상기 제1 범프 구조물은 제1 범프(60a) 및 제2 범프(70a)를 포함할 수 있다. 제1 범프(60a)는 제1 반도체 칩(200)의 접속 패드 상에 배치되고, 제2 범프(70a)는 제1 범프(60a) 상에 형성되고 실장 기판(110)의 접속 패드에 부착될 수 있다.
상기 제2 범프 구조물은 제1 범프(60b) 및 제2 범프(70b)를 포함할 수 있다. 제1 범프(60b)는 제2 반도체 칩(300)의 접속 패드 상에 배치되고, 제2 범프(70b)는 제1 범프(60b) 상에 형성되고 제1 반도체 칩(200)의 접속 패드에 부착될 수 있다.
상기 제3 범프 구조물은 제1 범프(60c) 및 제2 범프(70c)를 포함할 수 있다. 제1 범프(60c)는 제3 반도체 칩(500)의 접속 패드 상에 배치되고, 제2 범프(70c)는 제1 범프(60c) 상에 형성되고 제2 반도체 칩(300)의 접속 패드에 부착될 수 있다.
상기 제4 범프 구조물은 제1 범프(60d) 및 제2 범프(70d)를 포함할 수 있다. 제1 범프(60d)는 제4 반도체 칩(600)의 접속 패드 상에 배치되고, 제2 범프(70d)는 제1 범프(60d) 상에 형성되고 제3 반도체 칩(500)의 접속 패드에 부착될 수 있다.
제4 반도체 칩(600) 상에 다른 반도체 칩들이 적층될 수 있으며, 적층 패키지(106)의 적층된 반도체 칩들의 개수는 이에 제한되지 않음을 이해할 수 있을 것이다.
도 45는 도 2의 범프 구조물의 또 다른 변형예를 나타내는 단면도이다. 도 45는 도 1의 A 부분을 나타내는 확대 단면도이다.
도 45를 참조하면, 제1 범프(60)는 적어도 2개의 물질로 이루어진 혼합층일 수 있다. 상기 혼합층은 구리(Cu), 니켈(Ni), 금(Au), 은(Ag), 인듐(In) 등을 포함할 수 있다.
예를 들면, 제1 범프(60)의 하부는 구리(Cu)를 포함하고, 제1 범프(70)의 상부는 니켈(Ni)을 포함할 수 있다. 제1 범프(60)의 나노-와이어(46)는 구리(Cu) 및 니켈(Ni)로 이루어질 수 있고, 제1 범프(60)의 몸체부63)는 니켈(Ni)로 이루어질 수 있다.
이하에서는, 본 발명에 따른 다른 실시예들을 나타낸다.
도 46은 본 발명의 다른 실시예를 도시한 것이다.
도시된 것과 같이, 본 실시예는 메모리 콘트롤러(720)와 연결된 메모리(710)를 포함한다. 메모리(710)는 상기 본 발명의 각 실시예들에 따른 메모리 장치를 포함한다. 메모리 콘트롤러(720)는 상기 메모리의 동작을 콘트롤하기 위한 입력 신호를 제공한다.
도 47은 또 다른 실시예를 도시한 것이다.
본 실시예는 호스트 시스템(700)에 연결된 메모리(710)를 포함한다. 메모리(710)는 본 발명의 각 실시예들에 따른 메모리 장치를 포함한다.
호스트 시스템(700)은 퍼스널 컴퓨터, 카메라, 모바일 기기, 게임기, 통신기기 등과 같은 전자제품을 포함한다. 호스트 시스템(700)은 메모리(710)를 조절하고 작동시키기 위한 입력 신호를 인가하고, 메모리(710)는 데이터 저장 매체로 사용된다.
도 48은 또 다른 실시예를 도시한 것이다. 본 실시예는 휴대용 장치(900)를 나타낸다. 휴대용 장치(900)는 MP3 플레이어, 비디오 플레이어, 비디오와 오디오 플레이어의 복합기 등일 수 있다. 도시된 것과 같이, 휴대용 장치(900)는 메모리(710) 및 메모리 콘트롤러(720)를 포함한다. 메모리(710)는 본 발명의 각 실시예들에 따른 메모리 장치를 포함한다. 휴대용 장치(900)는 또한 인코더/디코더(810), 표시 부재(820) 및 인터페이스(870)를 포함할 수 있다. 데이터(오디오, 비디오 등)는 인코더/디코더(610)에 의해 상기 메모리 콘트롤러(720)를 경유하여 상기 메모리(710)로부터 입출력된다.
상술한 바와 같이, 본 발명에 따른 범프 구조물은 다수개의 나노-와이어들을 갖는 제1 범프 및 상기 제1 범프 상에 형성된 제2 범프를 포함한다. 상기 범프 구조물은 마이크로미터 이하의 피치를 갖는 접속 패드들을 갖는 반도체 장치들의 전기적 접속을 위해 사용될 수 있다.
따라서, 상기 나노-와이어들은 상기 반도체 장치를 기계적으로 지지하고 전기 신호가 지나가는 표면 면적을 증가시켜 고주파수 신호 전송 시 저항을 감소시킴으로써, 전기적, 기계적 신뢰성을 향상시킬 수 있다.
더욱이, 하나의 접속 패드 상에 다수개의 나노-와이어들이 형성되므로 수율을 향상시키고, 다수개의 나노-와이어들은 반도체 칩의 본딩 공정에서 반도체 칩에 작용하는 전단 응력을 감소시켜 공정 신뢰성을 향상시킬 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10 : 기판 20 : 접속 패드
22 : 절연막 패턴 30 : 시드층
32 : 시드층 패턴 40 : 템플릿 형성막
41 : 예비 템플릿 42 : 템플릿
44 : 개구부 50 : 마스크 패턴
60 : 제1 범프 62 : 몸체부
64 : 나노-와이어 70 : 제2 범프
100, 101, 102, 103, 104 : 반도체 패키지
110 : 실장 기판 120 : 접속 패드
122 : 절연막 패턴 130 : 외부 접속 패드
132 : 절연막 패턴 140 : 솔더 볼
150 : 밀봉 부재 160 : 재배선 플레이트
200, 400 : 제1 반도체 칩 210, 212 : 제1 플러그
300 : 제2 반도체 칩 310 : 제2 플러그
500 : 제3 반도체 칩 600 : 제4 반도체 칩

Claims (29)

  1. 기판의 접속 패드 상에 배치되며, 나노-크기의 개구부들이 관통 형성된 템플릿;
    상기 접속 패드로부터 상기 템플릿의 상기 개구부들을 각각 채우면서 연장하는 다수개의 나노-와이어들 및 상기 개구부들로부터 돌출된 상기 나노-와이어들의 일단부들을 연결시키는 몸체부를 갖는 제1 범프; 및
    상기 제1 범프의 상기 몸체부 상에 배치되는 제2 범프를 포함하고,
    상기 나노-와이어들과 상기 몸체부는 동일한 물질로 일체로 형성된 구조물인 것을 특징으로 하는 범프 구조물.
  2. 삭제
  3. 제 2 항에 있어서, 상기 템플릿은 산화 알루미늄 산화물(AA0)을 포함하는 것을 특징으로 하는 범프 구조물.
  4. 제 2 항에 있어서, 상기 템플릿을 폴리머를 포함하는 것을 특징으로 하는 범프 구조물.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 반도체 칩;
    상기 반도체 칩이 실장되는 실장 기판;
    상기 반도체 칩의 접속 패드 상에 배치되며, 나노-크기의 개구부들이 관통 형성된 템플릿;
    상기 접속 패드로부터 상기 템플릿의 상기 개구부들을 각각 채우면서 연장하는 다수개의 나노-와이어들 및 상기 개구부들로부터 돌출된 상기 나노-와이어들의 일단부들을 연결시키는 몸체부를 갖는 제1 범프; 및
    상기 제1 범프의 상기 몸체부 상에 배치되며 상기 실장 기판의 접속 패드에 부착되는 제2 범프를 포함하고,
    상기 나노-와이어들과 상기 몸체부는 동일한 물질로 일체로 형성된 구조물인 것을 특징으로는 반도체 패키지.
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  11. 삭제
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  13. 삭제
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  15. 제 9 항에 있어서, 상기 반도체 칩의 상기 접속 패드는 상기 반도체 칩을 관통하는 플러그인 것을 특징으로 하는 반도체 패키지.
  16. 제 15 항에 있어서, 상기 반도체 칩 상에 적층된 적어도 하나의 반도체 장치를 더 포함하고, 상기 반도체 장치는 상기 플러그에 의해 상기 반도체 칩에 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  17. 제 9 항에 있어서, 상기 실장 기판과 상기 반도체 칩 사이에 재배선 플레이트를 더 포함하고, 상기 재배선 플레이트는 상기 제1 및 제2 범프들에 의해 상기 실장 기판 또는 상기 반도체 칩에 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
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