WO2009084300A1 - インターポーザー及びインターポーザーの製造方法 - Google Patents

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WO2009084300A1
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insulating layer
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pad
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Hajime Sakamoto
Shuichi Kawano
Daiki Komatsu
Hiroshi Segawa
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Ibiden Co., Ltd.
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  • the present invention relates to an interposer and a method for manufacturing the interposer.
  • a substrate called an interposer is used as an intermediate substrate on which a plurality of electronic components such as logic and memory are mounted.
  • electronic components mounted on an interposer have been increased in density, and a surface mounting method such as BGA is used to draw a large number of wires from the electronic components.
  • BGA surface mounting method
  • an interposer for mounting such an electronic component it is necessary that the wiring is drawn out from a portion connected to one electronic component to a wiring connected to another electronic component. Therefore, it is necessary that many wirings are routed in the interposer.
  • an interposer used for applications such as a substrate placed in a mobile phone
  • Patent Document 1 discloses an interposer in which a through layer is provided in a support layer made of a silicon layer and electronic components are mounted on both sides of a support substrate.
  • this interposer a plurality of wiring layers laminated on one side of the support layer are provided, and the wiring layer is formed of an insulating layer made of an organic material, connection electrodes, wiring having a predetermined pattern, and the like.
  • this interposer is an interposer in which wiring is formed on an organic insulating layer.
  • Patent Document 1 also discloses an interposer in which electronic components are mounted on both sides of a wiring layer in which wiring is formed on an organic insulating layer without having a support layer.
  • the length of the wiring is inevitably long, so that the inductance component increases in the wiring between one electronic component and another electronic component.
  • the thickness of the entire substrate is increased by the thickness of the stacked insulating layers. Therefore, the mounting height when the electronic component is mounted is increased. Furthermore, the flatness of the substrate may be lowered due to unevenness caused by the wiring on the insulating layer.
  • an interposer in which all of the wiring is formed on the inorganic insulating layer using a semiconductor process it is possible to form a fine wiring with a small L / S. Therefore, an interposer in which many wirings are routed can be obtained without increasing the number of insulating layers.
  • the L / S of the wiring between one electronic component and another electronic component is small and the wiring thickness is small, the resistance of such wiring tends to be extremely large. When the wiring distance is large, the increase in wiring resistance becomes significant. For this reason, an interposer in which all wirings are formed by a semiconductor process is not suitable for large-capacity signal transmission between electronic components.
  • the thickness of the interposer is increased by the thickness of the support layer. Furthermore, since wiring cannot be routed through the through hole, it is necessary to provide a separate wiring layer for routing the wiring. Therefore, an interposer having a support layer and a through hole is not suitable for reducing the mounting height.
  • the present invention can reduce the mounting height, can route a large number of wirings with as few layers as possible, and can transmit large-capacity signals between electronic components. It is an object of the present invention to provide a suitable interposer and to provide a method for manufacturing such an interposer.
  • the present inventors have paid attention to the fact that wiring on an interposer used for mounting a plurality of electronic components can be roughly divided into two types.
  • One is a wiring for routing under the electronic component, and the wiring is provided in a region where a fine wiring is necessary because the area is small with respect to the number of wirings.
  • the other is wiring between electronic components, which is provided in an area where the wiring distance is relatively long and the area is relatively large with respect to the number of wirings, so that fine wiring is not so necessary. is there.
  • the inventors have formed wiring for performing routing under the electronic component by fine wiring, and formed wiring having a long distance between the electronic components by wiring having low wiring resistance. It has been found that many wirings can be routed finely and an interposer suitable for large-capacity signal transmission and high-speed signal transmission can be provided.
  • the present invention has been completed by finding that by combining a fine wiring and a wiring having a low wiring resistance, the wiring can be routed with a small number of layers and the mounting height can be lowered.
  • the interposer according to claim 1 a first insulating layer made of an inorganic material, A first land formed in the first insulating layer; A second land formed in the first insulating layer; A first wiring formed in the first insulating layer and electrically connecting the first land and the second land; A first opening for a first via conductor formed on the first surface of the first insulating layer, the first land, the second land, and the first wiring and connected to the second land.
  • a second insulating layer having A first pad for mounting a first electronic component mounted on the second surface side of the first insulating layer; A second pad formed on the second insulating layer for mounting a second electronic component; A second wiring formed on the second insulating layer; A first via conductor formed in the first opening and electrically connecting the second land and the second wiring; The first pad and the second pad are electrically connected via the first wiring and the second wiring,
  • the second wiring has a longer wiring length and a larger thickness than the first wiring.
  • the first insulating layer made of an inorganic material is provided, and the first land and the second land are formed in the first insulating layer. Yes.
  • the first land and the second land are electrically connected via a first wiring formed in the first insulating layer.
  • a second wiring is formed on the second insulating layer on the first surface side of the first insulating layer.
  • the second wiring has a longer wiring length and a larger thickness than the first wiring.
  • the second wiring has a smaller wiring resistance per unit length than the first wiring. That is, the wiring between the first electronic component and the second electronic component includes a first wiring that performs fine routing and a second wiring that has a smaller wiring resistance per unit length than the first wiring.
  • the wiring between the first electronic component and the second electronic component for example, only the fine routing that is necessarily required between the connection terminals of the first electronic component is performed by the first wiring, and the first electronic component and the second electronic component are connected. By configuring most of the wiring between the components with the second wiring, the wiring resistance can be effectively reduced.
  • the measuring method of wiring resistance is not specifically limited.
  • the wiring resistance is measured by connecting a resistance measuring instrument to a specific wiring via a probe.
  • An example of the measuring instrument is a resistance measuring instrument (model number: 4194A) manufactured by Agilent Technologies.
  • the interposer of the first aspect of the present invention has a first pad for mounting the first electronic component on the second surface side of the first insulating layer, and the second electronic component is placed on the second insulating layer.
  • the interposer of the first aspect of the present invention does not have a support substrate, and wiring is performed with a small number of layers, so that the interposer is thin. For this reason, the mounting height when the electronic component is mounted can be reduced.
  • the interposer according to claim 2 is the interposer according to claim 1, A third land formed on the first insulating layer; A fourth land formed on the first insulating layer; A third wiring formed in the first insulating layer and electrically connecting the third land and the fourth land; A second opening for a second via conductor provided on the second surface of the first insulating layer, the first to fourth lands, the first wiring, and the third wiring and connected to the first land.
  • a third insulating layer having a third opening for a third via conductor connected to the third land, and a fourth opening for a fourth via conductor connected to the fourth land;
  • a third pad formed on the third insulating layer for mounting the first electronic component;
  • a fourth pad formed on the third insulating layer for mounting a third electronic component;
  • a fourth wiring formed on the third insulating layer;
  • a third via conductor formed in the third opening and connecting the third pad and the third land;
  • the first pad is formed on the third insulating layer, and is electrically connected to the first land through a second via conductor formed in the second opening,
  • the third pad and the fourth pad are electrically connected via the third wiring and the fourth wiring, and the fourth wiring has a wiring length longer than the third wiring, Thickness is large.
  • the first electronic component and the third electronic component are mounted on the second surface side of the first insulating layer, and the second electronic component is mounted on the first surface side of the first insulating layer. Can do.
  • a third land and a fourth land are further formed in the first insulating layer.
  • the third land and the fourth land are electrically connected via a third wiring formed in the first insulating layer.
  • a fourth wiring is formed on the third insulating layer on the second surface side of the first insulating layer.
  • the fourth wiring has a longer wiring length and a larger thickness than the third wiring. That is, the wiring between the first electronic component and the third electronic component includes a third wiring that performs fine routing and a fourth wiring that has a smaller wiring resistance per unit length than the third wiring.
  • the second wiring has a smaller wiring resistance per unit length than the first wiring.
  • the ratio of the length of the second wiring to the total length of the wiring connecting the first electronic component and the second electronic component is 60 to 90%.
  • the ratio of the length of the second wiring is determined in this way, the ratio of the length of the second wiring having a small wiring resistance is increased, so that it is easy to reduce the wiring resistance between the two electronic components.
  • the ratio of the thickness of the second wiring to the thickness of the first wiring is greater than 1 and 15 or less. In this range, since the second wiring is thick, the warping of the interposer is suppressed, and it is easy to ensure adhesion between the second wiring and the organic insulating layer even when the organic insulating layer expands and contracts due to, for example, a thermal history. It becomes. That is, when the ratio of the thickness of the second wiring to the thickness of the first wiring is less than 1, sufficient rigidity of the interposer is not secured, which is caused by a difference in thermal expansion coefficient between the semiconductor element and the interposer. May cause warping of the interposer.
  • the ratio of the thickness of the second wiring to the thickness of the first wiring exceeds 15
  • the aspect ratio of the second wiring becomes large.
  • the second wiring easily follows the expansion and contraction of the organic insulating layer, which may reduce the adhesion of the second wiring to the organic insulating layer.
  • the second insulating layer is made of an organic material.
  • the second insulating layer as an organic material, it is possible to increase the impact resistance of the interposer and suppress cracks and the like.
  • the second land is provided outside the formation region of the first pad.
  • the “first pad formation region” means a predetermined region having the smallest plane area, including all the first pads. This area is also referred to as a “projection area of the first electronic component”.
  • the formation region of the first pad is a region immediately below the first electronic component, and since the area for wiring is limited, fine wiring must be routed. This is the area.
  • the outside of the first pad formation region is a region between the electronic components and does not require so fine wiring.
  • the first land which is a fine wiring from the first land electrically connected to the electrode of the first electronic component (and the first pad connected to the electrode).
  • the first land is routed between the first lands using one wiring, the first wiring is drawn outside the first pad formation region (projection region of the first electronic component), and the second land in a region having a relatively large space. Can be connected to. That is, the wiring can be drawn from a region where fine wiring is necessary to a region where fine wiring is not so necessary.
  • the first wiring is formed by a damascene method
  • the second wiring is formed by a semi-additive method.
  • the first wiring formed by the damascene method is a fine wiring.
  • the second wiring formed by the semi-additive method has a larger cross-sectional area than the first wiring formed by the damascene method, and becomes a wiring having a small resistance per unit length.
  • L / S of the first wiring is smaller than L / S of the second wiring. If the L / S of the first wiring is made smaller than the L / S of the second wiring, it becomes possible to easily carry out the fine wiring in the first insulating layer.
  • a surface including the first insulating layer, the first land, the second land, and the first wiring is flat. If this surface is flat, the second insulating layer, the first via conductor, the second wiring, etc. can be accurately formed on the surface, and an interposer having high flatness can be obtained. it can.
  • the diameter of the first land is larger than the diameter of the first via conductor. If the relationship between the diameters of the lands and the via conductors is determined in this way, the contact area between the lands and the via conductors is ensured, the conduction is improved, and the connection reliability of both can be improved. Further, when the opening is formed, an excess portion with respect to the opening is secured in the land, so that strict alignment management is not required and the process can be simplified.
  • the diameter of the first land is equal to the diameter of the first via conductor. When the relationship between the land and via conductor diameters is defined in this way, the land does not have an excess portion with respect to the opening, so that the distance between the lands can be secured wider than before, and the wiring density can be further increased. It becomes.
  • a first protective film having an opening is further provided on the first pad.
  • a second protective film having an opening is further provided on the second pad. According to this, the inner wiring layer is protected, and it is possible to suppress damage thereof.
  • a plurality of the first insulating layers are provided.
  • the thermal expansion coefficient of the interposer can be lowered.
  • an inorganic film is provided between the first insulating layer and the second insulating layer.
  • the adhesion between the first insulating layer and the second insulating layer can be improved.
  • the interposer a first insulating layer made of an inorganic material, A first land formed in the first insulating layer; A second land formed in the first insulating layer; A first wiring formed in the first insulating layer and electrically connecting the first land and the second land; A first opening for a first via conductor formed on the first surface of the first insulating layer, the first land, the second land, and the first wiring, and connected to the first land; A second insulating layer having a second opening for a second via conductor connected to the second land; A first pad formed on the second insulating layer for mounting the first electronic component; A second pad for mounting a second electronic component formed on the second insulating layer and juxtaposed with the first electronic component; A second wiring formed on the second insulating layer; A first via conductor formed in the first opening and electrically connecting the first land and the first pad; A second via conductor formed in the second opening and electrically connecting the second land and the second wiring; The first pad and the second pad are electrically connected via the first wiring and
  • the first insulating layer made of an inorganic material is provided, and the first land and the second land are formed in the first insulating layer. Yes.
  • the first land and the second land are electrically connected via a first wiring formed in the first insulating layer.
  • a second wiring is formed on the second insulating layer on the first surface side of the first insulating layer.
  • the second wiring has a longer wiring length and a larger cross-sectional area than the first wiring.
  • the second wiring has a smaller wiring resistance per unit length than the first wiring. That is, the wiring between the first electronic component and the second electronic component includes a first wiring that performs fine routing and a second wiring that has a smaller wiring resistance per unit length than the first wiring.
  • the wiring between the first electronic component and the second electronic component for example, only the fine routing that is necessarily required between the connection terminals of the first electronic component is performed by the first wiring, and the first electronic component and the second electronic component are connected. By configuring most of the wiring between the components with the second wiring, the wiring resistance can be effectively reduced.
  • the first wiring of the first insulating layer can be finely routed, it is not necessary to gradually fan out the wiring by increasing the number of layers, and it is possible to cope with finer electronic components with a small number of layers. Is possible.
  • the interposer of the second aspect of the present invention has a first pad for mounting the first electronic component and a second pad for mounting the second electronic component on the second insulating layer. Therefore, a plurality of electronic components can be mounted in a state of being electrically connected to the first surface side of the first insulating layer.
  • the interposer of the second aspect of the present invention does not have a support substrate, and wiring is performed with a small number of layers, so that the interposer is thin. For this reason, the mounting height when the electronic component is mounted can be reduced.
  • the interposer according to claim 18 is the interposer according to claim 17, A third land formed on the first insulating layer; A fourth land formed on the first insulating layer; A third wiring formed in the first insulating layer and electrically connecting the third land and the fourth land; A third opening for a third via conductor formed in the second insulating layer and connected to the third land; A fourth opening for a fourth via conductor provided on the second surface of the first insulating layer, the first to fourth lands, the first wiring, and the third wiring and connected to the fourth land.
  • a third insulating layer having A third pad formed on the second insulating layer for mounting the first electronic component; A fourth pad formed on the third insulating layer for mounting a third electronic component; A fourth wiring formed on the third insulating layer; A third via conductor formed in the third opening and connecting the third pad and the third land; A fourth via conductor that is formed in the fourth opening and connects the fourth wiring and the fourth land; The third pad and the fourth pad are electrically connected via the third wiring and the fourth wiring, and the fourth wiring has a wiring length longer than the third wiring, Large cross-sectional area.
  • a third land and a fourth land are further formed in the first insulating layer.
  • the third land and the fourth land are electrically connected via a third wiring formed in the first insulating layer.
  • a fourth wiring is formed on the third insulating layer on the second surface side of the first insulating layer.
  • the fourth wiring has a longer wiring length and a larger cross-sectional area than the third wiring. That is, the wiring between the first electronic component and the third electronic component includes a third wiring that performs fine routing and a fourth wiring that has a smaller wiring resistance per unit length than the third wiring.
  • the second wiring has a smaller wiring resistance per unit length than the first wiring.
  • the ratio of the length of the second wiring to the total length of the wiring connecting the first electronic component and the second electronic component is 60 to 90%.
  • the ratio of the thickness of the second wiring to the thickness of the first wiring is greater than 1 and 15 or less.
  • the second insulating layer is made of an organic material.
  • the second land is provided outside a formation area of the first pad.
  • the first wiring is formed by a damascene method, and the second wiring is formed by a semi-additive method.
  • L / S of the first wiring is smaller than L / S of the second wiring.
  • the surface including the first insulating layer, the first land, the second land, and the first wiring is flat.
  • the diameter of the first land is larger than the diameter of the first via conductor.
  • the diameter of the first land is equal to the diameter of the first via conductor.
  • a first protective film having openings on the first pad and the second pad is further provided.
  • a second protective film having an opening is provided on the fourth pad.
  • a plurality of the first insulating layers are provided.
  • an inorganic film is provided between the first insulating layer and the second insulating layer.
  • the method for producing an interposer according to claim 33 comprising: forming a first insulating layer made of an inorganic material on a support substrate; Forming a first wiring in the first insulating layer; Forming a second insulating layer on the first surface side of the first insulating layer; Forming a second wiring having a longer wiring length and a larger thickness than the first wiring on the second insulating layer; And a step of removing the support substrate.
  • manufacturing an interposer having a first wiring for performing fine routing and a second wiring having a wiring resistance per unit length smaller than that of the first wiring. Can do.
  • Such an interposer is used in the wiring between the first electronic component mounted on the second surface side of the first insulating layer and the second electronic component mounted on the first surface side of the first insulating layer. Only the fine routing that is always necessary between the connection terminals of the first electronic component is performed by the first wiring, and most of the wiring between the first electronic component and the second electronic component is configured by the second wiring. The wiring resistance can be effectively reduced. As a result, an interposer suitable for large-capacity signal transmission can be obtained.
  • the wiring layer formed on the interposer can be reduced, and a thin interposer can be manufactured to remove the support substrate. it can.
  • Such an interposer can be an interposer having a low mounting height when electronic components are mounted.
  • the second wiring is formed by a semi-additive method.
  • the second wiring having a longer wiring length and a larger thickness (a smaller wiring resistance per unit length) than the first wiring can be formed easily and at low cost.
  • the first wiring is formed by a damascene method.
  • the damascene method By using the damascene method, the first wiring for performing fine routing can be formed with high accuracy. Furthermore, it becomes possible to form wiring with high flatness.
  • an inorganic film is formed on the first surface side of the first insulating layer.
  • adhesion between the first insulating layer and the second insulating layer can be improved when the second insulating layer is formed on the inorganic film.
  • the method of manufacturing an interposer according to claim 37 comprising: forming a third wiring in the first insulating layer; Forming a third insulating layer on the second surface side of the first insulating layer; The method further includes forming a fourth wiring having a wiring length longer than that of the third wiring and having a larger thickness on the third insulating layer.
  • manufacturing an interposer having a third wiring for performing fine routing and a fourth wiring having a wiring resistance per unit length smaller than that of the third wiring. can do.
  • the first electronic component and the third electronic component can be mounted on the second surface side of the first insulating layer, and the second electronic component can be mounted on the first surface side of the first insulating layer.
  • FIG. 1 is a cross-sectional view schematically showing an example of an embodiment in which the interposer of the present invention is used.
  • the first electronic component 50 and the second electronic component 70 (each electronic component includes a semiconductor element such as logic and / or memory) are mounted on the interposer 1 of the present embodiment. Further, it is connected to a printed wiring board 200 (for example, a mother board).
  • the interposer of this invention has the wiring which connects several electronic components.
  • the electronic component 50 and the electronic component 70 and the interposer 1 are connected via the bump 42 and the bump 62, and the interposer 1 and the printed wiring board 200 are connected via the bump 110.
  • the first to seventh embodiments are embodiments of the interposer and the method for manufacturing the interposer according to the first aspect of the present invention.
  • FIG. 2 is a perspective sectional view schematically showing a part of an example of the interposer of the first embodiment.
  • FIG. 2 in order to show the inside of an organic insulating layer and a protective film, the state which permeate
  • a state in which the sealing resin of the first electronic component is transmitted is schematically shown. The same applies to other perspective sectional views in the present specification.
  • FIG. 3 is a cross-sectional view taken along the line AA of the interposer shown in FIG. 2, and shows a cross section cut so as to include the first wiring and the second wiring.
  • the interposer 1 of the present embodiment includes a first insulating layer 20 made of an inorganic material, a first wiring 21 formed inside the first insulating layer, a first surface of a layer made up of the first insulating layer and the like ( A second insulating layer 30 made of an organic material formed on the upper side of FIG. 2 and a first protective film 40 provided on the second surface side (lower side of FIG. 2) of the layer made of the first insulating layer and the like. And a second wiring 31 formed on the second insulating layer, and a second protective film 60 provided on the second insulating layer. 2 and 3, the first electronic component 50 is mounted on the first protective film (the lower side of FIG. 2), and the second electronic component 70 is mounted on the second protective film (the upper side of FIG. 2). It shows how it was installed.
  • FIGS. 2 and 3 details of each of these parts will be sequentially described with reference to FIGS. 2 and 3.
  • the first insulating layer 20 in the present embodiment is a layer made of an inorganic material such as SiO 2 (silicon dioxide) or Si 3 N 4 (silicon nitride).
  • SiO 2 silicon dioxide
  • Si 3 N 4 silicon nitride
  • the first land 22 is formed in one of the plurality of recesses formed in the first insulating layer 20.
  • the second surface side of the first land 22 is connected to the bump 42 for mounting the first electronic component 50. That is, the first land 22 also functions as a first pad for mounting the first electronic component 50.
  • the second land 23 is formed in one of the plurality of recesses formed in the first insulating layer 20.
  • the second land 23 is located under a first opening of a second insulating layer 30 described later, and the first surface side of the second land 23 is connected to a first via conductor 32 described later.
  • the second land 23 is located outside the formation area of the first pad.
  • the first wiring 21 is formed inside the first insulating layer 20, and electrically connects the first pad (first land 22) and the second land 23. Since the second land 23 is located outside the first pad formation region, the wiring connected to the first electronic component 50 by the first wiring 21 is connected to the first pad formation region (first pad). It can be pulled out to the outside of the projection area of the electronic component 50.
  • the first pad (first land 22), the second land 23, and the first wiring 21 are formed by the damascene method, and the first pad (first land 22), the second land 23, and the first wiring 21 are formed.
  • the wiring 21 consists of a copper plating and a seed layer under the copper plating. An example of the configuration of the seed layer will be described in the section of the method for manufacturing the interposer of this embodiment.
  • the L / S of the first wiring 21 is smaller than the L / S of the second wiring 31 described later.
  • the L / S of the first wiring 21 is not particularly limited as long as the wiring can be routed within the first pad formation region. Although it is desirable that L / S is about 1 ⁇ m / 1 ⁇ m, it may be finer than that.
  • the thickness of the first wiring 21 is smaller than the thickness of the second wiring described later.
  • the thickness of the 1st wiring 21 in this embodiment is not specifically limited, It is preferable that it is 2 micrometers or less. When the thickness of the first wiring 21 is 2 ⁇ m or less, the wiring can be refined, the process becomes easy, and the cost can be reduced.
  • first pad (first land 22), the second land 23, and the first wiring 21 are formed by the damascene method, the first insulating layer 20, the first pad (first land 22), and the second land are formed.
  • the surface composed of the first wiring 21 and the first wiring 21 is flat.
  • the diameter of the second land 23 is larger than the diameter of the first via conductor 32 described later.
  • the diameters of the surfaces where the land and the via conductor are in contact may be compared.
  • the second insulating layer 30 is made of an organic material, and is formed on the first surface side of the layer including the first insulating layer 20, the first pad (first land 22), the second land 23, and the first wiring 21. .
  • a first via conductor 32 is formed in the second insulating layer 30.
  • a second wiring 31 and a second pad 33 are formed on the second insulating layer 30.
  • the second insulating layer 30 has a first opening (see FIG. 7B).
  • a first via conductor 32 is formed in the first opening, and the bottom surface of the first via conductor 32 is connected to the second land 23.
  • the second wiring 31 is formed on the second insulating layer 30, and the second wiring 31 is electrically connected to the first via conductor 32. That is, the second wiring 31 and the second land 23 are electrically connected through the first via conductor 32.
  • the second pad 33 for mounting the second electronic component 70 is formed on the second insulating layer 30. The second pad 33 is integrated with the second wiring 31, and the second pad 33 and the second wiring 31 are electrically connected.
  • the second insulating layer 30 is made of a thermosetting resin, a photosensitive resin, a resin in which a photosensitive group is added to a part of the thermosetting resin, a thermoplastic resin, or a resin composite containing these resins. Is a layer. Specifically, it is desirable to be made of a photosensitive polyimide resin.
  • the first via conductor 32, the second wiring 31, and the second pad 33 are made of copper plating and a seed layer 129 (see FIG. 3) under the copper plating.
  • An example of the configuration of the seed layer will be described in the section of the method for manufacturing the interposer of the present embodiment.
  • the first via conductor 32, the second wiring 31 and the second pad 33 are formed by a semi-additive method, and the L / S of the second wiring 31 is compared with the L / S of the first wiring 21. It is getting bigger.
  • the L / S of the second wiring may be appropriately determined according to the number of second wirings, the area of the region where the second wiring is formed, and the like.
  • the second wiring 31 is thicker than the first wiring 21.
  • the thickness of the 2nd wiring 31 in this embodiment is not specifically limited, It is preferable that it is larger than 2 micrometers and 30 micrometers or less. When the thickness of the 2nd wiring 31 is this range, the curvature of an interposer is suppressed suitably. Further, the wiring resistance of the second wiring 31 can be reduced. In addition, the thickness of the interposer does not increase.
  • the thickness of 2nd wiring means the average value of each value obtained by measuring using the scanning electron microscope based on the cross section of arbitrary 10 places in the length direction. The same applies to the thickness of the first wiring.
  • the ratio of the thickness of the second wiring to the thickness of the first wiring is greater than 1 and 15 or less.
  • the ratio of the thickness of the second wiring to the thickness of the first wiring is less than 1, sufficient rigidity of the interposer is not secured, which is caused by a difference in thermal expansion coefficient between the semiconductor element and the interposer.
  • the interposer can be warped.
  • the ratio of the thickness of the second wiring to the thickness of the first wiring exceeds 15, assuming that the wiring width is the same, the aspect ratio of the second wiring becomes large.
  • the second wiring easily follows the expansion and contraction of the organic insulating layer, which may reduce the adhesion of the second wiring to the organic insulating layer.
  • the first protective film 40 is an insulating film provided on the second surface side of the layer formed of the first insulating layer 20, the first pad (first land 22), the second land 23, and the first wiring 21.
  • the material of the 1st protective film 40 in this embodiment is not specifically limited, From a viewpoint of protecting an internal wiring layer suitably, resin is preferable. As this resin, the same thing as the said 2nd insulating layer is mentioned. An example of a specific configuration will be described in the section of the method for manufacturing the interposer of the present embodiment.
  • the first protective film 40 has an opening 41 that partially exposes the first pad (first land 22).
  • the second protective film 60 is formed on the second insulating layer and the second wiring.
  • the second protective film 60 has an opening 61 that partially exposes the second pad 33. That is, as shown in FIG. 3, the outer edge portion of the second pad 33 is covered with the second protective film 60.
  • the material of the 2nd protective film 60 is not specifically limited, From a viewpoint of adhesiveness with a 2nd insulating layer, it is preferable that it is an organic material.
  • a bump 62 made of solder is formed in the opening 61 via a barrier metal layer 132 (see FIG. 3), and the second electronic component 70 is connected to the interposer via the bump 62.
  • the wiring is sequentially connected in the order of 31, the second pad 33, and the second electronic component 70. That is, wiring between the other first lands is performed using the first wiring 21 from the first pad (first land 22) on which the first electronic component 50 is mounted, and the first pad (first land) is arranged. 22)
  • the wiring is drawn to the second land 23 outside the formation region. Then, the wiring is pulled up from the second land 23 to the second wiring 31 on the second insulating layer via the first via conductor 32, and the first electronic component 50 and the second electronic component are connected via the second wiring 31. Most of the connections are made to 70.
  • the length of the second wiring 31 is longer than the length of the first wiring 21.
  • the ratio of the length of the second wiring to the total wiring length connecting the first electronic component and the second electronic component is desirably 60 to 90%.
  • each of the wiring between the first electronic component and the second electronic component has one first wiring and one second wiring, but the plurality of first wirings or second wirings are used.
  • FIG. 4 is a top view schematically showing a part of an example of the interposer of the first embodiment.
  • each layer is schematically shown through so that the state of wiring inside the first insulating layer and the second insulating layer can be seen.
  • FIG. 4 shows the first pad formation region and the vicinity thereof, and the second electronic component is present outside (above) the region shown in FIG.
  • first pads In the first pad formation region R, a plurality of first pads (first lands 22) are formed, that is, each of the circular regions shown in FIG. 4 is a portion to which the electrode of the first electronic component is connected. .
  • a first wiring 21 is connected to each first pad (first land 22), and the first wiring 21 is drawn to the outside of the first pad formation region and connected to the second land 23.
  • a first via conductor 32 is formed on each second land 23, and a second wiring 31 is connected to each first via conductor 32.
  • the second wiring 31 is integrated with a second pad (not shown) existing outside (above) the drawing.
  • the pitch ⁇ of the first via conductors 32 is relatively larger than the pitch ⁇ of the first pads (first lands 22).
  • the L / S of the first wiring 21 is 1 ⁇ m / 1 ⁇ m
  • the L / S of the second wiring 31 is 3 ⁇ m / 3 ⁇ m
  • the width of the second wiring 31 is larger than that of the first wiring 21. It has become.
  • the interposer of this embodiment can be equipped with a plurality of types of electronic components on both sides.
  • the number and type of electronic components are not particularly limited, but the interposer shown in the present embodiment has one logic on the second surface side and one memory on the first surface side.
  • the wiring between the logic on the second surface side and the memory on the first surface side is constituted by the first wiring and the second wiring described so far.
  • FIG. 5 is an enlarged top view of a region between the logic and the memory.
  • FIG. 5 schematically shows a part of wiring extracted from the logic and the memory.
  • the first wiring 21 is connected to the first pad (first land 22) on the logic 150 side, and the first wiring 21 reaches the second land 23 outside the pad formation region of the logic 150. Has been pulled out.
  • a second wiring 31 is connected to the second land 23 via a first via conductor 32, and the second wiring 31 extends to the memory 170 side and is connected to the second pad 33 on the memory 170 side. The wiring on the logic 150 side and the wiring on the memory 170 side are connected via the second wiring.
  • the L / S of the first wiring 21 is smaller than the L / S of the second wiring 31, and the length of the second wiring 31 is longer than that of the first wiring 21. ing. That is, most of the wiring between the logic 150 and the memory 170 is formed by the second wiring 31.
  • wiring near the area where the first electronic component is mounted is shown on the left side of the drawing, and wiring near the area where the second electronic component is mounted on the right side. Wiring can be formed by the same method for regions not shown in each drawing.
  • FIG. 6A a first insulating layer 120 (Si 3 N 4 layer 122 and first SiO 2 layer 123) is formed on the support substrate 100.
  • a silicon wafer is used as the support substrate 100, and a Si 3 N 4 layer 122 and a SiO 2 layer 123 are formed on the upper surface of the silicon wafer 100 by a CVD (chemical vapor deposition) method.
  • CVD chemical vapor deposition
  • a resist 124 is applied, exposed, and developed, thereby removing the resist 124 at a predetermined position for forming an opening penetrating the SiO 2 layer 123 and the Si 3 N 4 layer 122 therebelow.
  • dry etching reactive ion etching
  • a seed layer 126 is formed by sputtering, for example, on the surface of the SiO 2 layer 123, the side surface of the opening, and the surface of the silicon 100 exposed from the opening.
  • the seed layer 126 is composed of a sputtering film of TaN, Ta, and Cu in order from the bottom, but is not limited thereto.
  • electrolytic copper plating is performed using the seed layer 126 as a power feeding layer to form an electrolytic copper plating layer 127.
  • the electrolytic copper plating may be performed by a conventionally known method.
  • CMP chemical mechanical polishing
  • CMP may be performed using a method and apparatus known in the conventional damascene method.
  • the electrolytic copper plating layer remaining after the CMP is performed becomes the first pad 22 (first land), the second land 23, and the first wiring 21.
  • the surface exposed to the surface at this time is the first surface of the layer formed of the first insulating layer, the first pad (first land), the second land, and the first wiring.
  • the first insulating layer, the first pad (first land), the second land, and the first wiring can be formed.
  • the second land 23 and the first wiring 21 are shown integrated.
  • an inorganic layer 125 such as a Si 3 N 4 layer is formed on the surface by, for example, CVD.
  • the inorganic layer 125 is provided for the purpose of improving the adhesion between the second insulating layer and the first insulating layer.
  • FIG. 8A the second insulation made of the organic insulating layer is formed on the first surface of the layer made of the first insulating layer, the first pad (first land), the second land, and the first wiring.
  • the layer 30 is formed, and an opening (first opening 128) is formed as shown in FIG.
  • a method of forming the second insulating layer 30 for example, a method of applying an uncured photosensitive polyimide resin using a roll coater or the like can be used.
  • an exposure development process can be used.
  • the opening is formed on the second land 23, and this opening becomes the first opening 128.
  • the inorganic layer exposed from the first opening is removed by, for example, reactive ion etching.
  • the seed layer 129 is formed on the surface of the second insulating layer 30 (including the wall surface of the first opening 128) and the upper surface of the second land 23 exposed from the first opening 128.
  • the seed layer 129 is formed by sputtering, for example, and is made of Ti and Cu.
  • a plating resist 130 is provided, and the plating resist 130 is exposed and developed through a mask to form a plating resist 130 at a position where the second wiring and the second pad are formed.
  • a photosensitive dry film can be used as the plating resist.
  • electrolytic copper plating is performed using the seed layer 129 as a power feeding layer, and copper plating is performed on the portion where the plating resist 130 has been removed.
  • the first via conductor 32 is formed in the second insulating layer 30, and the second wiring 31 and the second pad 33 are formed on the second insulating layer 30.
  • the first via conductor 32, the second wiring 31, and the second pad 33 are shown integrated.
  • the remaining plating resist is removed, and the seed layer under the removed plating resist is removed by etching.
  • dry etching reactive ion etching
  • the second insulating layer, the first via conductor, the second wiring, and the second pad can be formed.
  • FIG. 10A and FIG. 10B are cross-sectional views schematically showing a part of the manufacturing process of the interposer of the first embodiment.
  • another organic insulating layer 60 is formed on the second insulating layer 30.
  • an opening 131 is formed in a portion on the newly formed organic insulating layer and on the second pad 33.
  • This newly formed organic insulating layer becomes the second protective film 60.
  • the same material as the organic insulating layer used as the second insulating layer 30 can be used.
  • the method for forming the opening 131 can be the same method as the method for forming the first opening 128.
  • a barrier metal layer 132 is formed in the opening 131 provided in the second protective film 60.
  • the barrier metal layer 132 is formed by sequentially sputtering tantalum nitride and tantalum, for example.
  • the constituent material and formation method of a barrier metal layer are not specifically limited.
  • the second protective film 60 can be formed.
  • the second protective film and the barrier metal layer may be formed as necessary.
  • Ni / Au plating is given to the surface of the barrier metal layer 132 exposed from opening of a protective film. This is to ensure the adhesion between the solder and the pad when soldering described later is performed.
  • FIG. 11A and FIG. 11B are cross-sectional views schematically showing an example of a process for mounting an electronic component on an interposer.
  • bumps 62 made of solder are formed on the pads 33.
  • the second electronic component 70 is flip-chip mounted on the interposer via the bumps 62. Then, an underfill resin 73 is filled between the electronic component 70 and the interposer and is cured. Next, the periphery of the mounted electronic component 50 is sealed with a sealing resin 71. By sealing the periphery of the mounted second electronic component 70 with the sealing resin 71, the mounting of the second electronic component 70 can be completed. These steps are collectively shown in FIG. As the underfill resin and the sealing resin, a resin usually used for sealing an electronic component may be used.
  • 12 (a), 12 (b) and 12 (c) are cross-sectional views schematically showing a part of the manufacturing process of the interposer of the first embodiment.
  • the support substrate 100 is peeled off.
  • a method for peeling the support substrate 100 is not particularly limited, but can be performed by grinding and etching.
  • the 2nd surface side (surface in which the surface of a support substrate is exposed) which consists of a silicon wafer is ground using a grinding device, and the thickness of a support substrate is made thin.
  • the amount of grinding is not particularly limited, but it is desirable to grind until the thickness of the support substrate reaches about 100 ⁇ m.
  • the grinding device a grinding device for grinding a silicon wafer can be suitably used.
  • the supporting substrate (silicon wafer) thinned by grinding is etched away using an etching solution such as potassium hydroxide, and then removed.
  • the etching solution used for etching is not particularly limited as long as it is used for etching a silicon wafer.
  • an aqueous potassium hydroxide solution can be used.
  • the apparatus used for etching is not particularly limited, but an apparatus used for wet etching of a silicon wafer can be suitably used.
  • a release layer may be formed on the surface of the support substrate 100.
  • the material of the release layer may be a metal such as Cu or Ni, or may be a resin.
  • the interposer and the support substrate can be easily separated via the release layer.
  • the method is not particularly limited, etching is used when the release layer is a metal.
  • the release layer is a resin, for example, alkali dissolution or the like can be used. In such a case, the support substrate 100 (silicon wafer) can be used again.
  • the first protective film 40 is formed on the second surface side in the same manner as the second protective film 60, and a portion below the first pad (first land 22).
  • An opening 133 is formed in the first pad to expose the first pad (first land 22) from the second surface side.
  • a method of forming the opening 133 a method similar to the method used when forming the opening in the second protective film can be used.
  • a barrier metal layer 134 is formed in the opening 133 provided under the first pad (first land 22).
  • the configuration and formation method of the barrier metal layer 134 can be the same as the configuration and formation method of the barrier metal layer 132 provided on the second pad 33.
  • FIGS. 13A and 13B are cross-sectional views schematically showing an example of a process for mounting an electronic component on an interposer.
  • bumps 42 made of solder are formed on the pads.
  • the first electronic component 50 is flip-chip mounted on the interposer via the bumps 42. Then, the underfill resin 53 is filled between the electronic component 50 and the interposer and is cured. Next, the periphery of the mounted electronic component 50 is sealed with a sealing resin 51. Thus, by sealing the periphery of the mounted first electronic component 50 with the sealing resin 51, the mounting of the first electronic component 50 can be completed. These steps are collectively shown in FIG. Through the above steps, an interposer on which the first electronic component 50 and the second electronic component 70 are mounted can be manufactured.
  • a plurality of interposers can be formed on a single silicon wafer by using a silicon wafer that is sufficiently large relative to the dimensions of the interposer. Can be formed.
  • a method such as dicing is performed at an appropriate time after the step of mounting the second electronic component or after the step of mounting the first electronic component. By dividing the silicon wafer into pieces, the interposers can be divided. By doing in this way, an interposer can be manufactured efficiently.
  • the interposer of this embodiment has a first pad for mounting the first electronic component on the second surface side of the first insulating layer, and the second electronic component is mounted on the second insulating layer. A second pad for performing the operation. Therefore, the electronic component can be mounted in a state of being electrically connected to both the first surface side and the second surface side of the first insulating layer.
  • the interposer of this embodiment does not have a support substrate, and wiring is performed with a small number of layers, so that the interposer is thin. For this reason, the mounting height when the electronic component is mounted can be reduced.
  • first pad first land
  • second land second land
  • first wiring is formed in the first insulating layer made of an inorganic material, and the first wiring is connected to the first pad (first land).
  • the second land is electrically connected. Since the first wiring is a wiring that can be finely routed, the fine wiring that is necessarily required between the connection terminals of the first electronic component can be performed by the first wiring.
  • the second land is provided outside the formation area of the first pad. Therefore, the first pad is electrically connected to the electrode of the first electronic component, the first land is routed using the first wiring that is a fine wiring, and the first pad formation region (first pad) is formed.
  • the first wiring can be drawn outside the projection area of one electronic component) and connected to the second land. That is, the wiring can be drawn from a region where fine wiring is necessary to a region where fine wiring is not so necessary.
  • the fan-out can be achieved by reducing the number of layers necessary for wiring. . Therefore, it is possible to cope with finer electronic components with a small number of layers.
  • the second wiring has a longer wiring length and a larger thickness than the first wiring, and the second wiring has a lower wiring resistance per unit length than the first wiring. Since the wiring connecting the first pad (first land) and the second pad is mainly connected by the second wiring, which is a wiring having a small wiring resistance per unit length, the wiring between the two electronic components Wiring resistance is effectively reduced, and an interposer suitable for large-capacity signal transmission can be obtained.
  • the first insulating layer, the first pad (first land), the second land, and the second wiring are formed.
  • the surface consisting of one wiring is flat. Therefore, the second insulating layer, the first via conductor, the second wiring, and the like can be accurately formed on the surface, and an interposer with high flatness can be obtained.
  • a first protective film having an opening is provided on the first pad, and a second protective film having an opening is provided on the second pad. Therefore, the inner wiring layer can be suitably protected.
  • the thickness of the entire interposer is thin, and a substrate having a low mounting height when electronic components are mounted can be obtained. it can. Further, the wiring resistance can be reduced from the viewpoint that the wiring length between the electronic components can be shortened as much as possible.
  • a step of forming the first wiring by the damascene method and a step of forming the second wiring by the semi-additive method are performed.
  • the first wiring for performing fine routing is formed with high accuracy, and the second wiring is longer and thicker than the first wiring (the wiring resistance per unit length is small).
  • the manufacturing method of the interposer of the present embodiment in the wiring between the first electronic component and the second electronic component, for example, the fine routing that is necessarily required between the connection terminals of the first electronic component is the first.
  • Interposer suitable for large-capacity signal transmission in which wiring is performed and the majority of the wiring between the first electronic component and the second electronic component is constituted by the second wiring, and the wiring resistance is effectively reduced. Can be manufactured.
  • the support substrate is removed, and an opening is further formed on the second surface side of the first insulating layer.
  • FIG. 14 is a perspective sectional view schematically showing a part of an example of the interposer of the second embodiment.
  • the interposer 2 of the present embodiment is the same as the interposer of the first embodiment, further on the third insulating layer 80 provided on the second surface side of the first insulating layer and the third insulating layer 80 (FIG. 14).
  • a first protective film 90 provided on the lower side.
  • FIG. 14 shows a state in which the first electronic component 50 and the third electronic component 52 are mounted on the first protective film 90. Further, the connection form between the first land 22 and the first electronic component 50 is different from that of the first embodiment.
  • a third land 26 and a fourth land 27 are formed in the first insulating layer 20 in addition to the first land 22 and the second land 23.
  • the fourth land 27 is electrically connected by the third wiring 25. These are formed by the damascene method.
  • the third land 26 is located on the inner side and the fourth land 27 is located on the outer side with respect to the pad formation region (projection region of the first electronic component) connected to the first electronic component 50. With the wiring 25, the wiring connected to the first electronic component 50 can be drawn out of the projection area of the first electronic component.
  • a third insulating layer 80 is formed on the second surface side of the layer formed of the first insulating layer 20, the first land 22, the second land 23, the first wiring 21, and the like. Inside the third insulating layer, a second via conductor 81, a third via conductor 82, and a fourth via conductor 83 are formed. Further, a fourth wiring 84, a first pad 85, a third pad 86, and a fourth pad 87 are formed on the third insulating layer 80 (lower side in FIG. 14).
  • the third insulating layer has a second opening, a third opening, and a fourth opening, and a second via conductor 81, a third via conductor 82, and a fourth via conductor 83 are formed in each opening. ing.
  • the bottom surfaces (upper side in FIG. 14) of the second via conductor 81, the third via conductor 82, and the fourth via conductor 83 are connected to the first land 22, the third land 26, and the fourth land 27, respectively.
  • a first pad 85 and a third pad 86 are formed on the third insulating layer 80, and are connected to the upper surfaces (lower side in FIG. 14) of the second via conductor 81 and the third via conductor 83, respectively. .
  • the first pad 85 and the third pad 86 are pads for mounting the first electronic component 50. In the present embodiment, the first pad and the first land are separated.
  • the fourth wiring 84 is formed on the third insulating layer 80, and the fourth wiring 84 is electrically connected to the fourth via conductor 83. That is, the fourth wiring 84 is connected to the third wiring 25 through the fourth via conductor 83.
  • a fourth pad 87 for mounting the third electronic component 52 is formed on the third insulating layer 80. The fourth pad 87 is integrated with the fourth wiring 84, and the fourth pad 87 and the fourth wiring 84 are electrically connected.
  • the first protective film 90 is formed on the third insulating layer 80 and the fourth wiring 84.
  • the configuration of the first protective film is the same as that of the second protective film 60 provided on the second insulating layer 30.
  • the first protective film 90 has an opening 91 that partially exposes the first pad 85, the third pad 86, and the fourth pad 87. That is, the outer edge portion of each pad is protected by the first protective film.
  • a bump 92 made of solder is formed in the opening 91 via a barrier metal layer 143 (see FIG. 20B), and an electronic component is connected to the interposer via the bump 92. .
  • the third pad 86, the third via conductor 82, the third land 26, the third electronic device 50 from the first electronic component 50 side toward the third electronic component 52 side.
  • Wirings are sequentially connected in the order of the wiring 25, the fourth land 27, the fourth via conductor 83, the fourth wiring 84, the fourth pad 87, and the third electronic component 52. That is, wiring is routed using the third wiring 25 from the third land 26 connected to the third pad 86 on which the first electronic component 50 is mounted, and the pad connected to the first electronic component 50 is connected. Wiring is drawn to the fourth land 27 outside the formation region (projection region of the first electronic component).
  • the wiring is pulled up from the fourth land 27 to the fourth wiring 84 on the third insulating layer via the fourth via conductor 83, and the first electronic component 50 and the third electronic component are connected via the fourth wiring 84. Most of the connections to 52 are made.
  • the first land 85 and the second via are the portions where the first land and the first pad are made of the same member in the first embodiment.
  • the second embodiment is the same as the first embodiment except that the conductor 81 and the first land 22 are divided and electrically connected.
  • the manufacturing method of this embodiment is the same as the manufacturing method of the interposer of the first embodiment except that the third land, the fourth land, and the third wiring are formed in the same manner as the first land and the first wiring. Then, the second electronic component as shown in FIG. 11B is mounted, and then the opening on the second surface side, the third insulating layer, the fourth wiring, etc. are formed on the second surface side. I do. Further, the first electronic component and the third electronic component are mounted. Hereinafter, each of these steps will be described.
  • FIG. 15 is a cross-sectional view schematically showing a part of the manufacturing process of the interposer of the second embodiment.
  • the first substrate is peeled off from the interposer on which the second electronic component as shown in FIG. 11B in the first embodiment is mounted.
  • the land 22 is exposed from the second surface side.
  • a method for peeling the support substrate the same method as in the first embodiment can be used.
  • FIG. 16A a third insulating layer made of an organic insulating layer is formed on the second surface of the layer made of the first insulating layer 20, the first land 22, the second land 23, the first wiring 21, and the like. 80, and an opening (second opening 140) is formed as shown in FIG. At this time, a third opening and a fourth opening (not shown) are formed at the same time.
  • the second opening 140, the third opening, and the fourth opening are formed below the first land 22, the third land (not shown), and the fourth land (not shown), respectively.
  • a seed layer 141 is formed on the surface of the third insulating layer 80 (including the wall surface of each opening) and the upper surface of each land exposed from each opening.
  • a fourth resist, a first pad, a third pad, and a fourth pad are formed by providing a plating resist 142 and exposing and developing the plating resist through a mask.
  • the plating resist 142 at the position to be removed is removed.
  • electrolytic copper plating is performed using the seed layer 141 as a power feeding layer, and copper plating is performed on the portion where the plating resist 142 is removed.
  • a second via conductor 81, a third via conductor (not shown), and a fourth via conductor (not shown) are formed in the third insulating layer 80.
  • a fourth wiring (not shown), a first pad 85, a third pad (not shown), and a fourth pad (not shown) are formed on the third insulating layer 80. Subsequently, as shown in FIG. 18B, the remaining plating resist is removed, and the seed layer under the removed plating resist is removed by etching.
  • the third insulating layer, the second via conductor, the third via conductor, the fourth via conductor, the fourth wiring, the first pad, the third pad, and the fourth pad can be formed.
  • FIG. 19A and FIG. 19B are cross-sectional views schematically showing a part of the manufacturing process of the interposer of the second embodiment.
  • the formation of the first protective film can be performed in the same manner as the formation of the second protective film.
  • an organic insulating layer to be the first protective film 90 is formed, and an opening 91 is formed in a portion corresponding to the surface of each pad.
  • the barrier metal layer 143 is formed.
  • the first protective film 90 can be formed. Note that the first protective film and the barrier metal layer may be formed as necessary.
  • FIG. 20A and FIG. 20B are cross-sectional views schematically showing an example of a process for mounting an electronic component on an interposer.
  • the procedure is the same as the step of mounting the second electronic component.
  • bumps 92 made of solder are formed on the barrier metal layer 143, and the bumps 92 are formed on the electrodes of the first electronic component 50.
  • the first electronic component 50 is mounted by connecting with a flip chip mounting (not shown).
  • a first electronic component 50 is mounted on the first pad and the third pad, and similarly, a third electronic component (not shown) is mounted on the fourth pad.
  • the underfill resin 53 is filled between the mounted electronic component 50 and the interposer and is cured.
  • the periphery of the mounted electronic component 50 is sealed with a sealing resin 51.
  • the effects of the interposer and the manufacturing method of the interposer according to the present embodiment will be listed.
  • the effects (1) to (12) described in the first embodiment can be exhibited, and the following effects can be exhibited.
  • the third electronic component can be further mounted on the second surface side of the first insulating layer in a state of being electrically connected to the first electronic component.
  • the third land, the fourth land, and the third wiring are formed in the first insulating layer, and the third wiring electrically connects the third land and the fourth land.
  • the third land is provided inside the pad formation region (projection region of the first electronic component) connected to the first electronic component, and the fourth land is the pad formation region connected to the first electronic component. Is provided outside. Therefore, wiring is routed from the third land electrically connected to the electrode of the first electronic component using the third wiring that is fine wiring, and the outside of the formation region of the pad connected to the first electronic component.
  • the third wiring can be drawn out and connected to the fourth land. That is, the wiring can be drawn from a region where fine wiring is necessary to a region where fine wiring is not so necessary.
  • the wiring connecting the third pad and the fourth pad is mainly the fourth wiring that is longer than the third wiring, has a larger thickness, and has a lower wiring resistance per unit length. It is connected. Therefore, the wiring resistance of the wiring between the first electronic component and the third electronic component is effectively reduced, and an interposer suitable for large-capacity signal transmission can be obtained.
  • the third electronic component is disposed at a position where the second electronic component and a part of the pad formation region overlap each other.
  • FIG. 21 is a perspective sectional view schematically showing a part of an example of the interposer of the third embodiment.
  • the land provided on the first insulating layer 20 also serves as a pad for mounting electronic components on the second surface side of the first insulating layer 20 as in the first embodiment.
  • FIG. 21 shows a state in which the first electronic component 50 and the third electronic component 52 are mounted.
  • the second electronic component 70 is mounted as in the first embodiment.
  • no wiring is formed on the second surface side of the first insulating layer, and the first electronic component 50 and the third electronic component 52 are provided in the first insulating layer.
  • the wiring is connected via a wiring provided on the first surface side of the first insulating layer.
  • the third pad (third land 26), the fifth pad (fifth land 221), and the sixth land 222 are formed in the first insulating layer 20, and the fifth pad ( The fifth land 221) and the sixth land 222 are electrically connected by the fifth wiring 220. These are formed by the damascene method.
  • the second insulating layer 30 has a fifth opening and a sixth opening.
  • a fifth via conductor 35 is formed in the fifth opening, and a sixth via conductor 36 is formed in the sixth opening. .
  • the bottom surfaces of the fifth via conductor 35 and the sixth via conductor 36 are connected to the third pad (third land 26) and the sixth land 222, respectively.
  • a sixth wiring 37 is formed on the second insulating layer 30, and the sixth wiring 37 is electrically connected to the fifth via conductor 35 and the sixth via conductor 36. That is, the sixth wiring 37 is connected to the third pad (third land 26) via the fifth via conductor 35 and is connected to the fifth wiring 220 via the sixth via conductor 36.
  • These via conductors and the sixth wiring are formed by a semi-additive method.
  • the wiring is sequentially connected in the order of the six via conductors 36, the sixth land 222, the fifth wiring 220, the fifth pad (fifth land 221), and the third electronic component 52. That is, wiring is performed from the fifth pad (fifth land 221) on which the third electronic component 52 is mounted using the fifth wiring 220, and a pad formation region (which is connected to the third electronic component 52) ( Wiring is drawn to the sixth land 222 outside the projection area of the third electronic component).
  • the wiring is pulled up from the sixth land 222 to the sixth wiring 37 on the second insulating layer via the sixth via conductor 36, and the first electronic component 50 is mounted via the fourth wiring 84.
  • Wiring to the fifth via conductor 35 connected to the three pads (third land 26) is provided. That is, most of the connections between the first electronic component 50 and the third electronic component 52 are made through the sixth wiring 37.
  • the wiring between the first electronic component 50 and the second electronic component 70 is the same as in the first embodiment.
  • the manufacturing method of the interposer of this embodiment is the same as that of the first embodiment except that the wiring pattern is different, and thus the description thereof is omitted.
  • the effects of the interposer and the manufacturing method of the interposer of the present embodiment will be listed.
  • the effects (1) to (12) described in the first embodiment can be exhibited, and the following effects can be exhibited.
  • the third electronic component can be further mounted on the second surface side of the first insulating layer in a state of being electrically connected to the first electronic component. Since the interposer according to the present embodiment does not include the support substrate and the third insulating layer, the interposer is thin. For this reason, the mounting height when the electronic component is mounted can be reduced.
  • a fifth pad (fifth land), a sixth land, and a fifth wiring are formed in the first insulating layer, and the fifth wiring connects the fifth pad (fifth land) and the sixth land. Electrically connected.
  • the fifth pad (fifth land) is provided inside a pad formation region (projection region of the third electronic component) connected to the third electronic component, and the sixth land is connected to the third electronic component. Provided outside the pad forming region. For this reason, wiring is routed from the fifth pad (fifth land) electrically connected to the electrode of the third electronic component using the fifth wiring that is fine wiring, and the pad connected to the third electronic component.
  • the fifth wiring can be drawn out to the outside of the formation region of and can be connected to the sixth land. That is, the wiring can be drawn from a region where fine wiring is necessary to a region where fine wiring is not so necessary.
  • the wiring connecting the fifth pad (fifth land) and the third pad (third land) is mainly connected by the sixth wiring which is a wiring having a small wiring resistance per unit length. . Therefore, the wiring resistance of the wiring between the first electronic component and the third electronic component is effectively reduced, and an interposer suitable for large-capacity signal transmission can be obtained.
  • FIG. 22 is a perspective sectional view schematically showing a part of an example of the interposer of the fourth embodiment.
  • the interposer 4 of the present embodiment is the same as the interposer of the first embodiment, and further includes a seventh pad (seventh land 223), an eighth land 224, and a seventh wiring 225 in the first insulating layer.
  • a sixth pad 38 is provided on the second insulating layer.
  • FIG. 22 shows a state where the fourth electronic component 72 is mounted.
  • the fourth electronic component 72 is electrically connected to the first electronic component 50, and a part of the pad formation region (projection region of the fourth electronic component) connected to the fourth electronic component 72 is the first electronic component 50. It overlaps with the formation area of the pad connected to the electronic component 50 (projection area of the first electronic component).
  • the seventh pad (seventh land 223) and the eighth land 224 are formed in the first insulating layer 20, and the seventh pad (seventh land 223) and the eighth land 224 are formed. Are electrically connected by a seventh wiring 225. These are formed by the damascene method.
  • the second insulating layer 30 has a seventh opening, and a seventh via conductor 39 is formed in the seventh opening.
  • a sixth pad 38 is further formed on the seventh via conductor 39.
  • the bottom surface of the seventh via conductor 39 is connected to the eighth land 224.
  • the seventh via conductor 39 and the sixth pad 38 are formed by a semi-additive method.
  • the seventh pad (seventh land 223), the seventh wiring 225, the eighth land 224, the seventh Wirings are sequentially connected in the order of the via conductor 39, the sixth pad 38, and the fourth electronic component 72. Further, the wiring between the first electronic component 50 and the second electronic component 70 is the same as in the first embodiment.
  • FIG. 23 is a perspective sectional view schematically showing a part of an example of the interposer of the fifth embodiment.
  • FIG. 24 is a perspective sectional view schematically showing a part of an example of the interposer of the sixth embodiment.
  • Preferred configurations of the seventh land 223, the eighth land 224, the seventh wiring 225, the seventh via conductor 39, the sixth pad 38, and the fourth electronic component 72 are the same as in the fourth embodiment.
  • Other configurations are the same as those of the second embodiment and the third embodiment, respectively, and detailed description thereof is omitted.
  • the connection between the first electronic component 50 and the fourth electronic component 72 may be performed by sharing a land for mounting each electronic component. .
  • the seventh wiring 225 and the eighth land 224 are not formed, and the seventh via conductor and the sixth pad are sequentially formed on the seventh pad (seventh land 223). Then, each electronic component is mounted so that the wiring from the connection terminal of the first electronic component 50 to the connection terminal of the fourth electronic component 72 is in a straight line in the thickness direction.
  • the effects (1) to (12) described in the first embodiment can be exhibited, and the following effects can be exhibited.
  • the fourth electronic component is further mounted on the first surface side of the first insulating layer in a state of being electrically connected to the first electronic component. can do.
  • FIG. 25 is a perspective sectional view schematically showing a part of an example of the interposer of the seventh embodiment.
  • the interposer 7 of the present embodiment is the same as the interposer of the first embodiment, and further includes a ninth land 226, a tenth land 227, and an eighth wiring 228 in the first insulating layer.
  • An eighth via conductor 330 and a ninth via conductor 331 are provided inside.
  • the second wiring 31 and the second pad 33 are not integrated in the interposer of the first embodiment, and the connection method between the second wiring 31 and the second pad 33 is different.
  • the ninth land 226, the tenth land 227, and the eighth wiring 228 are formed in the first insulating layer 20, and the ninth land 226 and the tenth land 227 are the eighth wiring 228. Are electrically connected. These are formed by the damascene method.
  • the tenth land 227 is located on the inner side and the ninth land 226 is located on the outer side with respect to the pad formation region (projection region of the second electronic component) connected to the second electronic component 70. With the wiring 228, the wiring connected to the second electronic component 70 can be drawn out of the projection area of the second electronic component.
  • the second insulating layer 30 has an eighth opening and a ninth opening, and an eighth via conductor 330 is formed in the eighth opening, and a ninth via conductor 331 is formed in the ninth opening. .
  • the bottom surfaces of the eighth via conductor 330 and the ninth via conductor 331 are connected to the ninth land 226 and the tenth land 227, respectively.
  • the eighth via conductor 330 is connected to the second wiring 31 on its upper surface, and the ninth via conductor 331 is connected to the second pad 33 on its upper surface.
  • the eighth via conductor 330 and the ninth via conductor 331 are formed by a semi-additive method.
  • the first electronic component 50 from the first electronic component 50 side, the first electronic component 50, the first pad (first land 22), the first wiring 21, the second land 23, the first via conductor 32, the first The wirings are sequentially connected in the order of the two wirings 31, the eighth via conductor 330, the ninth land 226, the eighth wiring 228, the tenth land 227, the ninth via conductor 331, the second pad 33, and the second electronic component 70.
  • wiring is performed from the tenth land 227 connected to the second pad 33 on which the second electronic component is mounted using the eighth wiring 228, and a pad formation region connected to the second electronic component is formed.
  • Wiring is drawn to the ninth land 226 outside the (projection area of the second electronic component). Then, the wiring is pulled up from the ninth land 226 to the second wiring 31 on the second insulating layer via the eighth via conductor 330, and the first electronic component 50 and the second electronic component are connected via the second wiring 31. Most of the connections are made to 70.
  • the manufacturing method of the interposer of this embodiment is the same as that of the first embodiment except that the wiring pattern is different, and thus the description thereof is omitted. Also in the interposers of the second to sixth embodiments, the method of connecting the second wiring and the second pad may be as in this embodiment.
  • the tenth land is provided inside a pad formation region (projection region of the second electronic component) connected to the second electronic component, and the ninth land is a pad connected to the second electronic component. It is provided outside the formation region. Therefore, wiring is routed from the tenth land electrically connected to the electrode of the second electronic component using the eighth wiring that is fine wiring, and outside the formation region of the pad connected to the second electronic component.
  • the eighth wiring can be drawn out and connected to the ninth land. That is, the wiring can be drawn from a region where fine wiring is necessary to a region where fine wiring is not so necessary.
  • FIG. 26 is a perspective sectional view schematically showing a part of another example of the interposer of the present invention.
  • the interposer 9 shown in FIG. 26 includes a second pad 33 for mounting the second electronic component 70 and a fourth pad 38 for mounting the fourth electronic component 72.
  • the pad 38 is connected via the second wiring 31.
  • the wiring is sequentially connected in the order of the second pad 33, the second wiring 31, and the fourth pad 38 from the second electronic component 70 side.
  • the first wiring is not provided between the four electronic components 72.
  • the first electronic component 50 and the third electronic component 52 are connected via the third wiring 25 that is a fine wiring and the fourth wiring 84 that is a wiring having a low wiring resistance, as in the second embodiment. Yes.
  • the second electronic component is a power regulator module
  • the fourth electronic component is a CPU.
  • the ninth embodiment is an embodiment of the interposer and the method for manufacturing the interposer of the second invention.
  • FIG. 27 is a perspective sectional view schematically showing a part of an example of the interposer of the ninth embodiment.
  • the interposer 8 of this embodiment includes a first insulating layer 1020 made of an inorganic material, a first wiring 1021 formed inside the first insulating layer, and a second surface of a layer made of the first insulating layer ( The second protective film 1040 provided on the upper side of FIG. 27 and the second insulating layer 1030 made of an organic material formed on the first surface side (lower side of FIG. 27) of the layer made of the first insulating layer or the like. And a second wiring 1031 formed on the second insulating layer (lower side in FIG.
  • FIG. 27 shows a state in which the first electronic component 1050 and the second electronic component 1052 are mounted on the first protective film (the lower side of FIG. 27).
  • first protective film 1060 provided on the second insulating layer.
  • the position indicated by the same term as in the first aspect of the present invention may be different from the position in the first aspect of the present invention.
  • the “first protective film” is formed on the second surface side of the layer made of the first insulating layer or the like in the first aspect of the invention, but is formed on the second insulating layer in the second aspect of the invention.
  • the “first via conductor” is connected to the second wiring in the first aspect of the present invention, but is connected to the first land in the second aspect of the present invention.
  • the first insulating layer 1020 is a layer made of an inorganic material similar to that of the first embodiment, and a first land 1022 and a second land 1023 are formed therein.
  • the first land 1022 and the second land 1023 are electrically connected by the first wiring 1021. These are formed by the damascene method.
  • the first land 1022 is located on the inner side and the second land 1023 is located on the outer side with respect to the pad formation region (projection region of the first electronic component) connected to the first electronic component 1050.
  • the wiring 1021 With the wiring 1021, the wiring connected to the first electronic component 1050 can be drawn out of the projection area of the first electronic component.
  • the second protective film 1040 is an insulating film made of the same material as the protective film in the first embodiment.
  • the second protective film 1040 is provided on the second surface side (upper side in FIG. 27) of the layer formed of the first insulating layer 1020, the first land 1022, the second land 1023, and the first wiring 1021. Although illustration is omitted, an opening and a barrier metal layer are formed at predetermined positions of the second protective film 1040 as in the first embodiment.
  • the interposer is mounted on the printed wiring board via the solder bump formed in the opening.
  • the second insulating layer 1030 is made of an organic material, and is formed on the first surface side (lower side in FIG. 27) of the layer including the first insulating layer 1020, the first land 1022, the second land 1023, the first wiring 1021, and the like. Has been.
  • a first via conductor 1032 is formed inside the second insulating layer 1030.
  • a second wiring 1031 and a second pad 1033 are formed on the second insulating layer 1030.
  • the second insulating layer 1030 has a first opening and a second opening.
  • a first via conductor 1032 and a second via conductor 1033 are formed in each opening, and the bottom surfaces (upper side in FIG. 27) of the first via conductor 1032 and the second via conductor 1033 are the first land 1022 and the second via conductor 1033, respectively.
  • the second land 1023 is connected.
  • the second wiring 1031 is formed on the second insulating layer 1030 (the lower side in FIG. 27), and the second wiring 1031 is electrically connected to the second via conductor 1033.
  • the first pad 1034 for mounting the first electronic component 1050 is formed on the first via conductor 1032 (lower side in FIG. 27).
  • the second pad 1035 for mounting the second electronic component 1052 is formed on the second insulating layer 1030 (the lower side in FIG. 27).
  • the second pad 1035 is integrated with the second wiring 1031, and the second pad 1035 and the second wiring 1031 are electrically connected.
  • the first protective film 1060 is formed on the second insulating layer 1030 (the lower side in FIG. 27) and on the second wiring.
  • the first protective film 1060 has an opening 1061 that partially exposes the first pad 1034 and the second pad 1035. That is, the outer edges of the first pad 1034 and the second pad 1035 are covered with the first protective film 1060.
  • a bump 1062 made of solder is formed in each opening 1061 through a seed layer, and the bump 1062 is connected to an electrode of each electronic component.
  • the first pad 1034, the first via conductor 1032, the first land 1022, the first wiring 1021, the second land 1023, the second Wirings are sequentially connected in the order of the via conductor 1033, the second wiring 1031, the second pad 1035, and the second electronic component 1052. That is, the wiring between the first lands is routed using the first wiring 1021 from the first land 1022 electrically connected to the first pad 1034 on which the first electronic component 1050 is mounted. Wiring is drawn to the second land 1023 outside the formation region.
  • the wiring is pulled up from the second land 1023 to the second wiring 1031 on the second insulating layer via the second via conductor, and the first electronic component 1050 and the second electronic component 1052 are connected via the second wiring 1031. Most of the connections between are made.
  • each insulating layer In the present embodiment, preferred configurations such as materials and dimensions of each insulating layer, each land, each via conductor, each pad, and each wiring can be the same as those in the first embodiment.
  • each insulating layer can be the same as those in the first embodiment.
  • the structure of the wiring formed in the insulating layer made of an inorganic material such as the first insulating layer can be the same as that of the first wiring.
  • the structure of the wiring formed inside and on the insulating layer made of an organic material such as the second insulating layer and the third insulating layer can be the same as that of the second wiring.
  • the number of electronic components mounted on the interposer is not particularly limited as long as it is two or more, and the type and function of the electronic components and the relationship in which the electronic components are connected are also particularly limited. is not.
  • the mounting form of such electronic components is not particularly limited. That is, a plurality of electronic components may be mounted in a stacked state. In this case, for example, the through electrodes provided in each electronic component are connected via solder bumps.
  • first insulating layers and / or second insulating layers may be provided, and the first wiring and / or the second wiring may be a multilayer wiring.
  • At least one of the ground layer and the power supply layer may be provided in the first insulating layer below the region wired by the second wiring.
  • at least one of a capacitor, an inductor, and a resistor may be provided.
  • the first insulating layer located immediately below the region wired by the second wiring is often a dead space because it is not necessary to provide fine wiring.
  • this region can be effectively used, and a high-density interposer without wasteful portions can be obtained.
  • the power supply of the interposer can be strengthened, thinned, and downsized.
  • a ground layer is formed in the first insulating layer, a microstrip structure is formed by the second wiring located immediately above the ground layer. As a result, characteristic impedance can be matched and signal propagation can be stabilized.
  • a stiffener may be provided on the surface of the interposer so as to surround the electronic component from the periphery. By providing a stiffener, an interposer with small warpage can be obtained.
  • the support substrate is not particularly limited as long as it is flat and can be used for various film forming processes, and examples thereof include silicon, silicon nitride, silicon carbide, aluminum nitride, and mullite. Among these, it is preferable to use silicon from the viewpoint that the flatness of the surface is high and fine wiring can be formed.
  • the material constituting the first land, the second land, and the first wiring, and the material constituting the first via conductor, the second via conductor, the first pad, the second pad, and the second wiring are conductive materials. If it is, it will not specifically limit. In addition to copper, nickel, gold, silver, and the like can be given.
  • thermosetting resins such as epoxy resins, phenol resins, polyimide resins, polyester resins, bismaleimide resins, polyolefin resins, polyphenylene ether resins, polyphenylene resins, and fluorine resins.
  • thermosetting resins such as epoxy resins, phenol resins, polyimide resins, polyester resins, bismaleimide resins, polyolefin resins, polyphenylene ether resins, polyphenylene resins, and fluorine resins.
  • an acrylic resin etc. are mentioned, for example.
  • thermosetting resin examples include those obtained by acrylate reaction of the thermosetting group of the thermosetting resin with methacrylic acid or acrylic acid.
  • thermoplastic resin examples include phenoxy resin, polyether sulfone (PES), polysulfone (PSF), polyphenylene sulfone (PPS) polyphenylene sulfide (PPES), polyphenylene ether (PPE) polyetherimide (PI), and the like. Can be mentioned.
  • the second insulating layer is not limited to the above-described resin, and may be formed of an inorganic material as with the first insulating layer.
  • the third insulating layer may be formed of an inorganic material.
  • the relationship between the diameter of the first land and the diameter of the first via conductor, and the relationship between the diameter of the second land and the diameter of the second via conductor should be within a range in which conduction between each land and the via can be secured.
  • the diameter is not particularly limited, and may be the same diameter.
  • the type of resist formed on the first insulating layer, the exposure method, and the development method are not particularly limited as long as they are resists, exposure methods, and development methods used in the semiconductor manufacturing process.
  • PVD Physical Vapor Deposition
  • Methods such as vapor deposition, ion plating, and electron beam vapor deposition can be used.
  • a method for forming the seed layer on the surface of the second insulating layer a conventionally known method known for forming a conductor circuit by a semi-additive method can also be used.
  • the method of forming the second insulating layer is not particularly limited, and a method of applying an uncured resin by a spin coater, a curtain coater, or the like, or a method of forming a resin layer by thermocompression bonding of a resin film Can be used.
  • the method for curing the resin is not limited to thermosetting.
  • the method of forming the opening in the organic insulating layer is not limited to the exposure and development treatment, and a method of opening by laser processing can also be used. In this case, a method using an excimer laser, a UV-YAG laser, a carbon dioxide laser or the like can be used.
  • FIG. 1 is a cross-sectional view schematically showing an example of an embodiment in which the interposer of the present invention is used.
  • FIG. 2 is a perspective sectional view schematically showing a part of an example of the interposer of the first embodiment.
  • FIG. 3 is a cross-sectional view of the interposer taken along line AA shown in FIG.
  • FIG. 4 is a top view schematically showing a part of an example of the interposer of the first embodiment.
  • FIG. 5 is a top view schematically showing an example of an electronic component mounted on the interposer of the first embodiment.
  • 6 (a), 6 (b) and 6 (c) are cross-sectional views schematically showing a part of the manufacturing process of the interposer of the first embodiment.
  • FIG. 7C, and FIG. 7D are cross-sectional views schematically showing a part of the manufacturing process of the interposer of the first embodiment.
  • FIG. 8A, FIG. 8B, FIG. 8C, and FIG. 8D are cross-sectional views schematically showing a part of the manufacturing process of the interposer of the first embodiment.
  • FIG. 9A, FIG. 9B and FIG. 9C are cross-sectional views schematically showing a part of the manufacturing process of the interposer of the first embodiment.
  • FIG. 10A and FIG. 10B are cross-sectional views schematically showing a part of the manufacturing process of the interposer of the first embodiment.
  • FIG. 11A and FIG. 11B are cross-sectional views schematically showing an example of a process for mounting an electronic component on an interposer.
  • FIGS. 12 (a), 12 (b) and 12 (c) are cross-sectional views schematically showing a part of the manufacturing process of the interposer of the first embodiment.
  • FIGS. 13A and 13B are cross-sectional views schematically showing an example of a process for mounting an electronic component on an interposer.
  • FIG. 14 is a perspective sectional view schematically showing a part of an example of the interposer of the second embodiment.
  • FIG. 15 is a cross-sectional view schematically showing a part of the manufacturing process of the interposer of the second embodiment.
  • FIG. 16A and FIG. 16B are cross-sectional views schematically showing a part of the manufacturing process of the interposer of the second embodiment.
  • FIG. 17A and 17B are cross-sectional views schematically showing a part of the manufacturing process of the interposer of the second embodiment.
  • FIG. 18A and FIG. 18B are cross-sectional views schematically showing a part of the manufacturing process of the interposer of the second embodiment.
  • FIG. 19A and FIG. 19B are cross-sectional views schematically showing a part of the manufacturing process of the interposer of the second embodiment.
  • FIG. 20A and FIG. 20B are cross-sectional views schematically showing an example of a process for mounting an electronic component on an interposer.
  • FIG. 21 is a perspective sectional view schematically showing a part of an example of the interposer of the third embodiment.
  • FIG. 22 is a perspective sectional view schematically showing a part of an example of the interposer of the fourth embodiment.
  • FIG. 23 is a perspective sectional view schematically showing a part of an example of the interposer of the fifth embodiment.
  • FIG. 24 is a perspective sectional view schematically showing a part of an example of the interposer of the sixth embodiment.
  • FIG. 25 is a perspective sectional view schematically showing a part of an example of the interposer of the seventh embodiment.
  • FIG. 26 is a perspective sectional view schematically showing a part of an example of the interposer of the eighth embodiment.
  • FIG. 27 is a perspective sectional view schematically showing a part of an example of the interposer of the ninth embodiment.
  • First protective film 100 support substrate 1020 first insulating layer 1021 first wiring 1022 first land 1023 second land 1030 second insulating layer 1031 second wiring 1032 first via conductor 1033 second via conductor 1034 first pad 1035 second pad 1040 second Protective film 1050 First electronic component 1052 Second electronic component 1060 First protective film

Abstract

本発明は、実装高さを低くすることができ、少ない層数で多くの配線の引き回しを行うことができ、かつ、電子部品間の大容量信号伝送に適したインターポーザーを提供することを目的とするものであり、本発明のインターポーザーは、無機材料からなる第１絶縁層と、第１絶縁層に形成されている第１ランド及び第２ランドと、第１絶縁層に形成された第１ランドと第２ランドとを電気的に接続する第１配線と、第１絶縁層、第１ランド、第２ランド及び第１配線の第１面上に形成された第２ランドに接続される第１ビア導体用の第１開口部を有する第２絶縁層と、第１絶縁層の第２面側に実装される第１電子部品を搭載するための第１パッドと、第２絶縁層上に形成された第２電子部品を搭載するための第２パッド及びる第２配線と、第２ランドと第２配線とを電気的に接続する第１ビア導体と、からなり、第１パッドと第２パッドとは、第１配線と第２配線を介して電気的に接続されていて、第２配線は、第１配線よりも配線長が長く、厚みが大きいことを特徴とする。

Description

インターポーザー及びインターポーザーの製造方法
本発明は、インターポーザー及びインターポーザーの製造方法に関する。
ロジック、メモリなどの電子部品が複数個搭載される中間基板として、インターポーザーと呼ばれる基板が用いられている。
インターポーザーに搭載される電子部品は、近年、高密度化が進んでおり、電子部品から多くの配線を引き出すためにＢＧＡ等の表面実装方式が用いられている。
このような電子部品を搭載するためのインターポーザーにおいては、一の電子部品と接続される部位から他の電子部品に接続される配線へ、配線が引き出されている必要がある。そのため、インターポーザー内で多くの配線の引き回しがなされている必要がある。
また、電子部品が扱うデータ量が増大しており、インターポーザー内で大容量の信号伝送、高速信号伝送を行う要求がある。
そして、大容量の信号伝送、高速信号伝送を行うためには、一の電子部品と他の電子部品との間の配線の配線抵抗が小さいことが必要となる。
さらに、例えば携帯電話内に配置される基板等の用途に用いられるインターポーザーにおいては、インターポーザーが配置される空間が狭いことから電子部品を搭載した際の実装高さを低くすることが求められている。
特許文献１には、シリコン層からなる支持層に貫通スルーホールを設けて、支持基板の両面側に電子部品を搭載する方式のインターポーザーが開示されている。このインターポーザーにおいては、支持層の片面側に積層された複数の配線層が設けられており、配線層は、有機材料からなる絶縁層、接続電極、及び、所定のパターンを有する配線等から形成されている。すなわち、このインターポーザーは、有機絶縁層に配線が形成されたインターポーザーである。
また、特許文献１には、支持層を有することなく、有機絶縁層に配線が形成されてなる配線層の両面側に電子部品を搭載する方式のインターポーザーも開示されている。
一方、半導体製造工程で用いられるダマシン法等の配線形成方法を用いて、無機材料からなる絶縁層に配線を形成して電子部品を搭載する方式のインターポーザーも知られている。
特開２００６－１９４３３号公報
特許文献１に記載されたような、配線の全てが有機絶縁層上に形成されたインターポーザーでは、プロセス上、配線のＬ／Ｓ（ラインアンドスペース）に限界があり（３μｍ／３μｍ）、それよりもＬ／Ｓが小さい微細配線とすることが難しい。そのため、多くの配線を引き回すためには絶縁層の層数を多くする必要があった。
そして、絶縁層の層数が多いインターポーザーでは、必然的に配線の長さが長くなるため、一の電子部品と他の電子部品との間の配線でインダクタンス成分が大きくなる。また、積層された絶縁層の厚さの分だけ基板全体の厚さが厚くなる。そのため、電子部品を搭載した際の実装高さが高くなってしまう。
さらに、絶縁層上の配線に起因した凹凸により、基板の平坦性が低下する可能性がある。
一方、配線の全てが半導体プロセスを用いて無機絶縁層に形成されたインターポーザーにおいては、Ｌ／Ｓの小さい微細配線を形成することが可能となる。そのため、絶縁層の層数を多くすることなく、多くの配線の引き回しがなされたインターポーザーとすることができる。しかしながら、一の電子部品と他の電子部品との間の配線のＬ／Ｓが小さく、配線の厚みが小さいと、そうした配線の抵抗が極めて大きくなりやすい。配線の距離が大きい場合は、配線抵抗の増加が顕著になる。このため、全配線が半導体プロセスにより形成されたインターポーザーは、電子部品間の大容量の信号伝送には向いていなかった。
また、支持層にスルーホールを設けて支持基板の両面側の配線を接続する方式では、支持層の厚さだけインターポーザーの厚さが厚くなっていた。さらに、スルーホールでは配線の引き回しを行うことができないため、配線の引き回しのために別途配線層を設ける必要があった。従って、支持層とスルーホールを有する方式のインターポーザーは実装高さを低くすることには向いていなかった。
本発明は、上記のような問題に鑑み、実装高さを低くすることができ、できる限り少ない層数で多くの配線の引き回しを行うことができ、かつ、電子部品間の大容量信号伝送に適したインターポーザーを提供すること、及び、そのようなインターポーザーの製造方法を提供することを目的とする。
本発明者らは、複数の電子部品を搭載するために用いられるインターポーザー上の配線が、２種類に大別することができることに着目した。１つは、電子部品の下の引き回しのための配線であって、配線の本数に対して面積が狭いために微細配線が必要な領域に設けられる配線である。もう１つは、電子部品間の配線であって、配線の距離が比較的長く、配線の本数に対して面積に比較的余裕があるために微細配線はそれほど必要とならない領域に設けられる配線である。
本発明者らは、電子部品の下の引き回しを行うための配線を微細配線によって形成し、かつ、電子部品間の距離の長い配線を配線抵抗の小さい配線によって形成することによって、インターポーザー内で多くの配線の引き回しを微細に行うことができ、かつ、大容量信号伝送及び高速信号伝送に適したインターポーザーを提供することができることを見出した。
また、微細配線と配線抵抗の小さい配線とを組み合わせることによって少ない層数での配線の引き回しを行うことができ、実装高さを低くすることができることを見出し、本発明を完成した。
請求項１に記載のインターポーザーは、無機材料からなる第１絶縁層と、
上記第１絶縁層に形成されている第１ランドと、
上記第１絶縁層に形成されている第２ランドと、
上記第１絶縁層に形成されていて、上記第１ランドと上記第２ランドとを電気的に接続する第１配線と、
上記第１絶縁層、上記第１ランド、上記第２ランド及び上記第１配線の第１面上に形成されていて、上記第２ランドに接続される第１ビア導体用の第１開口部を有する第２絶縁層と、
上記第１絶縁層の第２面側に実装される第１電子部品を搭載するための第１パッドと、
上記第２絶縁層上に形成されていて、第２電子部品を搭載するための第２パッドと、
上記第２絶縁層上に形成されている第２配線と、
上記第１開口部に形成されていて上記第２ランドと上記第２配線とを電気的に接続する第１ビア導体と、からなり、
上記第１パッドと上記第２パッドとは、上記第１配線と上記第２配線を介して電気的に接続されていて、
上記第２配線は、上記第１配線よりも配線長が長く、厚みが大きいことを特徴とする。
請求項１に記載の、第一の本発明のインターポーザーには、無機材料からなる第１絶縁層が設けられており、第１絶縁層には、第１ランド及び第２ランドが形成されている。そして、上記第１ランドと上記第２ランドは、第１絶縁層に形成された第１配線を介して電気的に接続されている。
また、第１絶縁層の第１面側上の第２絶縁層上には、第２配線が形成されている。この第２配線は第１配線よりも配線長が長く、厚みが大きい。換言すると、第２配線は第１配線よりも単位長さ当たりの配線抵抗が小さい。
すなわち、第１電子部品と第２電子部品との間の配線は、微細な引き回しを行う第１配線と、第１配線よりも単位長さ当たりの配線抵抗が小さい第２配線とよりなる。これら第１電子部品と第２電子部品との間の配線において、例えば第１電子部品の接続端子間で必ず必要となる微細な引き回しのみを第１配線で行い、第１電子部品と第２電子部品との間の配線の大部分を第２配線で構成することで、配線抵抗を効果的に低減することが可能となる。ひいては、大容量信号伝送に適したインターポーザーとすることができる。
さらに、第１絶縁層の第１配線で微細な引き回しが可能となることで、層数を増やして徐々に配線をファンアウトさせる必要がなく、少ない層数で電子部品のファイン化に対応することが可能となる。
なお、配線抵抗の測定方法は、特に限定されるものではない。例えばプローブを介して特定の配線に抵抗測定器を接続することで配線抵抗が測定される。測定機器としては、アジレント・テクノロジー株式会社製の抵抗測定器（型番：４１９４Ａ）が挙げられる。
また、第一の本発明のインターポーザーは、第１絶縁層の第２面側に第１電子部品を搭載するための第１パッドを有し、第２絶縁層上には第２電子部品を搭載するための第２パッドを有する。
そのため、第１絶縁層の第１面側及び第２面側の両方に電子部品を電気的に接続された状態で搭載することができる。
また、第一の本発明のインターポーザーは、支持基板を有さず、少ない層数で配線の引き回しが行われているため、厚さの薄いインターポーザーとなる。そのため、電子部品を搭載した際の実装高さを低くすることができる。
請求項２に記載のインターポーザーは、請求項１に記載のインターポーザーにおいて、
上記第１絶縁層に形成されてなる第３ランドと、
上記第１絶縁層に形成されてなる第４ランドと、
上記第１絶縁層に形成されていて、上記第３ランドと上記第４ランドとを電気的に接続する第３配線と、
上記第１絶縁層、上記第１～第４ランド、上記第１配線及び上記第３配線の第２面上に設けられ、上記第１ランドに接続される第２ビア導体用の第２開口部、上記第３ランドに接続される第３ビア導体用の第３開口部、及び、上記第４ランドに接続される第４ビア導体用の第４開口部を有する第３絶縁層と、
上記第３絶縁層上に形成されていて、第１電子部品を搭載するための第３パッドと、
上記第３絶縁層上に形成されていて、第３電子部品を搭載するための第４パッドと、
上記第３絶縁層上に形成されている第４配線と、
上記第３開口部に形成されていて、上記第３パッドと上記第３ランドとを接続する第３ビア導体と、
上記第４開口部に形成されていて、上記第４配線と上記第４ランドとを接続する第４ビア導体と、をさらに備え、
上記第１パッドは、上記第３絶縁層上に形成されており、上記第２開口部に形成されている第２ビア導体を介して、上記第１ランドと電気的に接続されており、
上記第３パッドと上記第４パッドとは、上記第３配線と上記第４配線とを介して電気的に接続されていて、上記第４配線は、上記第３配線よりも配線長が長く、厚みが大きい。
請求項２に記載のインターポーザーにおいては、第１絶縁層の第２面側に第１電子部品及び第３電子部品を、第１絶縁層の第１面側に第２電子部品を搭載することができる。
第１絶縁層には、第３ランド及び第４ランドがさらに形成されている。そして、上記第３ランドと上記第４ランドは、第１絶縁層に形成された第３配線を介して電気的に接続されている。
また、第１絶縁層の第２面側上の第３絶縁層上には、第４配線が形成されている。この第４配線は、上記第３配線よりも配線長が長く、厚みが大きい。
すなわち、第１電子部品と第３電子部品との間の配線は、微細な引き回しを行う第３配線と、第３配線よりも単位長さ当たりの配線抵抗が小さい第４配線とよりなる。
このように配線が形成されていると、第３配線を用いて微細な配線の引き回しを行い、第１電子部品と第３電子部品との間の配線の大部分を第４配線で構成することで、配線抵抗を効果的に低減することが可能となる。ひいては、大容量信号伝送に適したインターポーザーとすることができる。
また、請求項３に記載のインターポーザーでは、上記第２配線は、上記第１配線よりも単位長さあたりの配線抵抗が小さい。
請求項４に記載のインターポーザーでは、上記第１電子部品と上記第２電子部品との間を接続する全配線長に対する上記第２配線の長さの割合は６０～９０％である。
第２配線の長さの割合をこのように定めると、配線抵抗の小さい第２配線の長さの割合が大きくなるため、２つの電子部品間の配線抵抗を小さくすることが容易となる。
請求項５に記載のインターポーザーでは、上記第１配線の厚みに対する上記第２配線の厚みの割合は、１より大きく１５以下である。
この範囲とすると、第２配線が厚いため、インターポーザーの反りが抑えられるとともに、例えば熱履歴により有機絶縁層が膨張収縮した際も第２配線と有機絶縁層との密着を確保することが容易となる。すなわち、第１配線の厚みに対する第２配線の厚みの割合が１未満の場合は、インターポーザーの剛性が充分に確保されず、半導体素子とインターポーザーとの間の熱膨張係数の相違に起因してインターポーザーに反りが生じる可能性がある。一方、第１配線の厚みに対する第２配線の厚みの割合が１５を超える場合は、仮に配線幅が同じだと仮定すると第２配線のアスペクト比が大きくなってしまい、例えば熱履歴により有機絶縁層が膨張収縮した際にはその有機絶縁層の膨張収縮に第２配線が容易に追従してしまい、有機絶縁層に対する第２配線の密着性が低下する可能性がある。
請求項６に記載のインターポーザーでは、上記第２絶縁層は有機材料からなる。
第２絶縁層を有機材料とすることで、インターポーザーの耐衝撃性を高め、割れ等を抑制することが可能となる。
請求項７に記載のインターポーザーでは、上記第２ランドは上記第１パッドの形成領域の外側に設けられている。
「第１パッドの形成領域」とは、全ての第１パッドを含む領域であって、平面の面積の最も小さい所定領域を意味する。この領域を、「第１電子部品の投影領域」ともいう。
ここで、第１パッドの形成領域（第１電子部品の投影領域）は、第１電子部品の直下の領域であり、配線するための面積が限られているため、微細な配線の引き回しが必要となる領域である。これに対して第１パッドの形成領域（第１電子部品の投影領域）の外側は、電子部品間の領域であって、それほど微細な配線の引き回しは必要でない領域である。
このような位置に第２ランドが設けられていると、第１電子部品の電極（及び上記電極と接続される第１パッド）と電気的に接続される第１ランドから、微細配線である第１配線を用いて第１ランド間を引き回し、第１パッドの形成領域（第１電子部品の投影領域）の外側に第１配線を引き出して、スペースに比較的余裕のある領域にある第２ランドに接続させることができる。すなわち、微細配線の必要な領域から微細配線がそれほど必要でない領域にまで配線を引き出すことができる。
請求項８に記載のインターポーザーでは、上記第１配線はダマシン法により形成されており、上記第２配線はセミアディティブ法により形成されている。
ダマシン法により形成された第１配線は、微細配線となる。また、セミアディティブ法により形成された第２配線は、ダマシン法により形成された第１配線よりも断面積が大きくなり、単位長さあたりの抵抗が小さい配線となる。
請求項９に記載のインターポーザーでは、上記第１配線のＬ／Ｓは、上記第２配線のＬ／Ｓよりも小さい。
第１配線のＬ／Ｓを第２配線のＬ／Ｓよりも小さくすると、第１絶縁層内での微細な配線の引き回しを容易に行うことが可能となる。
請求項１０に記載のインターポーザーでは、上記第１絶縁層、上記第１ランド、上記第２ランド及び上記第１配線からなる表面は平坦である。
この表面が平坦であると、その面の上に第２絶縁層、第１ビア導体、及び、第２配線等を精度よく形成することができ、かつ、平坦性の高いインターポーザーとすることができる。
請求項１１に記載のインターポーザーでは、上記第１ランドの径は上記第１ビア導体の径よりも大きい。
ランドとビア導体の径の関係がこのように定められていると、ランドとビア導体との接触面積が確保されて導通が良好になり、双方の接続信頼性を高めることができる。また、開口部を形成する際、ランドには開口部に対する余剰部分が確保されているため、厳密なアライメント管理を必要とせず、工程の簡略化が図られる。
また、請求項１２に記載のインターポーザーでは、上記第１ランドの径は上記第１ビア導体の径と等しい。
ランドとビア導体の径の関係がこのように定められていると、ランドには開口部に対する余剰部分が形成されないため、ランド間の間隔を従来より広く確保でき、配線のさらなる高密度化が可能となる。
請求項１３に記載のインターポーザーでは、さらに、上記第１パッド上に開口を有する第１保護膜が設けられている。また、請求項１４に記載のインターポーザーでは、さらに、上記第２パッド上に開口を有する第２保護膜が設けられている。
これによれば、内方の配線層が保護され、それらの損傷を抑制することが可能となる。
請求項１５に記載のインターポーザーでは、上記第１絶縁層が複数設けられている。無機材料よりなる第１絶縁層を複数設けることで、インターポーザーの熱膨張係数を下げることができる。
請求項１６に記載のインターポーザーでは、上記第１絶縁層と上記第２絶縁層の間に、無機膜が設けられている。
第１絶縁層と第２絶縁層との間に無機膜が設けられていると、第１絶縁層と第２絶縁層との間の密着性を向上させることができる。
請求項１７に記載のインターポーザーは、無機材料からなる第１絶縁層と、
上記第１絶縁層に形成されている第１ランドと、
上記第１絶縁層に形成されている第２ランドと、
上記第１絶縁層に形成されていて、上記第１ランドと上記第２ランドとを電気的に接続する第１配線と、
上記第１絶縁層、上記第１ランド、上記第２ランド及び上記第１配線の第１面上に形成されていて、上記第１ランドに接続される第１ビア導体用の第１開口部及び上記第２ランドに接続される第２ビア導体用の第２開口部を有する第２絶縁層と、
上記第２絶縁層上に形成されていて、上記第１電子部品を搭載するための第１パッドと、
上記第２絶縁層上に形成されていて、上記第１電子部品に並設される第２電子部品を搭載するための第２パッドと、
上記第２絶縁層上に形成されている第２配線と、
上記第１開口部に形成されていて、上記第１ランドと上記第１パッドとを電気的に接続する第１ビア導体と、
上記第２開口部に形成されていて、上記第２ランドと上記第２配線とを電気的に接続する第２ビア導体と、からなり、
上記第１パッドと上記第２パッドとは、上記第１配線と上記第２配線とを介して電気的に接続されていて、上記第２配線は、上記第１配線よりも配線長が長く、断面積が大きいことを特徴とする。
請求項１７に記載の、第二の本発明のインターポーザーには、無機材料からなる第１絶縁層が設けられており、第１絶縁層には、第１ランド及び第２ランドが形成されている。そして、上記第１ランドと上記第２ランドは、第１絶縁層に形成された第１配線を介して電気的に接続されている。
また、第１絶縁層の第１面側上の第２絶縁層上には、第２配線が形成されている。この第２配線は第１配線よりも配線長が長く、断面積が大きい。換言すると、第２配線は第１配線よりも単位長さ当たりの配線抵抗が小さい。
すなわち、第１電子部品と第２電子部品との間の配線は、微細な引き回しを行う第１配線と、第１配線よりも単位長さ当たりの配線抵抗が小さい第２配線とよりなる。これら第１電子部品と第２電子部品との間の配線において、例えば第１電子部品の接続端子間で必ず必要となる微細な引き回しのみを第１配線で行い、第１電子部品と第２電子部品との間の配線の大部分を第２配線で構成することで、配線抵抗を効果的に低減することが可能となる。ひいては、大容量信号伝送に適したインターポーザーとすることができる。
さらに、第１絶縁層の第１配線で微細な引き回しが可能となることで、層数を増やして徐々に配線をファンアウトさせる必要がなく、少ない層数で電子部品のファイン化に対応することが可能となる。
また、第二の本発明のインターポーザーは、第２絶縁層上に、第１電子部品を搭載するための第１パッド及び第２電子部品を搭載するための第２パッドを有する。
そのため、第１絶縁層の第１面側に複数の電子部品を電気的に接続された状態で搭載することができる。
また、第二の本発明のインターポーザーは、支持基板を有さず、少ない層数で配線の引き回しが行われているため、厚さの薄いインターポーザーとなる。そのため、電子部品を搭載した際の実装高さを低くすることができる。
請求項１８に記載のインターポーザーは、請求項１７に記載のインターポーザーにおいて、
上記第１絶縁層に形成されてなる第３ランドと、
上記第１絶縁層に形成されてなる第４ランドと、
上記第１絶縁層に形成されていて、上記第３ランドと上記第４ランドとを電気的に接続する第３配線と、
上記第２絶縁層に形成されている、上記第３ランドに接続される第３ビア導体用の第３開口部と、
上記第１絶縁層、上記第１～第４ランド、上記第１配線及び上記第３配線の第２面上に設けられ、上記第４ランドに接続される第４ビア導体用の第４開口部を有する第３絶縁層と、
上記第２絶縁層上に形成されていて、第１電子部品を搭載するための第３パッドと、
上記第３絶縁層上に形成されていて、第３電子部品を搭載するための第４パッドと、
上記第３絶縁層上に形成されている第４配線と、
上記第３開口部に形成されていて、上記第３パッドと上記第３ランドとを接続する第３ビア導体と、
上記第４開口部に形成されていて、上記第４配線と上記第４ランドとを接続する第４ビア導体と、をさらに備え、
上記第３パッドと上記第４パッドとは、上記第３配線と上記第４配線とを介して電気的に接続されていて、上記第４配線は、上記第３配線よりも配線長が長く、断面積が大きい。
請求項１８に記載のインターポーザーにおいては、第１絶縁層の第１面側に第１電子部品及び第２電子部品を、第１絶縁層の第２面側に第３電子部品を搭載することができる。
第１絶縁層には、第３ランド及び第４ランドがさらに形成されている。そして、上記第３ランドと上記第４ランドは、第１絶縁層に形成された第３配線を介して電気的に接続されている。
また、第１絶縁層の第２面側上の第３絶縁層上には、第４配線が形成されている。この第４配線は、上記第３配線よりも配線長が長く、断面積が大きい。
すなわち、第１電子部品と第３電子部品との間の配線は、微細な引き回しを行う第３配線と、第３配線よりも単位長さ当たりの配線抵抗が小さい第４配線とよりなる。
このように配線が形成されていると、第３配線を用いて微細な配線の引き回しを行い、第１電子部品と第３電子部品との間の配線の大部分を第４配線で構成することで、配線抵抗を効果的に低減することが可能となる。ひいては、大容量信号伝送に適したインターポーザーとすることができる。
また、請求項１９に記載のインターポーザーでは、上記第２配線は、上記第１配線よりも単位長さあたりの配線抵抗が小さい。
請求項２０に記載のインターポーザーでは、上記第１電子部品と上記第２電子部品との間を接続する全配線長に対する上記第２配線の長さの割合は６０～９０％である。
また、請求項２１に記載のインターポーザーにおいては、上記第１配線の厚みに対する上記第２配線の厚みの割合は１より大きく１５以下である。
また、請求項２２に記載のインターポーザーでは、上記第２絶縁層は有機材料からなる。
請求項２３に記載のインターポーザーでは、上記第２ランドは上記第１パッドの形成領域の外側に設けられている。
また、請求項２４に記載のインターポーザーでは、上記第１配線はダマシン法により形成されており、上記第２配線はセミアディティブ法により形成されている。
請求項２５に記載のインターポーザーでは、上記第１配線のＬ／Ｓは、上記第２配線のＬ／Ｓよりも小さい。
また、請求項２６に記載のインターポーザーでは、上記第１絶縁層、上記第１ランド、上記第２ランド及び上記第１配線からなる表面は平坦である。
また、請求項２７に記載のインターポーザーでは、上記第１ランドの径は上記第１ビア導体の径よりも大きい。
また、請求項２８に記載のインターポーザーでは、上記第１ランドの径は上記第１ビア導体の径と等しい。
請求項２９に記載のインターポーザーでは、さらに、上記第１パッド上及び上記第２パッド上にそれぞれ開口を有する第１保護膜が設けられている。また、請求項３０に記載のインターポーザーでは、上記第４パッド上に開口を有する第２保護膜が設けられている。
請求項３１に記載のインターポーザーでは、上記第１絶縁層が複数設けられている。また、請求項３２に記載のインターポーザーでは、上記第１絶縁層と上記第２絶縁層の間に、無機膜が設けられている。
請求項３３に記載のインターポーザーの製造方法は、支持基板上に、無機材料よりなる第１絶縁層を形成する工程と、
上記第１絶縁層に第１配線を形成する工程と、
上記第１絶縁層の第１面側に第２絶縁層を形成する工程と、
上記第２絶縁層上に、上記第１配線よりも配線長が長くて厚みが大きい第２配線を形成する工程と、
上記支持基板を除去する工程と、を有することを特徴とする。
請求項３３に記載のインターポーザーの製造方法によると、微細な引き回しを行う第１配線と、第１配線よりも単位長さ当たりの配線抵抗が小さい第２配線とを有するインターポーザーを製造することができる。
このようなインターポーザーは、第１絶縁層の第２面側に搭載される第１電子部品と第１絶縁層の第１面側に搭載される第２電子部品との間の配線において、例えば第１電子部品の接続端子間で必ず必要となる微細な引き回しのみを第１配線で行い、第１電子部品と第２電子部品との間の配線の大部分を第２配線で構成することで、配線抵抗を効果的に低減することが可能となる。ひいては、大容量信号伝送に適したインターポーザーとすることができる。
また、請求項３３に記載のインターポーザーの製造方法によると、インターポーザーに形成する配線層を少なくすることができ、さらに、支持基板を除去するため、厚さの薄いインターポーザーを製造することができる。
このようなインターポーザーは、電子部品を搭載した際の実装高さの低いインターポーザーとすることができる。
請求項３４に記載のインターポーザーの製造方法においては、上記第２配線をセミアディティブ法で形成する。
セミアディティブ法を用いることによって、第１配線よりも配線長が長くて厚みが大きい（単位長さ当たりの配線抵抗が小さい）第２配線を簡便且つ低コストで形成することができる。
また、請求項３５に記載のインターポーザーの製造方法においては、上記第１配線をダマシン法で形成する。
ダマシン法を用いることによって、微細な引き回しを行う第１配線を精度よく形成することができる。さらに、平坦性の高い配線を形成することが可能となる。
請求項３６に記載のインターポーザーの製造方法においては、上記第１絶縁層の第１面側に無機膜を形成する。
無機膜を形成することよって、無機膜の上に第２絶縁層を形成した際に第１絶縁層と第２絶縁層との間の密着性を向上させることができる。
請求項３７に記載のインターポーザーの製造方法は、上記第１絶縁層に第３配線を形成する工程と、
上記第１絶縁層の第２面側に第３絶縁層を形成する工程と、
上記第３絶縁層上に、上記第３配線よりも配線長が長くて厚みが大きい第４配線を形成する工程をさらに有する。
請求項３７に記載のインターポーザーの製造方法によると、微細な引き回しを行う第３配線と、第３配線よりも単位長さ当たりの配線抵抗が小さい第４配線とを有するインターポーザーを製造することができる。
このようなインターポーザーは、第１絶縁層の第２面側に第１電子部品及び第３電子部品を、第１絶縁層の第１面側に第２電子部品を搭載することができる。
以下、本発明の実施形態を説明する。
図１は、本発明のインターポーザーが用いられる態様の一例を模式的に示す断面図である。
本実施形態のインターポーザー１には、図１に示すように、第１電子部品５０、第２電子部品７０（各電子部品は、ロジック及び／又はメモリ等の半導体素子を含む）が搭載され、さらに、プリント配線板２００（例えばマザーボード）と接続される。本発明のインターポーザーは、複数の電子部品同士を接続する配線を有している。
電子部品５０及び電子部品７０とインターポーザー１は、バンプ４２及びバンプ６２を介して接続されており、インターポーザー１とプリント配線板２００はバンプ１１０を介して接続されている。
以下、第一の本発明のインターポーザー及びインターポーザーの製造方法について説明する。第一～第七実施形態は、第一の本発明のインターポーザー及びインターポーザーの製造方法の一実施形態である。
（第一実施形態）
図２は、第一実施形態のインターポーザーの一例の一部分を模式的に示す斜視断面図である。
図２では、有機絶縁層及び保護膜の内部を示すために、有機絶縁層及び保護膜を透過させた状態を模式的に示している。また、第１電子部品とバンプ、第１パッド（第１ランド）との位置関係を示すために、第１電子部品の封止樹脂を透過させた状態を模式的に示している。なお、本明細書における他の斜視断面図においても、同様である。
図３は、図２に示すインターポーザーのＡ－Ａ線断面図であり、第１配線と第２配線を含ように切断した断面を示している。
本実施形態のインターポーザー１は、無機材料よりなる第１絶縁層２０と、第１絶縁層の内部に形成された第１配線２１と、第１絶縁層等からなる層の第１面上（図２の上側）に形成された、有機材料よりなる第２絶縁層３０と、第１絶縁層等からなる層の第２面側（図２の下側）に設けられた第１保護膜４０と、第２絶縁層上に形成された第２配線３１と、第２絶縁層上に設けられた第２保護膜６０とを有する。
ちなみに、図２及び図３には、第１保護膜上（図２の下側）に第１電子部品５０が搭載され、第２保護膜上（図２の上側）に第２電子部品７０が搭載された様子を示している。
以下、これら各部位の詳細について、図２及び図３を参照して、順次説明する。
まず、第１絶縁層及びその周辺の構成について説明する。
本実施形態における第１絶縁層２０は、ＳｉＯ２（二酸化珪素）、Ｓｉ３Ｎ４（窒化珪素）等の無機材料よりなる層である。具体的な層構成の一例については本実施形態のインターポーザーの製造方法の項で説明する。
第１ランド２２は、第１絶縁層２０に形成された複数の凹部のうちの１つに形成されている。本実施形態において、第１ランド２２の第２面側は第１電子部品５０を搭載するためのバンプ４２に接続されている。すなわち、第１ランド２２は第１電子部品５０を搭載するための第１パッドとしても機能する。
第２ランド２３は、第１絶縁層２０に形成された複数の凹部のうちの１つに形成されている。第２ランド２３は、後述する第２絶縁層３０の第１開口部の下に位置しており、第２ランド２３の第１面側は後述する第１ビア導体３２と接続されている。
また、第２ランド２３は、第１パッドの形成領域外に位置している。
第１配線２１は、第１絶縁層２０の内部に形成されており、第１パッド（第１ランド２２）と第２ランド２３とを電気的に接続している。
第１パッドの形成領域に対して、第２ランド２３が外側に位置していることから、第１配線２１によって、第１電子部品５０と接続された配線を第１パッドの形成領域（第１電子部品５０の投影領域）の外側に引き出すことができる。
本実施形態において、第１パッド（第１ランド２２）、第２ランド２３及び第１配線２１はダマシン法によって形成されており、第１パッド（第１ランド２２）、第２ランド２３及び第１配線２１は銅めっき及び銅めっきの下のシード層からなる。シード層の構成の一例については本実施形態のインターポーザーの製造方法の項で説明する。
また、第１配線２１のＬ／Ｓは後述する第２配線３１のＬ／Ｓと比べて小さくなっている。
なお、第１配線２１のＬ／Ｓは、第１パッドの形成領域内での配線の引き回しが可能な範囲であれば特に限定されるものではない。Ｌ／Ｓ＝１μｍ／１μｍ程度であることが望ましいが、それよりもファインであってもよい。
この第１配線２１の厚みは、後述する第２配線の厚みよりも小さい。本実施形態における第１配線２１の厚みは特に限定されるものではないが、２μｍ以下であることが好ましい。第１配線２１の厚みが２μｍ以下の場合、配線のファイン化が可能となるほか、プロセスが容易となり、コスト低減が図られる。
また、第１パッド（第１ランド２２）、第２ランド２３及び第１配線２１はダマシン法によって形成されているため、第１絶縁層２０、第１パッド（第１ランド２２）、第２ランド２３及び第１配線２１からなる表面は平坦になっている。
また、本実施形態においては、第２ランド２３の径は後述する第１ビア導体３２の径よりも大きくなっている。なお、ランドの径とビア導体の径を比較する際には、ランドとビア導体が接触する面どうしの径を比較すればよい。
次に、第２絶縁層及びその周辺の構成について説明する。
第２絶縁層３０は、有機材料よりなり、第１絶縁層２０、第１パッド（第１ランド２２）、第２ランド２３及び第１配線２１からなる層の第１面側に形成されている。
この第２絶縁層３０の内部には、第１ビア導体３２が形成されている。さらに、第２絶縁層３０上には、第２配線３１と、第２パッド３３が形成されている。
第２絶縁層３０は、第１開口部（図７（ｂ）参照）を有する。この第１開口部には第１ビア導体３２が形成されており、第１ビア導体３２の底面は第２ランド２３と接続されている。
第２配線３１は、第２絶縁層３０の上に形成されており、第２配線３１は第１ビア導体３２と電気的に接続されている。すなわち、第２配線３１と第２ランド２３とは第１ビア導体３２を介して電気的に接続されている。
第２電子部品７０を搭載するための第２パッド３３は、第２絶縁層３０の上に形成されている。第２パッド３３は第２配線３１と一体化しており、第２パッド３３と第２配線３１は電気的に接続されている。
第２絶縁層３０は、熱硬化性樹脂、感光性樹脂、熱硬化性樹脂の一部に感光性基が付与された樹脂、熱可塑性樹脂、又は、これらの樹脂を含む樹脂複合体等からなる層である。
具体的には、感光性ポリイミド樹脂からなることが望ましい。
第１ビア導体３２、第２配線３１及び第２パッド３３は、銅めっき及び銅めっきの下のシード層１２９（図３参照）からなる。
シード層の構成の一例については本実施形態のインターポーザーの製造方法の項で説明する。
本実施形態において、第１ビア導体３２、第２配線３１及び第２パッド３３はセミアディティブ法によって形成されており、第２配線３１のＬ／Ｓは第１配線２１のＬ／Ｓと比べて大きくなっている。本実施形態における第２配線のＬ／Ｓは、Ｌ／Ｓ＝３μｍ／３μｍだが、これに限定されるものではない。第２配線のＬ／Ｓは、第２配線の本数及び第２配線が形成される領域の面積等に応じて適宜決定すればよい。
第２配線３１は、第１配線２１よりも厚みが大きい。本実施形態における第２配線３１の厚みは、特に限定されるものではないが、２μｍより大きく、３０μｍ以下であることが好ましい。第２配線３１の厚みがこの範囲の場合、インターポーザーの反りが好適に抑制される。さらに、第２配線３１の配線抵抗を低減させることが可能となる。加えて、インターポーザーの厚みも増大することもない。なお、第２配線の厚みは、その長さ方向における任意の１０箇所の断面に基づいて走査型電子顕微鏡を用いて測定して得られた各々の値の平均値を意味する。第１配線の厚みに関しても同様である。
また、第１配線の厚みに対する第２配線の厚みの割合は、１より大きく１５以下である。第１配線の厚みに対する上記第２配線の厚みの割合が１未満の場合は、インターポーザーの剛性が充分に確保されず、半導体素子とインターポーザーとの間の熱膨張係数の相違に起因してインターポーザーに反りが生じる可能性がある。一方、第１配線の厚みに対する上記第２配線の厚みの割合が１５を超える場合は、仮に配線幅が同じだと仮定すると第２配線のアスペクト比が大きくなってしまい、例えば熱履歴により有機絶縁層が膨張収縮した際にはその有機絶縁層の膨張収縮に第２配線が容易に追従してしまい、有機絶縁層に対する第２配線の密着性が低下する可能性がある。
次に、第１保護膜及び第１保護膜の周辺の構成について説明する。
第１保護膜４０は、第１絶縁層２０、第１パッド（第１ランド２２）、第２ランド２３及び第１配線２１からなる層の第２面側に設けられた絶縁膜である。
本実施形態における第１保護膜４０の材料は特に限定されないが、内部の配線層を好適に保護するといった観点から、樹脂が好ましい。この樹脂としては、上記第２絶縁層と同様のものが挙げられる。なお、具体的な構成の一例については本実施形態のインターポーザーの製造方法の項で説明する。
第１保護膜４０は、第１パッド（第１ランド２２）を部分的に露出させる開口４１を有している。すなわち、第１パッド（第１ランド２２）の外縁部が第１保護膜により被覆されている。
そして、開口４１には、バリアメタル層１３４を介してはんだよりなるバンプ４２が形成されている。このバンプ４２を介して、第１電子部品５０がインターポーザーに接続されている。
次に、第２保護膜及び第２保護膜の周辺の構成について説明する。
第２保護膜６０は、第２絶縁層上及び第２配線上に形成されている。第２保護膜６０は、第２パッド３３を部分的に露出させる開口６１を有している。
すなわち、図３に示すように、第２パッド３３の外縁部は、第２保護膜６０により被覆されている。
第２保護膜６０の材料は特に限定されるものではないが、第２絶縁層との密着性の観点から、有機材料であることが好ましい。
そして、開口６１には、バリアメタル層１３２（図３参照）を介してはんだよりなるバンプ６２が形成されており、このバンプ６２を介して第２電子部品７０がインターポーザーに接続されている。
図２に示す本実施形態のインターポーザーでは、第１電子部品５０の側から、第１パッド（第１ランド２２）、第１配線２１、第２ランド２３、第１ビア導体３２、第２配線３１、第２パッド３３、第２電子部品７０の順で配線が順次接続されている。
すなわち、第１電子部品５０が搭載される第１パッド（第１ランド２２）から、第１配線２１を用いて他の第１ランド間の配線の引き回しが行われ、第１パッド（第１ランド２２）の形成領域の外側にある第２ランド２３まで配線が引き出されている。
そして、第２ランド２３から第２絶縁層上の第２配線３１に第１ビア導体３２を介して配線が引き上げられて、第２配線３１を介して、第１電子部品５０と第２電子部品７０との間の大部分の接続がなされている。
第１電子部品５０と第２電子部品７０の間の配線において、第２配線３１の長さは第１配線２１の長さよりも長くなっている。このようにすることによって、２つの電子部品間の配線の配線抵抗をより小さくすることができ、大容量信号伝送に適したインターポーザーとすることができる。
特に、第１電子部品と第２電子部品との間を接続する全配線長に対する第２配線の長さの割合が６０～９０％であることが望ましい。
なお、本実施形態においては、第１電子部品と第２電子部品の間の配線において第１配線と第２配線はそれぞれ１本ずつであるが、複数の第１配線又は第２配線を介して第１電子部品と第２電子部品が電気的に接続されている場合は、各配線の長さの合計長さ同士を比較して、上記割合を算出すればよい。
続いて、本実施形態のインターポーザーについて、上面図を用いて説明する。
図４は、第一実施形態のインターポーザーの一例の一部分を模式的に示す上面図である。
図４においては、第１絶縁層や第２絶縁層の内部の配線の様子が見えるように、各層を透過させて模式的に示している。
図４は、第１パッド形成領域及びその近傍を示しており、図４に示した領域の外側（上方）に第２電子部品が存在している。
第１パッド形成領域Ｒには、第１パッド（第１ランド２２）が複数形成されており、すなわち、図４に示す円形の領域のそれぞれが第１電子部品の電極が接続される部位である。各第１パッド（第１ランド２２）には第１配線２１が接続されており、第１配線２１は第１パッド形成領域の外側に引き出されて第２ランド２３と接続されている。
各第２ランド２３の上には第１ビア導体３２が形成され、各第１ビア導体３２には第２配線３１がそれぞれ接続されている。
第２配線３１は、図面の外（上方）に存在する図示しない第２パッドと一体化している。
図４に示すように、本実施形態においては、第１パッド（第１ランド２２）のピッチαに比べて第１ビア導体３２のピッチβが相対的に大きくなっている。
また、本実施形態においては、第１配線２１のＬ／Ｓは１μｍ／１μｍ、第２配線３１のＬ／Ｓは３μｍ／３μｍであり、第２配線３１の幅は第１配線２１よりも大きくなっている。
本実施形態のインターポーザーは、その両面に複数の電子部品を複数種類搭載することができる。電子部品の数及び種類は特に限定されるものではないが、本実施形態に示すインターポーザーには、第２面側にロジックが１つ、第１面側にメモリが１つ搭載されている。
そして、第２面側のロジックと第１面側のメモリとの間の配線が、これまで説明した第１配線及び第２配線によって構成されている。
図５は、ロジックとメモリとの間の領域を拡大した上面図である。
図５には、ロジック及びメモリから引き出される配線の一部を模式的に示している。
図５に示す領域では、ロジック１５０の側の第１パッド（第１ランド２２）に第１配線２１が接続され、ロジック１５０のパッドの形成領域の外側にある第２ランド２３まで第１配線２１が引き出されている。
第２ランド２３には、第１ビア導体３２を介して第２配線３１が接続されており、第２配線３１はメモリ１７０の側に伸びて、メモリ１７０の側の第２パッド３３と接続されており、この第２配線を介してロジック１５０の側の配線とメモリ１７０の側の配線が接続されている。
図５から明らかなように、第１配線２１のＬ／Ｓは第２配線３１のＬ／Ｓよりも小さくなっており、また、第２配線３１の長さは第１配線２１よりも長くなっている。すなわち、ロジック１５０とメモリ１７０との間の配線の大部分が第２配線３１によって形成されていることとなる。
以下、本実施形態のインターポーザーの製造方法について図面を用いて説明する。
なお、この製造方法の説明に用いる各図面では、図面の左側に第１電子部品が搭載される領域付近の配線を、右側に第２電子部品が搭載される領域付近の配線を示している。
各図面に示していない領域についても、同様の方法で配線を形成することができる。
図６（ａ）、図６（ｂ）及び図６（ｃ）、並びに、図７（ａ）、図７（ｂ）、図７（ｃ）及び図７（ｄ）は、第一実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。
まず、図６（ａ）に示すように、支持基板１００の上に第１絶縁層１２０（Ｓｉ３Ｎ４層１２２及び第１ＳｉＯ２層１２３）を成膜する。
支持基板１００としてはシリコンウェハを用い、シリコンウェハ１００の上面に、Ｓｉ３Ｎ４層１２２及びＳｉＯ２層１２３をそれぞれＣＶＤ（化学気相成長）法によって成膜する。
次に、レジスト１２４を塗布し、露光、現像することにより、ＳｉＯ２層１２３及びその下のＳｉ３Ｎ４層１２２を貫通する開口を形成する所定位置のレジスト１２４を除去する。
これらの工程をまとめて図６（ｂ）に示している。
次に、ドライエッチング（反応性イオンエッチング）を行い、レジスト１２４の形成されていない部分のＳｉＯ２層１２３及びその下のＳｉ３Ｎ４層１２２をエッチングする（図６（ｃ）参照）。
次に、図７（ａ）に示すように、ＳｉＯ２層１２３の表面、開口の側面及び開口から露出するシリコン１００表面にシード層１２６を、例えばスパッタリングにより形成する。本実施形態では、シード層１２６は、下から順にＴａＮ、Ｔａ、Ｃｕのスパッタ膜により構成されるが、これに限定されるものではない。
次に、図７（ｂ）に示すように、シード層１２６を給電層として電解銅めっきを行い電解銅めっき層１２７を形成する。電解銅めっきは、従来公知の方法により行えばよい。
次に、図７（ｃ）に示すように、ＣＭＰ（化学機械研磨）を行って、電解銅めっき層１２７の一部、及び、ＳｉＯ２層１２３表面のシード層１２６を除去する。
なお、ＣＭＰは従来のダマシン法において知られている方法及び装置を用いて行えばよい。
そして、ＣＭＰを行った後に残った電解銅めっき層が、第１パッド２２（第１ランド）、第２ランド２３、及び、第１配線２１となる。
また、このときに表面に露出した面が、第１絶縁層、第１パッド（第１ランド）、第２ランド及び第１配線からなる層の第１面となる。
以上の工程によって、第１絶縁層、第１パッド（第１ランド）、第２ランド、及び、第１配線を形成することができる。
なお、図７（ｃ）においては、第２ランド２３と第１配線２１とを一体化させて示している。
次いで、図７（ｄ）に示すように、表面に例えばＳｉ３Ｎ４層等の無機層１２５を例えばＣＶＤにより形成する。この無機層１２５は、第２絶縁層と、第１絶縁層との密着性を高める目的で設けられる。
図８（ａ）、図８（ｂ）及び図８（ｃ）及び、図８（ｄ）並びに図９（ａ）、図９（ｂ）及び図９（ｃ）は、第一実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。
まず、図８（ａ）に示すように、第１絶縁層、第１パッド（第１ランド）、第２ランド及び第１配線からなる層の第１面上に有機絶縁層からなる第２絶縁層３０を形成し、図８（ｂ）に示すように開口（第１開口部１２８）を形成する。
第２絶縁層３０を形成する方法としては、例えば未硬化の感光性ポリイミド樹脂をロールコーター等を用いて塗布する方法等を用いることができる。
開口を形成する方法としては、露光現像処理を用いることができる。本実施形態においては、開口は第２ランド２３の上に形成され、この開口は第１開口部１２８となる。
次いで、図８（ｃ）に示すように、第１開口部から露出する無機層を、例えば反応性イオンエッチングにより除去する。
次に、図８（ｄ）に示すように第２絶縁層３０の表面（第１開口部１２８の壁面を含む）と、第１開口部１２８より露出した第２ランド２３の上面にシード層１２９を形成する。
シード層１２９は、例えばスパッタにより形成され、Ｔｉ及びＣｕよりなる。
次に、図９（ａ）に示すように、めっきレジスト１３０を設け、めっきレジスト１３０をマスクを介して露光、現像することによって、第２配線及び第２パッドを形成する位置のめっきレジスト１３０を除去する。
めっきレジストとしては、例えば感光性ドライフィルム等を使用することができる。
続いて、図９（ｂ）に示すように、シード層１２９を給電層として電解銅めっきを行って、めっきレジスト１３０が除去された部位に銅めっきを施す。これにより第２絶縁層３０内に第１ビア導体３２が形成され、さらに、第２絶縁層３０の上に第２配線３１及び第２パッド３３が形成される。
なお、図９（ｂ）においては、第１ビア導体３２、第２配線３１及び第２パッド３３を一体化させて示している。
次に、図９（ｃ）に示すように、残っためっきレジストを除去するとともに、除去しためっきレジストの下のシード層をエッチングによって除去する。このエッチング方法としては、第２配線を形成する電解銅めっきのオーバーエッチングを抑制するといった観点から、ドライエッチング（反応性イオンエッチング）が好ましい。
以上の工程により、第２絶縁層、第１ビア導体、第２配線、第２パッドを形成することができる。
図１０（ａ）及び図１０（ｂ）は、第一実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。
まず、第２絶縁層３０上にさらに別の有機絶縁層６０を形成する。そして、新たに形成した有機絶縁層の上であって、第２パッド３３の上にあたる部位に開口１３１を形成する。
この新たに形成した有機絶縁層が第２保護膜６０となる。
これらの工程をまとめて図１０（ａ）に示している。
第２保護膜６０としての有機絶縁層の材料としては、第２絶縁層３０として用いる有機絶縁層と同様の材料を用いることができる。また、開口１３１を形成する方法も、第１開口部１２８を形成する方法と同様の方法を用いることができる。
次に、図１０（ｂ）に示すように、第２保護膜６０に設けた開口１３１にバリアメタル層１３２を形成する。このバリアメタル層１３２は、例えば窒化タンタル及びタンタルを順次スパッタすることで形成される。なお、バリアメタル層の構成材料及び形成方法は特に限定されるものではない。
このような工程により、第２保護膜６０を形成することができる。なお、第２保護膜の形成及びバリアメタル層の形成については、必要に応じて行えばよい。
そして、図示は省略するが、保護膜の開口から露出するバリアメタル層１３２の表面にＮｉ／Ａｕめっきを施す。これは、後述するはんだ接合を行ったときに、はんだとパッドとの密着性を確保するためである。
続いて、インターポーザーへ第２電子部品を搭載する工程について説明する。
図１１（ａ）及び図１１（ｂ）は、インターポーザーに電子部品を搭載する工程の一例を模式的に示す断面図である。
まず、図１１（ａ）に示すように、パッド３３の上にはんだよりなるバンプ６２を形成する。
次に、このバンプ６２を介して第２電子部品７０をインターポーザーにフリップチップ実装する。
そして、電子部品７０とインターポーザーとの間にアンダーフィル樹脂７３を充填し、それを硬化させる。次いで、搭載した電子部品５０の周囲を封止樹脂７１で封止する。
搭載した第２電子部品７０の周囲を封止樹脂７１で封止することによって、第２電子部品７０の搭載を完了することができる。
これらの工程をまとめて図１１（ｂ）に示している。
なお、アンダーフィル樹脂及び封止樹脂としては、電子部品の封止に通常用いられる樹脂を用いればよい。
続いて、第２面側に第１保護膜を形成する工程について説明する。
図１２（ａ）、図１２（ｂ）及び図１２（ｃ）は、第一実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。
まず、図１２（ａ）に示すように、支持基板１００を剥離する。支持基板１００を剥離する方法は特に限定されるものではないが、研削とエッチングにより行うことができる。
まず、シリコンウェハからなる支持基板の第２面側（支持基板の表面が露出している面）を研削装置を用いて研削し、支持基板の厚さを薄くする。研削量は特に限定されるものではないが、支持基板の厚さが１００μｍ程度になるまで研削することが望ましい。
研削装置としては、シリコンウェハを研削するための研削装置を好適に用いることができる。
続いて、研削によって薄くした支持基板（シリコンウェハ）を水酸化カリウム等のエッチング液を用いてエッチングして全て除去する。エッチングに用いるエッチング液としては、シリコンウエハのエッチングに用いられるものであれば特に限定されるものではないが、例えば水酸化カリウム水溶液等を用いることができる。エッチングに用いる装置は、特に限定されるものではないが、シリコンウェハのウエットエッチングに用いられる装置を好適に用いることができる。
　ここで、図６（ａ）において支持基板１００（シリコンウェハ）上に無機絶縁層１２０を形成する前に、支持基板１００表面に剥離層を形成してもよい。この剥離層の材料としては、Ｃｕ、Ｎｉ等の金属であってもよく、或いは樹脂であってもよい。そうした場合、支持基板１００を剥離する際には、剥離層を介してインターポーザーと支持基板とを容易に分離することが可能となる。その手法としては特に限定されないが、剥離層が金属の場合はエッチングが用いられる。剥離層が樹脂の場合は例えば、アルカリ溶解等が挙げられる。こうした場合、支持基板１００（シリコンウェハ）を再度使用することができる。
続いて、図１２（ｂ）に示すように、第２面側に、第２保護膜６０と同様にして第１保護膜４０を形成し、第１パッド（第１ランド２２）の下にあたる部分に開口１３３を形成し、第１パッド（第１ランド２２）を第２面側から露出させる。
開口１３３を形成する方法としては、上記第２保護膜に開口を形成する際に用いた方法と同様の方法を用いることができる。
続けて、図１２（ｃ）に示すように、第１パッド（第１ランド２２）の下に設けた開口１３３にバリアメタル層１３４を形成する。バリアメタル層１３４の構成及び形成方法は、第２パッド３３の上に設けたバリアメタル層１３２の構成及び形成方法と同様とすることができる。
続いて、インターポーザーへ第１電子部品を搭載する工程について説明する。
図１３（ａ）及び図１３（ｂ）は、インターポーザーに電子部品を搭載する工程の一例を模式的に示す断面図である。
まず、図１３（ａ）に示すように、パッドの上にはんだよりなるバンプ４２を形成する。
次に、このバンプ４２を介して第１電子部品５０をインターポーザーにフリップチップ実装する。
そして、電子部品５０とインターポーザーとの間にアンダーフィル樹脂５３を充填し、それを硬化させる。次いで、搭載した電子部品５０の周囲を封止樹脂５１で封止する。
このように、搭載した第１電子部品５０の周囲を封止樹脂５１で封止することによって、第１電子部品５０の搭載を完了することができる。
これらの工程をまとめて図１３（ｂ）に示している。
以上の工程によって、第１電子部品５０及び第２電子部品７０が搭載されたインターポーザーを製造することができる。
なお、支持基板としてシリコンウェハを用いて、シリコンウェハ上にインターポーザーを形成した場合、インターポーザーの寸法に対して充分大きいシリコンウェハを用いることによって、１枚のシリコンウェハ上に複数のインターポーザーを形成することができる。
１枚のシリコンウェハ上に複数のインターポーザーを形成した場合は、第２電子部品を搭載する工程の後、又は、第１電子部品を搭載する工程の後といった適切な時期に、ダイシング等の方法によってシリコンウェハを個片に切断することによってインターポーザーごとに分割することができる。このようにすることによって、効率よくインターポーザーを製造することができる。
以下、本実施形態のインターポーザー及びインターポーザーの製造方法の作用効果について列挙する。
（１）本実施形態のインターポーザーは、第１絶縁層の第２面側に第１電子部品を搭載するための第１パッドを有し、第２絶縁層上には第２電子部品を搭載するための第２パッドを有する。
そのため、第１絶縁層の第１面側及び第２面側の両方に電子部品を電気的に接続された状態で搭載することができる。
（２）本実施形態のインターポーザーは、支持基板を有さず、少ない層数で配線の引き回しが行われているため、厚さの薄いインターポーザーとなる。そのため、電子部品を搭載した際の実装高さを低くすることができる。
（３）また、無機材料よりなる第１絶縁層に、第１パッド（第１ランド）、第２ランド及び第１配線が形成されており、第１配線が第１パッド（第１ランド）と第２ランドを電気的に接続している。
第１配線は、微細な引き回しを行うことのできる配線であるため、第１電子部品の接続端子間で必ず必要となる微細な引き回しを第１配線で行うことができる。
（４）また、第２ランドが第１パッドの形成領域の外側に設けられている。
そのため、第１電子部品の電極と電気的に接続される第１パッド（第１ランド）から、微細配線である第１配線を用いて第１ランド間を引き回し、第１パッドの形成領域（第１電子部品の投影領域）の外側に第１配線を引き出して第２ランドに接続させることができる。すなわち、微細配線の必要な領域から微細配線がそれほど必要でない領域にまで配線を引き出すことができる。
（５）また、第１絶縁層内に形成した微細配線を用いて配線の引き回しがされているため、配線の引き回しを行うために必要な層数を少なくしてファンアウトを達成することができる。そのため、少ない層数で電子部品のファイン化に対応することが可能となる。
（６）また、第２配線は第１配線よりも配線長が長く、厚みが大きくなっており、第２配線は第１配線よりも単位長さ当たりの配線抵抗が小さい。
第１パッド（第１ランド）と第２パッドを接続する配線が、単位長さあたりの配線抵抗が小さい配線である第２配線で主に接続されているため、２つの電子部品間の配線の配線抵抗が効果的に低減され、大容量信号伝送に適したインターポーザーとすることができる。
（７）また、第１パッド（第１ランド）、第２ランド及び第１配線はダマシン法によって形成されているため、第１絶縁層、第１パッド（第１ランド）、第２ランド及び第１配線からなる表面は平坦になっている。そのため、その表面の上に第２絶縁層、第１ビア導体、及び、第２配線等が精度よく形成することができ、且つ、平坦性の高いインターポーザーとすることができる。
（８）また、上記第１パッドの上に開口を有する第１保護膜が設けられており、かつ、上記第２パッドの上に開口を有する第２保護膜が設けられている。そのため、内方の配線層を好適に保護することが出来る。
（９）また、第１絶縁層及び第２絶縁層がそれぞれ一層ずつ設けられているため、インターポーザー全体の厚さが薄く、電子部品を搭載した際の実装高さの低い基板とすることができる。また、電子部品間の配線長を極力短くすることができるといった観点で、配線抵抗の低減が可能となる。
（１０）また、第１絶縁層と第２絶縁層の間に、無機膜が設けられているため、第１絶縁層と第２絶縁層との間の密着性を向上させることができる。
（１１）また、本実施形態のインターポーザーの製造方法では、第１配線をダマシン法により形成する工程と、第２配線をセミアディティブ法により形成する工程を行う。
これにより、微細な引き回しを行う第１配線を精度よく形成し、、第１配線よりも配線長が長くて厚みが大きい（単位長さ当たりの配線抵抗が小さい）第２配線を簡便且つ低コストで形成してインターポーザーを製造することができる。
従って、本実施形態のインターポーザーの製造方法によると、第１電子部品と第２電子部品との間の配線において、例えば第１電子部品の接続端子間で必ず必要となる微細な引き回しが第１配線で行われ、第１電子部品と第２電子部品との間の配線の大部分が第２配線で構成されて、配線抵抗が効果的に低減された、大容量信号伝送に適したインターポーザーを製造することができる。
（１２）また、本実施形態のインターポーザーの製造方法では、支持基板を除去し、第１絶縁層の第２面側にさらに開口を形成する。
このようにすることによって、実装高さを低くすることができ、第１絶縁層の第１面側及び第２面側の両方に電子部品を電気的に接続された状態で搭載することができるインターポーザーを製造することができる。
（第二実施形態）
以下、第一の本発明の一実施形態である第二実施形態について説明する。
図１４は、第二実施形態のインターポーザーの一例の一部分を模式的に示す斜視断面図である。
本実施形態のインターポーザー２は、第一実施形態のインターポーザーにおいて、さらに、第１絶縁層の第２面側に設けられた第３絶縁層８０と、第３絶縁層８０の上（図１４の下側）に設けられた第１保護膜９０とを有する。
ちなみに、図１４には、第１保護膜９０の上に第１電子部品５０及び第３電子部品５２が搭載された様子を示している。
また、第１ランド２２と第１電子部品５０との接続の形態が第一実施形態とは異なっている。
本実施形態のインターポーザー２においては、第１絶縁層２０に、第１ランド２２、第２ランド２３に加えて、第３ランド２６及び第４ランド２７が形成されており、第３ランド２６及び第４ランド２７は第３配線２５によって電気的に接続されている。これらは、ダマシン法によって形成されている。
第１電子部品５０と接続されるパッドの形成領域（第１電子部品の投影領域）に対して、第３ランド２６が内側に、第４ランド２７が外側に位置していることから、第３配線２５によって、第１電子部品５０と接続された配線を第１電子部品の投影領域の外側に引き出すことができる。
第１絶縁層２０、第１ランド２２、第２ランド２３及び第１配線２１等からなる層の第２面側には、第３絶縁層８０が形成されている。
この第３絶縁層の内部には、第２ビア導体８１、第３ビア導体８２及び第４ビア導体８３が形成されている。さらに、第３絶縁層８０上（図１４の下側）には、第４配線８４、第１パッド８５、第３パッド８６、及び第４パッド８７が形成されている。
第３絶縁層は、第２開口部、第３開口部及び第４開口部を有し、各開口部にはそれぞれ第２ビア導体８１、第３ビア導体８２及び第４ビア導体８３が形成されている。
第２ビア導体８１、第３ビア導体８２、第４ビア導体８３の底面（図１４の上側）は、それぞれ第１ランド２２、第３ランド２６、第４ランド２７と接続されている。
第３絶縁層８０上には、第１パッド８５、第３パッド８６が形成されており、それぞれ第２ビア導体８１、第３ビア導体８３の上面（図１４の下側）と接続されている。
この第１パッド８５及び第３パッド８６は、第１電子部品５０を搭載するためのパッドであり、本実施形態においては第１パッドと第１ランドは分離している。
第４配線８４は、第３絶縁層８０上に形成されており、第４配線８４は第４ビア導体８３と電気的に接続されている。すなわち、第４配線８４は第４ビア導体８３を介して第３配線２５に接続されている。
第３電子部品５２を搭載するための第４パッド８７は、第３絶縁層８０上に形成されている。第４パッド８７は第４配線８４と一体化しており、第４パッド８７と第４配線８４は電気的に接続されている。
第１保護膜９０は、第３絶縁層８０上及び第４配線８４上に形成されている。第１保護膜の構成は第２絶縁層３０の上に設けられている第２保護膜６０と同様である。
第１保護膜９０は、第１パッド８５、第３パッド８６、第４パッド８７をそれぞれ部分的に露出させる開口９１を有している。
すなわち、各パッドの外縁部が第１保護膜により保護されている。
そして、開口９１にはバリアメタル層１４３（図２０（ｂ）参照）を介してしてはんだよりなるバンプ９２が形成されており、このバンプ９２を介して電子部品がインターポーザーに接続されている。
図１４に示す本実施形態のインターポーザーでは、第１電子部品５０の側から、第３電子部品５２の側に向かって、第３パッド８６、第３ビア導体８２、第３ランド２６、第３配線２５、第４ランド２７、第４ビア導体８３、第４配線８４、第４パッド８７、第３電子部品５２の順で配線が順次接続されている。
すなわち、第１電子部品５０が搭載される第３パッド８６と接続された第３ランド２６から、第３配線２５を用いて配線の引き回しが行われ、第１電子部品５０と接続されるパッドの形成領域（第１電子部品の投影領域）の外側にある第４ランド２７まで配線が引き出されている。
そして、第４ランド２７から第３絶縁層上の第４配線８４に第４ビア導体８３を介して配線が引き上げられて、第４配線８４を介して、第１電子部品５０と第３電子部品５２との間の大部分の接続がなされている。
また、第１電子部品５０と第２電子部品５２との間の配線は、第一実施形態において第１ランドと第１パッドが同じ部材からなっていた部位が、第１パッド８５、第２ビア導体８１、第１ランド２２に分かれており、これらが電気的に接続されている他は、第一実施形態と同様である。
以下、本実施形態のインターポーザーの製造方法について図面を用いて説明する。
本実施形態の製造方法では、第１ランドや第１配線と同様にして第３ランド、第４ランド、及び、第３配線を形成する他は第一実施形態のインターポーザーの製造方法と同様にして、図１１（ｂ）に示すような第２電子部品の搭載までを行い、その後、第２面側への開口の形成、第２面側への第３絶縁層及び第４配線等の形成を行う。さらに、第１電子部品の搭載及び第３電子部品の搭載を行う。
以後、これらの各工程について説明する。
図１５は、第二実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。
本実施形態においては、第一実施形態における図１１（ｂ）に示すような第２電子部品を搭載したインターポーザーに対して、図１５に示すように、支持基板を剥離することによって、第１ランド２２を第２面側から露出させる。
支持基板を剥離する方法としては、第一実施形態と同様の方法を用いることができる。
図１６（ａ）、図１６（ｂ）、図１７（ａ）、図１７（ｂ）、図１８（ａ）及び図１８（ｂ）は、第二実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。
まず、図１６（ａ）に示すように第１絶縁層２０、第１ランド２２、第２ランド２３及び第１配線２１等からなる層の第２面上に有機絶縁層からなる第３絶縁層８０を形成し、さらに、図１６（ｂ）に示すように開口（第２開口部１４０）を形成する。このとき、同時に図示しない第３開口部及び第４開口部を形成する。
第２開口部１４０、第３開口部及び第４開口部はそれぞれ第１ランド２２、第３ランド（図示せず）、第４ランド（図示せず）の下に形成される。
次に、図１７（ａ）に示すように第３絶縁層８０の表面（各開口部の壁面を含む）と、各開口部より露出した各ランドの上面にシード層１４１を形成する。
次に、図１７（ｂ）に示すように、めっきレジスト１４２を設け、めっきレジストをマスクを介して露光、現像することによって、第４配線、第１パッド、第３パッド及び第４パッドを形成する位置のめっきレジスト１４２を除去する。
続いて、図１８（ａ）に示すように、シード層１４１を給電層として電解銅めっきを行って、めっきレジスト１４２が除去された部位に銅めっきを施す。これにより第３絶縁層８０内に第２ビア導体８１、第３ビア導体（図示せず）及び第４ビア導体（図示せず）が形成される。
さらに、第３絶縁層８０上には第４配線（図示せず）、並びに、第１パッド８５、第３パッド（図示せず）及び第４パッド（図示せず）が形成される。
続いて、図１８（ｂ）に示すように、残っためっきレジストを除去するとともに、除去しためっきレジストの下のシード層をエッチングによって除去する。
以上の工程により、第３絶縁層、第２ビア導体、第３ビア導体、第４ビア導体、第４配線、第１パッド、第３パッド、第４パッドを形成することができる。
図１９（ａ）及び図１９（ｂ）は、第二実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。
第１保護膜の形成は、第２保護膜の形成と同様にして行うことができる。
図１９（ａ）に示すように第１保護膜９０となる有機絶縁層の形成及び各パッドの表面にあたる部位への開口９１の形成を行い、さらに、図１９（ｂ）に示すように開口９１へのバリアメタル層１４３の形成を行う。
このような方法により、第１保護膜９０を形成することができる。
なお、第１保護膜の形成及びバリアメタル層の形成については、必要に応じて行えばよい。
続いて、インターポーザーへ第１電子部品及び第３電子部品を搭載する工程について説明する。
図２０（ａ）及び図２０（ｂ）は、インターポーザーに電子部品を搭載する工程の一例を模式的に示す断面図である。
その手順は第２電子部品を搭載する工程と同様であり、図２０（ａ）に示すようにバリアメタル層１４３にはんだよりなるバンプ９２を形成し、このバンプ９２を第１電子部品５０の電極（図示せず）とフリップチップ実装によって接続することによって、第１電子部品５０を搭載する。
第１パッド及び第３パッドには第１電子部品５０が搭載され、同様にして第４パッドには第３電子部品（図示せず）が搭載される。
そして、搭載した電子部品５０とインターポーザーとの間にアンダーフィル樹脂５３を充填し、それを硬化させる。次いで、搭載した電子部品５０の周囲を封止樹脂５１で封止する。
これらの工程をまとめて図２０（ｂ）に示している。
以下、本実施形態のインターポーザー及びインターポーザーの製造方法の作用効果について列挙する。
本実施形態では第一実施形態において説明した効果（１）～（１２）を発揮することができるとともに、以下の効果を発揮することができる。
（１３）本実施形態のインターポーザーにおいては、第１絶縁層の第２面側に第３電子部品を、第１電子部品と電気的に接続された状態でさらに搭載することができる。
（１４）また、第１絶縁層に、第３ランド、第４ランド及び第３配線が形成されており、第３配線が第３ランドと第４ランドを電気的に接続している。
第３ランドが第１電子部品と接続されるパッドの形成領域（第１電子部品の投影領域）の内側に設けられており、第４ランドが、第１電子部品と接続されるパッドの形成領域の外側に設けられている。
そのため、第１電子部品の電極と電気的に接続される第３ランドから、微細配線である第３配線を用いて配線の引き回しを行い、第１電子部品と接続されるパッドの形成領域の外側に第３配線を引き出して第４ランドに接続させることができる。
すなわち、微細配線の必要な領域から微細配線がそれほど必要でない領域にまで配線を引き出すことができる。
（１５）また、第３パッドと第４パッドを接続する配線が、第３配線よりも配線長が長く、厚みが大きく、単位長さあたりの配線抵抗が小さい配線である第４配線で主に接続されている。そのため、第１電子部品と第３電子部品間の配線の配線抵抗が効果的に低減され、大容量信号伝送に適したインターポーザーとすることができる。
（１６）第３電子部品は、第２電子部品とそのパッドの形成領域の一部が重なる位置に配置されている。このように両面に電子部品を配置することによって、インターポーザーの面積を小さくすることができる。
（第三実施形態）
以下、第一の本発明の一実施形態である第三実施形態について説明する。
図２１は、第三実施形態のインターポーザーの一例の一部分を模式的に示す斜視断面図である。
本実施形態のインターポーザー３は、第一実施形態と同様に第１絶縁層２０に設けられたランドが第１絶縁層２０の第２面側に電子部品を搭載するためのパッドを兼ねており、第１パッド（第１ランド２２）及び第３パッド（第３ランド２６）、及び、第５パッド（第５ランド２２１）を有する。
図２１には、第１電子部品５０及び第３電子部品５２が搭載された様子を示している。
第２電子部品７０は、第一実施形態と同様に搭載されている。
本実施形態では、第二実施形態と異なり、第１絶縁層の第２面側に配線が形成されておらず、第１電子部品５０と第３電子部品５２は第１絶縁層に設けられた配線及び第１絶縁層の第１面側に設けられた配線を介して接続されている。
以下、第１電子部品５０と第３電子部品５２との間の配線について説明する。
本実施形態のインターポーザー３においては、第１絶縁層２０に第３パッド（第３ランド２６）、第５パッド（第５ランド２２１）及び第６ランド２２２が形成されており、第５パッド（第５ランド２２１）及び第６ランド２２２は第５配線２２０によって電気的に接続されている。これらは、ダマシン法によって形成されている。
第２絶縁層３０は、第５開口部及び第６開口部を有し、第５開口部には第５ビア導体３５が、第６開口部には第６ビア導体３６がそれぞれ形成されている。
第５ビア導体３５、第６ビア導体３６の底面は、それぞれ、第３パッド（第３ランド２６）、第６ランド２２２と接続されている。
第２絶縁層３０の上には、第６配線３７が形成されており、第６配線３７は第５ビア導体３５及び第６ビア導体３６と電気的に接続されている。すなわち、第６配線３７は第５ビア導体３５を介して第３パッド（第３ランド２６）に接続されており、且つ第６ビア導体３６を介して第５配線２２０に接続されている。
これらのビア導体及び第６配線はセミアディティブ法により形成されている。
本実施形態のインターポーザーでは、第１電子部品５０の側から、第３電子部品５２の側に向かって、第３パッド（第３ランド２６）、第５ビア導体３５、第６配線３７、第６ビア導体３６、第６ランド２２２、第５配線２２０、第５パッド（第５ランド２２１）、第３電子部品５２の順で配線が順次接続されている。
すなわち、第３電子部品５２が搭載される第５パッド（第５ランド２２１）から、第５配線２２０を用いて配線の引き回しが行われ、第３電子部品５２と接続されるパッドの形成領域（第３電子部品の投影領域）の外側にある第６ランド２２２まで配線が引き出されている。
そして、第６ランド２２２から第２絶縁層上の第６配線３７に第６ビア導体３６を介して配線が引き上げられて、第４配線８４を介して、第１電子部品５０が搭載される第３パッド（第３ランド２６）と接続された第５ビア導体３５までの配線がされている。
すなわち、第６配線３７を介して第１電子部品５０と第３電子部品５２との間の大部分の接続がなされている。
また、第１電子部品５０と第２電子部品７０との間の配線は、第一実施形態と同様である。
なお、本実施形態のインターポーザーの製造方法は、配線のパターンが異なる他は第一実施形態と同様であるので、その説明を省略する。
以下、本実施形態のインターポーザー及びインターポーザーの製造方法の作用効果について列挙する。
本実施形態では第一実施形態において説明した効果（１）～（１２）を発揮することができるとともに、以下の効果を発揮することができる。
（１７）本実施形態のインターポーザーにおいては、第１絶縁層の第２面側に第３電子部品を、第１電子部品と電気的に接続された状態でさらに搭載することができる。
本実施形態のインターポーザーは、支持基板及び第３絶縁層を有さないため、厚さの薄いインターポーザーとなる。そのため、電子部品を搭載した際の実装高さを低くすることができる。
（１８）また、第１絶縁層に、第５パッド（第５ランド）、第６ランド及び第５配線が形成されており、第５配線が第５パッド（第５ランド）と第６ランドを電気的に接続している。第５パッド（第５ランド）が第３電子部品と接続されるパッドの形成領域（第３電子部品の投影領域）の内側に設けられており、第６ランドが、第３電子部品と接続されるパッドの形成領域の外側に設けられている。
そのため、第３電子部品の電極と電気的に接続される第５パッド（第５ランド）から、微細配線である第５配線を用いて配線の引き回しを行い、第３電子部品と接続されるパッドの形成領域の外側に第５配線を引き出して第６ランドに接続させることができる。
すなわち、微細配線の必要な領域から微細配線がそれほど必要でない領域にまで配線を引き出すことができる。
（１９）また、第５パッド（第５ランド）と第３パッド（第３ランド）を接続する配線が、単位長さあたりの配線抵抗が小さい配線である第６配線で主に接続されている。そのため、第１電子部品と第３電子部品間の配線の配線抵抗が効果的に低減され、大容量信号伝送に適したインターポーザーとすることができる。
（第四、第五、第六実施形態）
以下、第一の本発明の一実施形態である第四実施形態について説明する。
図２２は、第四実施形態のインターポーザーの一例の一部分を模式的に示す斜視断面図である。
本実施形態のインターポーザー４は、第一実施形態のインターポーザーにおいて、さらに、第１絶縁層に第７パッド（第７ランド２２３）、第８ランド２２４、及び、第７配線２２５を有し、第２絶縁層上に第６パッド３８を有する。
図２２には、第４電子部品７２が搭載された様子を示している。
第４電子部品７２は、第１電子部品５０と電気的に接続されており、第４電子部品７２と接続されるパッドの形成領域（第４電子部品の投影領域）の一部は、第１電子部品５０と接続されるパッドの形成領域（第１電子部品の投影領域）と重なっている。
以下、第１電子部品５０と第４電子部品７２との間の配線について説明する。
本実施形態のインターポーザー４においては、第１絶縁層２０に第７パッド（第７ランド２２３）、第８ランド２２４が形成されており、第７パッド（第７ランド２２３）及び第８ランド２２４は第７配線２２５によって電気的に接続されている。
これらは、ダマシン法によって形成されている。
第２絶縁層３０は、第７開口部を有し、第７開口部には第７ビア導体３９が形成されている。第７ビア導体３９の上にはさらに第６パッド３８が形成されている。
第７ビア導体３９の底面は、第８ランド２２４と接続されている。
第７ビア導体３９及び第６パッド３８はセミアディティブ法により形成されている。
本実施形態のインターポーザーでは、第１電子部品５０の側から、第４電子部品７２の側に向かって、第７パッド（第７ランド２２３）、第７配線２２５、第８ランド２２４、第７ビア導体３９、第６パッド３８、第４電子部品７２の順で配線が順次接続されている。
また、第１電子部品５０と第２電子部品７０との間の配線は、第一実施形態と同様である。
次に、第一の本発明の一実施形態である第五実施形態及び第六実施形態について説明する。
第五実施形態及び第六実施形態は、それぞれ、第二実施形態及び第三実施形態のインターポーザーに、第四実施形態と同様にして第４電子部品を搭載することのできるインターポーザーである。
図２３は、第五実施形態のインターポーザーの一例の一部分を模式的に示す斜視断面図である。
図２４は、第六実施形態のインターポーザーの一例の一部分を模式的に示す斜視断面図である。
第五実施形態のインターポーザー５及び第六実施形態のインターポーザー６において、
第７ランド２２３、第８ランド２２４、第７配線２２５、第７ビア導体３９、第６パッド３８及び第４電子部品７２の好ましい構成は第四実施形態と同様である。また、その他の構成は第二実施形態及び第三実施形態とそれぞれ同様であるため、詳しい説明を省略する。
なお、第四、第五及び第六実施形態のインターポーザーの製造方法は、配線のパターンが異なる他は第一実施形態と同様であるので、その説明を省略する。
また、第四、第五及び第六実施形態において、第１電子部品５０と第４電子部品７２との間の接続は、各電子部品を搭載するためのランドを共有することによって行ってもよい。
この場合、第７配線２２５及び第８ランド２２４を形成せず、第７パッド（第７ランド２２３）の上に第７ビア導体、第６パッドを順次形成する。
そして、第１電子部品５０の接続端子から第４電子部品７２の接続端子までの配線が厚さ方向に一直線となるようにして各電子部品を搭載する。
第四、第五及び第六実施形態では第一実施形態において説明した効果（１）～（１２）を発揮することができるとともに、以下の効果を発揮することができる。
（２０）第四、第五及び第六実施形態のインターポーザーにおいては、第１絶縁層の第１面側に第４電子部品を、第１電子部品と電気的に接続された状態でさらに搭載することができる。
（第七実施形態）
以下、第一の本発明の一実施形態である第七実施形態について説明する。
図２５は、第七実施形態のインターポーザーの一例の一部分を模式的に示す斜視断面図である。
本実施形態のインターポーザー７は、第一実施形態のインターポーザーにおいて、さらに、第１絶縁層に第９ランド２２６、第１０ランド２２７、及び、第８配線２２８を有し、第２絶縁層の内部に第８ビア導体３３０及び第９ビア導体３３１を有する。
本実施形態のインターポーザー７では、第一実施形態のインターポーザーにおいて、第２配線３１と第２パッド３３が一体化しておらず、第２配線３１と第２パッド３３との接続方法が異なる。
本実施形態のインターポーザー７においては、第１絶縁層２０に第９ランド２２６、第１０ランド２２７及び第８配線２２８が形成されており、第９ランド２２６及び第１０ランド２２７は第８配線２２８によって電気的に接続されている。これらは、ダマシン法によって形成されている。
第２電子部品７０と接続されるパッドの形成領域（第２電子部品の投影領域）に対して、第１０ランド２２７が内側に、第９ランド２２６が外側に位置していることから、第８配線２２８によって、第２電子部品７０と接続された配線を第２電子部品の投影領域の外側に引き出すことができる。
第２絶縁層３０は、第８開口部及び第９開口部を有し、第８開口部には第８ビア導体３３０が、第９開口部には第９ビア導体３３１がそれぞれ形成されている。
第８ビア導体３３０、第９ビア導体３３１の底面は、それぞれ第９ランド２２６、第１０ランド２２７と接続されている。
第８ビア導体３３０は、その上面で第２配線３１と接続されており、第９ビア導体３３１はその上面で第２パッド３３と接続されている。
第８ビア導体３３０及び第９ビア導体３３１はセミアディティブ法により形成されている。
本実施形態のインターポーザーでは、第１電子部品５０の側から、第１電子部品５０、第１パッド（第１ランド２２）、第１配線２１、第２ランド２３、第１ビア導体３２、第２配線３１、第８ビア導体３３０、第９ランド２２６、第８配線２２８、第１０ランド２２７、第９ビア導体３３１、第２パッド３３、第２電子部品７０の順で配線が順次接続されている。
すなわち、第２電子部品が搭載される第２パッド３３と接続された第１０ランド２２７から、第８配線２２８を用いて配線の引き回しが行われ、第２電子部品と接続されるパッドの形成領域（第２電子部品の投影領域）の外側にある第９ランド２２６まで配線が引き出されている。
そして、第９ランド２２６から第２絶縁層上の第２配線３１に第８ビア導体３３０を介して配線が引き上げられて、第２配線３１を介して、第１電子部品５０と第２電子部品７０との間の大部分の接続がなされている。
なお、本実施形態のインターポーザーの製造方法は、配線のパターンが異なる他は第一実施形態と同様であるので、その説明を省略する。
また、第二～第六実施形態のインターポーザーにおいても、第２配線と第２パッドの接続の方法を本実施形態のようにしてもよい。
本実施形態では第一実施形態において説明した効果（１）～（１２）を発揮することができるとともに、以下の効果を発揮することができる。
（２１）第１０ランドが第２電子部品と接続されるパッドの形成領域（第２電子部品の投影領域）の内側に設けられており、第９ランドが、第２電子部品と接続されるパッドの形成領域の外側に設けられている。
そのため、第２電子部品の電極と電気的に接続される第１０ランドから、微細配線である第８配線を用いて配線の引き回しを行い、第２電子部品と接続されるパッドの形成領域の外側に第８配線を引き出して第９ランドに接続させることができる。
すなわち、微細配線の必要な領域から微細配線がそれほど必要でない領域にまで配線を引き出すことができる。
（第八実施形態）
本実施形態のインターポーザーは、複数の電子部品のうちの特定の電子部品の間が第２配線のみを介して接続されるように構成されている。
図２６は、本発明のインターポーザーの別の一例の一部分を模式的に示す斜視断面図である。
図２６に示すインターポーザー９は、第２電子部品７０を搭載するための第２パッド３３及び第４電子部品７２を搭載するための第４パッド３８を備えており、第２パッド３３と第４パッド３８が第２配線３１を介して接続されている。
本実施形態のインターポーザー９では、第２電子部品７０の側から、第２パッド３３、第２配線３１、第４パッド３８の順で配線が順次接続されており、第２電子部品７０と第４電子部品７２の間に第１配線は設けられていない。
なお、第１電子部品５０と第３電子部品５２の間は、第二実施形態と同様に微細配線である第３配線２５と配線抵抗の小さい配線である第４配線８４を介して接続されている。
この第八実施形態で用いられる電子部品としては、例えば、第２電子部品が電源レギュレータモジュールであり、第４電子部品がＣＰＵである。
これらの電子部品間を第２配線のみを介して接続することによって、電子部品間の配線の抵抗をさらに低くすることができる。その結果、第２配線において電圧降下が生じることなく、ＣＰＵ等の電子部品に適切な電圧を加えることが可能となる。
以下、第二の本発明のインターポーザー及びインターポーザーの製造方法について説明する。第九実施形態は、第二の本発明のインターポーザー及びインターポーザーの製造方法の一実施形態である。
（第九実施形態）
図２７は、第九実施形態のインターポーザーの一例の一部分を模式的に示す斜視断面図である。
本実施形態のインターポーザー８は、無機材料からなる第１絶縁層１０２０と、第１絶縁層の内部に形成された第１配線１０２１と、第１絶縁層等からなる層の第２面上（図２７の上側）に設けられた第２保護膜１０４０と、第１絶縁層等からなる層の第１面側（図２７の下側）に形成された、有機材料よりなる第２絶縁層１０３０と、第２絶縁層上（図２７の下側）に形成された第２配線１０３１と、第２絶縁層上に設けられた第１保護膜１０６０を有する。
ちなみに、図２７には、第１保護膜上（図２７の下側）に第１電子部品１０５０及び第２電子部品１０５２が搭載された様子を示している。
以下、これらの各部位について、図２７を参照して、順次説明する。
なお、第二の本発明においては、第一の本発明と同じ用語で示される部位であっても、その示す位置が第一の本発明における位置と異なる場合がある。
例えば、「第１保護膜」は、第一の本発明では第１絶縁層等からなる層の第２面側に形成されていたが、第二の本発明では第２絶縁層上に形成されている。
また、「第１ビア導体」は、第一の本発明では第２配線と接続されているが、第２の本発明では第１ランドと接続されている。
まず、第１絶縁層及びその周辺の構成について説明する。
第１絶縁層１０２０は第一実施形態と同様の無機材料からなる層であり、その内部には第１ランド１０２２及び第２ランド１０２３が形成されている。第１ランド１０２２及び第２ランド１０２３は第１配線１０２１によって電気的に接続されている。
これらは、ダマシン法によって形成されている。
第１電子部品１０５０と接続されるパッドの形成領域（第１電子部品の投影領域）に対して、第１ランド１０２２が内側に、第２ランド１０２３が外側に位置していることから、第１配線１０２１によって、第１電子部品１０５０と接続された配線を第１電子部品の投影領域の外側に引き出すことができる。
次に、第２保護膜について説明する。
第２保護膜１０４０は、第一実施形態における保護膜と同様の材料からなる絶縁膜である。
第２保護膜１０４０は、第１絶縁層１０２０、第１ランド１０２２、第２ランド１０２３及び第１配線１０２１からなる層の第２面側（図２７の上側）に設けられている。
図示は省略するが、第２保護膜１０４０の所定箇所には、上記第一実施形態と同様に、開口及びバリアメタル層が形成されている。そして、開口内に形成される半田バンプを介して、インターポーザーがプリント配線基板に実装される。
次に、第２絶縁層及びその周辺の構成について説明する。
第２絶縁層１０３０は、有機材料よりなり、第１絶縁層１０２０、第１ランド１０２２、第２ランド１０２３及び第１配線１０２１等からなる層の第１面側（図２７の下側）に形成されている。
この第２絶縁層１０３０の内部には、第１ビア導体１０３２が形成されている。さらに、第２絶縁層１０３０上には、第２配線１０３１と、第２パッド１０３３が形成されている。
第２絶縁層１０３０は、第１開口部及び第２開口部を有する。各開口部にはそれぞれ第１ビア導体１０３２及び第２ビア導体１０３３が形成されており、第１ビア導体１０３２及び第２ビア導体１０３３の底面（図２７の上側）は、それぞれ第１ランド１０２２及び第２ランド１０２３と接続されている。
第２配線１０３１は、第２絶縁層１０３０の上（図２７の下側）に形成されており、第２配線１０３１は第２ビア導体１０３３と電気的に接続されている。
第１電子部品１０５０を搭載するための第１パッド１０３４は、第１ビア導体１０３２の上（図２７の下側）に形成されている。
第２電子部品１０５２を搭載するための第２パッド１０３５は、第２絶縁層１０３０の上（図２７の下側）に形成されている。第２パッド１０３５は第２配線１０３１と一体化しており、第２パッド１０３５と第２配線１０３１は電気的に接続されている。
次に、第１保護膜及び第１保護膜の周辺の構成について説明する。
第１保護膜１０６０は、第２絶縁層１０３０の上（図２７の下側）及び第２配線上に形成されている。第１保護膜１０６０は、第１パッド１０３４及び第２パッド１０３５を部分的に露出させる開口１０６１を有している。
すなわち、第１パッド１０３４及び第２パッド１０３５の外縁部は、第１保護膜１０６０により被覆されている。
そして、各開口１０６１には、シード層を介してはんだよりなるバンプ１０６２が形成されており、このバンプ１０６２と各電子部品の電極が接続されている。
これまで説明した、本実施形態のインターポーザーでは、第１電子部品１０５０の側から、第１パッド１０３４、第１ビア導体１０３２、第１ランド１０２２、第１配線１０２１、第２ランド１０２３、第２ビア導体１０３３、第２配線１０３１、第２パッド１０３５、第２電子部品１０５２の順で配線が順次接続されている。
すなわち、第１電子部品１０５０が搭載される第１パッド１０３４と電気的に接続された第１ランド１０２２から、第１配線１０２１を用いて第１ランド間の配線の引き回しが行われ、第１パッドの形成領域の外側にある第２ランド１０２３まで配線が引き出されている。
そして、第２ランド１０２３から第２絶縁層上の第２配線１０３１に第２ビア導体を介して配線が引き上げられて、第２配線１０３１を介して、第１電子部品１０５０と第２電子部品１０５２との間の大部分の接続がなされている。
なお、本実施形態において、各絶縁層、各ランド、各ビア導体、各パッド及び各配線の材料、寸法等の好ましい構成については、第一実施形態と同様とすることができる。
（その他の実施形態）
以下、第一の本発明及び第二の本発明におけるその他の実施形態について列挙する。
各実施形態において、各絶縁層、各ランド、各ビア導体、各パッド及び各配線の材料、寸法等の好ましい構成は第一実施形態と同様とすることができる。
なお、第１絶縁層等の無機材料からなる絶縁層に形成された配線の構成は第１配線と同様とすることができる。
第２絶縁層及び第３絶縁層等の有機材料よりなる絶縁層の内部及び絶縁層の上に形成された配線の構成は第２配線と同様とすることができる。
また、インターポーザーに搭載される電子部品の数は、２つ以上であれば特に限定されるものではなく、電子部品の種類、機能及び、電子部品同士が接続される関係も特に限定されるものではない。
また、そうした電子部品の搭載形態も特に限定されない。すなわち、複数の電子部品が積層された状態で実装されてもよい。この場合、例えば、各々の電子部品に設けられた貫通電極同士が半田バンプを介して接続される。
また、第１絶縁層及び／又は第２絶縁層が複数設けられていて、第１配線及び／又は第２配線が多層配線となっていても良い。
第２配線によって配線されている領域の下の第１絶縁層には、グランド層、電源層のうち少なくとも一方が設けられていてもよい。
また、コンデンサ、インダクタ及びレジスタのうちの少なくとも１つが設けられていてもよい。
第２配線によって配線されている領域の直下に位置する第１絶縁層は、微細配線を設ける必要がないために、デッドスペースとなっていることが多々ある。そうしたデッドスペースに電源プレーン層、グランドプレーン層及び受動素子のいずれかを設けることによって、この領域が有効に活用され、無駄な部分のない高密度なインターポーザーとなる。ひいては、インターポーザーの電源強化、薄型化、小型化を図ることができる。
また、例えば第１絶縁層内にグランド層を形成した場合には、その直上に位置する第２配線とによりマイクロストリップ構造が形成される。その結果、特性インピーダンスを整合でき、信号の伝搬を安定化させることが可能となる。
また、インターポーザーの表面において、電子部品を周囲から囲むようにスティフナを設けてもよい。
スティフナを設けることによって反りの小さいインターポーザーとすることができる。
支持基板としては、平坦であって、各種成膜工程に使用できる材質であれば特に限定されるものでなく、シリコン、窒化珪素、炭化珪素、窒化アルミニウム、ムライト等が挙げられる。それらのうち、表面の平坦度が高く、微細な配線を形成できるといった観点で、シリコンを用いることが好ましい。
第１ランド、第２ランド及び第１配線を構成する材料、並びに、第１ビア導体、第２ビア導体、第１パッド、第２パッド及び第２配線を構成する材料は、導電性のある材料であれば、特に限定されるものではない。
銅の他にはニッケル、金、銀等が挙げられる。
第２絶縁層の種類としては、熱硬化性樹脂として、例えば、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリエステル樹脂、ビスマレイミド樹脂、ポリオレフィン系樹脂、ポリフェニレンエーテル樹脂、ポリフェニレン樹脂、フッ素樹脂等が挙げられる。
また、感光性樹脂として、例えば、アクリル樹脂等が挙げられる。
熱硬化性樹脂の一部に感光性基が付与された樹脂としては、上記熱硬化性樹脂の熱硬化基とメタクリル酸やアクリル酸とをアクリル化反応させたもの等が挙げられる。
また、熱可塑性樹脂としては、例えば、フェノキシ樹脂、ポリエーテルスルフォン（ＰＥＳ）、ポリスルフォン（ＰＳＦ）、ポリフェニレンスルフォン（ＰＰＳ）ポリフェニレンサルファイド（ＰＰＥＳ）、ポリフェニレンエーテル（ＰＰＥ）ポリエーテルイミド（ＰＩ）等が挙げられる。
また、第２絶縁層として用いることのできる樹脂複合体の具体的な組み合わせとしては、例えば、フェノール樹脂／ポリエーテルスルフォン、ポリイミド樹脂／ポリスルフォン、エポキシ樹脂／ポリエーテルスルフォン、エポキシ樹脂／フェノキシ樹脂、アクリル樹脂／フェノキシ樹脂、エポキシ基の一部をアクリル化したエポキシ樹脂／ポリエーテルスルフォン等が挙げられる。
この第２絶縁層は、上述した樹脂に限定されず、第１絶縁層と同様に無機材料より形成されていても良い。第３絶縁層も同様に、無機材料より形成されていても良い。
第１ランドの径と第１ビア導体の径との関係、及び、第２ランドの径と第２ビア導体の径との関係は、各ランドとビアとの間の導通が確保できる範囲であれば、特に限定されるものではなく、同じ径であってもよい。
また、第１絶縁層の上に形成するレジストの種類、露光方法及び現像方法は、半導体製造工程で用いられるレジスト、露光方法、及び、現像方法であれば特に限定されるものでない。
第１絶縁層及び第２絶縁層の上にシード層を形成する方法としては、スパッタリングの他に、いわゆるＰＶＤ（物理気相成長）法と呼ばれる方法を用いることができ、具体的には、真空蒸着、イオンプレーティング、電子ビーム蒸着等の方法を用いることができる。
また、第２絶縁層の表面にシード層を形成する方法としては、セミアディティブ法により導体回路を形成するために知られている従来公知の方法も用いることができる。
第２絶縁層を形成する方法としては、特に限定されるものではなく、スピンコーター、カーテンコーター等によって未硬化の樹脂を塗布する方法や、樹脂フィルムを熱圧着することにより樹脂層を形成する方法を用いることができる。
また、樹脂を硬化させる方法は、熱硬化に限定されるものではない。
また、有機絶縁層に開口を形成する方法としては、露光現像処理に限定されるものではなく、レーザー加工によって開口する方法を用いることもできる。
この場合、エキシマーレーザー、ＵＶ－ＹＡＧレーザー、炭酸ガスレーザー等を用いる方法が挙げられる。
図１は、本発明のインターポーザーが用いられる態様の一例を模式的に示す断面図である。 図２は、第一実施形態のインターポーザーの一例の一部分を模式的に示す斜視断面図である。 図３は、図２に示すインターポーザーのＡ－Ａ線断面図である。 図４は、第一実施形態のインターポーザーの一例の一部分を模式的に示す上面図である。 図５は、第一実施形態のインターポーザーに電子部品が搭載された様子の一例を模式的に示す上面図である。 図６（ａ）、図６（ｂ）及び図６（ｃ）は、第一実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。 図７（ａ）、図７（ｂ）、図７（ｃ）及び、図７（ｄ）は、第一実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。 図８（ａ）、図８（ｂ）、図８（ｃ）、及び、図８（ｄ）は、第一実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。 図９（ａ）、図９（ｂ）及び図９（ｃ）は、第一実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。 図１０（ａ）及び図１０（ｂ）は、第一実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。 図１１（ａ）及び図１１（ｂ）は、インターポーザーに電子部品を搭載する工程の一例を模式的に示す断面図である。 図１２（ａ）、図１２（ｂ）及び図１２（ｃ）は、第一実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。 図１３（ａ）及び図１３（ｂ）は、インターポーザーに電子部品を搭載する工程の一例を模式的に示す断面図である。 図１４は、第二実施形態のインターポーザーの一例の一部分を模式的に示す斜視断面図である。 図１５は、第二実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。 図１６（ａ）及び図１６（ｂ）は、第二実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。 図１７（ａ）及び図１７（ｂ）は、第二実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。 図１８（ａ）及び図１８（ｂ）は、第二実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。 図１９（ａ）及び図１９（ｂ）は、第二実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。 図２０（ａ）及び図２０（ｂ）は、インターポーザーに電子部品を搭載する工程の一例を模式的に示す断面図である。 図２１は、第三実施形態のインターポーザーの一例の一部分を模式的に示す斜視断面図である。 図２２は、第四実施形態のインターポーザーの一例の一部分を模式的に示す斜視断面図である。 図２３は、第五実施形態のインターポーザーの一例の一部分を模式的に示す斜視断面図である。 図２４は、第六実施形態のインターポーザーの一例の一部分を模式的に示す斜視断面図である。 図２５は、第七実施形態のインターポーザーの一例の一部分を模式的に示す斜視断面図である。 図２６は、第八実施形態のインターポーザーの一例の一部分を模式的に示す斜視断面図である。 図２７は、第九実施形態のインターポーザーの一例の一部分を模式的に示す斜視断面図である。
符号の説明
１～９　インターポーザー
２０　第１絶縁層
２１　第１配線
２２　第１ランド（第一実施形態における第１パッド）
２３　第２ランド
２５　第３配線
２６　第３ランド
２７　第４ランド
３０　第２絶縁層
３１　第２配線
３２　第１ビア導体
３３　第２パッド
４０　第１保護膜
５０　第１電子部品
５２　第３電子部品
６０　第２保護膜
７０　第２電子部品
８０　第３絶縁層
８１　第２ビア導体
８２　第３ビア導体
８３　第４ビア導体
８４　第４配線
８５　第１パッド
８６　第３パッド
８７　第４パッド
９０　第１保護膜
１００　支持基板
１０２０　第１絶縁層
１０２１　第１配線
１０２２　第１ランド
１０２３　第２ランド
１０３０　第２絶縁層
１０３１　第２配線
１０３２　第１ビア導体
１０３３　第２ビア導体
１０３４　第１パッド
１０３５　第２パッド
１０４０　第２保護膜
１０５０　第１電子部品
１０５２　第２電子部品
１０６０　第１保護膜

Claims (37)

  1. 無機材料からなる第１絶縁層と、
    前記第１絶縁層に形成されている第１ランドと、
    前記第１絶縁層に形成されている第２ランドと、
    前記第１絶縁層に形成されていて、前記第１ランドと前記第２ランドとを電気的に接続する第１配線と、
    前記第１絶縁層、前記第１ランド、前記第２ランド及び前記第１配線の第１面上に形成されていて、前記第２ランドに接続される第１ビア導体用の第１開口部を有する第２絶縁層と、
    前記第１絶縁層の第２面側に実装される第１電子部品を搭載するための第１パッドと、
    前記第２絶縁層上に形成されていて、第２電子部品を搭載するための第２パッドと、
    前記第２絶縁層上に形成されている第２配線と、
    前記第１開口部に形成されていて前記第２ランドと前記第２配線とを電気的に接続する第１ビア導体と、からなり、
    前記第１パッドと前記第２パッドとは、前記第１配線と前記第２配線を介して電気的に接続されていて、
    前記第２配線は、前記第１配線よりも配線長が長く、厚みが大きいことを特徴とするインターポーザー。
  2. 前記第１絶縁層に形成されてなる第３ランドと、
    前記第１絶縁層に形成されてなる第４ランドと、
    前記第１絶縁層に形成されていて、前記第３ランドと前記第４ランドとを電気的に接続する第３配線と、
    前記第１絶縁層、前記第１～第４ランド、前記第１配線及び前記第３配線の第２面上に設けられ、前記第１ランドに接続される第２ビア導体用の第２開口部、前記第３ランドに接続される第３ビア導体用の第３開口部、及び、前記第４ランドに接続される第４ビア導体用の第４開口部を有する第３絶縁層と、
    前記第３絶縁層上に形成されていて、第１電子部品を搭載するための第３パッドと、
    前記第３絶縁層上に形成されていて、第３電子部品を搭載するための第４パッドと、
    前記第３絶縁層上に形成されている第４配線と、
    前記第３開口部に形成されていて、前記第３パッドと前記第３ランドとを接続する第３ビア導体と、
    前記第４開口部に形成されていて、前記第４配線と前記第４ランドとを接続する第４ビア導体と、をさらに備え、
    前記第１パッドは、前記第３絶縁層上に形成されており、前記第２開口部に形成されている第２ビア導体を介して、前記第１ランドと電気的に接続されており、
    前記第３パッドと前記第４パッドとは、前記第３配線と前記第４配線とを介して電気的に接続されていて、前記第４配線は、前記第３配線よりも配線長が長く、厚みが大きい請求項１に記載のインターポーザー。
  3. 前記第２配線は、前記第１配線よりも単位長さあたりの配線抵抗が小さいことを特徴とする請求項１又は２に記載のインターポーザー。
  4. 前記第１電子部品と前記第２電子部品との間を接続する全配線長に対する前記第２配線の長さの割合は６０～９０％である請求項１～３のいずれかに記載のインターポーザー。
  5. 前記第１配線の厚みに対する前記第２配線の厚みの割合は１より大きく１５以下である請求項１～４のいずれかに記載のインターポーザー。
  6. 前記第２絶縁層は、有機材料よりなる請求項１～５のいずれかに記載のインターポーザー。
  7. 前記第２ランドは、前記第１パッドの形成領域の外側に設けられている請求項１～６のいずれかに記載のインターポーザー。
  8. 前記第１配線はダマシン法により形成されており、前記第２配線はセミアディティブ法により形成されている請求項１～７のいずれかに記載のインターポーザー。
  9. 前記第１配線のＬ／Ｓは、前記第２配線のＬ／Ｓよりも小さい、請求項１～８のいずれかに記載のインターポーザー。
  10. 前記第１絶縁層、前記第１ランド、前記第２ランド及び前記第１配線からなる表面は平坦である請求項１～９のいずれかに記載のインターポーザー。
  11. 前記第１ランドの径は前記第１ビア導体の径よりも大きい請求項１～１０のいずれかに記載のインターポーザー。
  12. 前記第１ランドの径は前記第１ビア導体の径と等しい請求項１～１０のいずれかに記載のインターポーザー。
  13. さらに、前記第１パッド上に開口を有する第１保護膜が設けられている請求項１～１２のいずれかに記載のインターポーザー。
  14. さらに、前記第２パッド上に開口を有する第２保護膜が設けられている請求項１～１３のいずれかに記載のインターポーザー。
  15. 前記第１絶縁層が複数設けられている請求項１～１４のいずれかに記載のインターポーザー。
  16. 前記第１絶縁層と前記第２絶縁層の間に、無機膜が設けられている請求項１～１５のいずれかに記載のインターポーザー。
  17. 無機材料からなる第１絶縁層と、
    前記第１絶縁層に形成されている第１ランドと、
    前記第１絶縁層に形成されている第２ランドと、
    前記第１絶縁層に形成されていて、前記第１ランドと前記第２ランドとを電気的に接続する第１配線と、
    前記第１絶縁層、前記第１ランド、前記第２ランド及び前記第１配線の第１面上に形成されていて、前記第１ランドに接続される第１ビア導体用の第１開口部及び前記第２ランドに接続される第２ビア導体用の第２開口部を有する第２絶縁層と、
    前記第２絶縁層上に形成されていて、前記第１電子部品を搭載するための第１パッドと、
    前記第２絶縁層上に形成されていて、前記第１電子部品に並設される第２電子部品を搭載するための第２パッドと、
    前記第２絶縁層上に形成されている第２配線と、
    前記第１開口部に形成されていて、前記第１ランドと前記第１パッドとを電気的に接続する第１ビア導体と、
    前記第２開口部に形成されていて、前記第２ランドと前記第２配線とを電気的に接続する第２ビア導体と、からなり、
    前記第１パッドと前記第２パッドとは、前記第１配線と前記第２配線とを介して電気的に接続されていて、前記第２配線は、前記第１配線よりも配線長が長く、厚みが大きいことを特徴とするインターポーザー。
  18. 前記第１絶縁層に形成されてなる第３ランドと、
    前記第１絶縁層に形成されてなる第４ランドと、
    前記第１絶縁層に形成されていて、前記第３ランドと前記第４ランドとを電気的に接続する第３配線と、
    前記第２絶縁層に形成されている、前記第３ランドに接続される第３ビア導体用の第３開口部と、
    前記第１絶縁層、前記第１～第４ランド、前記第１配線及び前記第３配線の第２面上に設けられ、前記第４ランドに接続される第４ビア導体用の第４開口部を有する第３絶縁層と、
    前記第２絶縁層上に形成されていて、第１電子部品を搭載するための第３パッドと、
    前記第３絶縁層上に形成されていて、第３電子部品を搭載するための第４パッドと、
    前記第３絶縁層上に形成されている第４配線と、
    前記第３開口部に形成されていて、前記第３パッドと前記第３ランドとを接続する第３ビア導体と、
    前記第４開口部に形成されていて、前記第４配線と前記第４ランドとを接続する第４ビア導体と、をさらに備え、
    前記第３パッドと前記第４パッドとは、前記第３配線と前記第４配線とを介して電気的に接続されていて、前記第４配線は、前記第３配線よりも配線長が長く、厚みが大きい請求項１７に記載のインターポーザー。
  19. 前記第２配線は、前記第１配線よりも単位長さあたりの配線抵抗が小さい請求項１７又は１８に記載のインターポーザー。
  20. 前記第１電子部品と前記第２電子部品との間を接続する全配線長に対する前記第２配線の長さの割合は６０～９０％である請求項１７～１９のいずれかに記載のインターポーザー。
  21. 前記第１配線の厚みに対する前記第２配線の厚みの割合は１より大きく１５以下である請求項１７～２０のいずれかに記載のインターポーザー。
  22. 前記第２絶縁層は、有機材料よりなる請求項１７～２１のいずれかに記載のインターポーザー。
  23. 前記第２ランドは、前記第１パッドの形成領域の外側に設けられている請求項１７～２２のいずれかに記載のインターポーザー。
  24. 前記第１配線はダマシン法により形成されており、前記第２配線はセミアディティブ法により形成されている請求項１７～２３のいずれかに記載のインターポーザー。
  25. 前記第１配線のＬ／Ｓは、前記第２配線のＬ／Ｓよりも小さい、請求項１７～２４のいずれかに記載のインターポーザー。
  26. 前記第１絶縁層、前記第１ランド、前記第２ランド及び前記第１配線からなる表面は平坦である請求項１７～２５のいずれかに記載のインターポーザー。
  27. 前記第１ランドの径は前記第１ビア導体の径よりも大きい請求項１７～２６のいずれかに記載のインターポーザー。
  28. 前記第１ランドの径は前記第１ビア導体の径と等しい請求項１７～２６のいずれかに記載のインターポーザー。
  29. さらに、前記第１パッド上及び前記第２パッド上にそれぞれ開口を有する第１保護膜が設けられている請求項１７～２８のいずれかに記載のインターポーザー。
  30. さらに、前記第４パッド上に開口を有する第２保護膜が設けられている請求項１７～２９のいずれかに記載のインターポーザー。
  31. 前記第１絶縁層が複数設けられている請求項１７～３０のいずれかに記載のインターポーザー。
  32. 前記第１絶縁層と前記第２絶縁層の間に、無機膜が設けられている請求項１７～３１のいずれかに記載のインターポーザー。
  33. 支持基板上に、無機材料よりなる第１絶縁層を形成する工程と、
    前記第１絶縁層に第１配線を形成する工程と、
    前記第１絶縁層の第１面側に第２絶縁層を形成する工程と、
    前記第２絶縁層上に、前記第１配線よりも配線長が長くて厚みが大きい第２配線を形成する工程と、
    前記支持基板を除去する工程と、
    を有することを特徴とするインターポーザーの製造方法。
  34. 前記第２配線をセミアディティブ法で形成する請求項３３に記載のインターポーザーの製造方法。
  35. 前記第１配線をダマシン法で形成する請求項３３又は３４に記載のインターポーザーの製造方法。
  36. 前記第１絶縁層の第１面側に無機膜を形成する請求項３３～３５のいずれかに記載のインターポーザーの製造方法。
  37. 前記第１絶縁層に第３配線を形成する工程と、
    前記第１絶縁層の第２面側に第３絶縁層を形成する工程と、
    前記第３絶縁層上に、前記第３配線よりも配線長が長くて厚みが大きい第４配線を形成する工程をさらに有する請求項３３～３６のいずれかに記載のインターポーザーの製造方法。
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