JP2013229415A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
JP2013229415A
JP2013229415A JP2012099405A JP2012099405A JP2013229415A JP 2013229415 A JP2013229415 A JP 2013229415A JP 2012099405 A JP2012099405 A JP 2012099405A JP 2012099405 A JP2012099405 A JP 2012099405A JP 2013229415 A JP2013229415 A JP 2013229415A
Authority
JP
Japan
Prior art keywords
insulating film
substrate
film
semiconductor device
opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012099405A
Other languages
English (en)
Other versions
JP6014354B2 (ja
Inventor
Mayu Aoki
真由 青木
Kenichi Takeda
健一 武田
Kazuyuki Hozawa
一幸 朴澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP2012099405A priority Critical patent/JP6014354B2/ja
Priority to TW102108620A priority patent/TW201403775A/zh
Priority to US13/837,212 priority patent/US20130285253A1/en
Publication of JP2013229415A publication Critical patent/JP2013229415A/ja
Priority to US14/638,052 priority patent/US9153495B2/en
Application granted granted Critical
Publication of JP6014354B2 publication Critical patent/JP6014354B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52—Mounting semiconductor bodies in containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/0391—Forming a passivation layer after forming the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05547—Structure comprising a core and a coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/11444—Manufacturing methods by blanket deposition of the material of the bump connector in gaseous form
    • H01L2224/1145—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H01L2224/1148—Permanent masks, i.e. masks left in the finished device, e.g. passivation layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/116—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/11602—Mechanical treatment, e.g. polishing, grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/1356—Disposition
    • H01L2224/13563—Only on parts of the surface of the core, i.e. partial coating
    • H01L2224/13565—Only outside the bonding interface of the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/1357—Single coating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13575—Plural coating layers
    • H01L2224/1358—Plural coating layers being stacked
    • H01L2224/13582—Two-layer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/13686—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/274—Manufacturing methods by blanket deposition of the material of the layer connector
    • H01L2224/2741—Manufacturing methods by blanket deposition of the material of the layer connector in liquid form
    • H01L2224/27416—Spin coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/276—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/27618—Manufacturing methods by patterning a pre-deposited material with selective exposure, development and removal of a photosensitive layer material, e.g. of a photosensitive conductive resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/278—Post-treatment of the layer connector
    • H01L2224/27848—Thermal treatments, e.g. annealing, controlled cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29005—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73101—Location prior to the connecting process on the same surface
    • H01L2224/73103—Bump and layer connectors
    • H01L2224/73104—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/832—Applying energy for connecting
    • H01L2224/83201—Compression bonding
    • H01L2224/83203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9211—Parallel connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】半導体装置の特性を向上させる。
【解決手段】一面にバンプ電極ＢＰａが形成された第１基板Ｓａと、一面にバンプ電極ＢＰｂが形成された第２基板Ｓｂとを接着することによって、バンプ電極（ＢＰａ、ＢＰｂ）間を電気的に接続する半導体装置の製造方法であって、第１基板Ｓａの一面に無機絶縁膜４００ａを形成する工程と、無機絶縁膜４００ａ上に有機絶縁膜５００ａを形成する工程と、これらの積層膜をドライエッチングすることにより開口部ＯＡ２を形成する工程と、開口部ＯＡ２内に導電膜を埋め込むことによりバンプ電極ＢＰａを形成する工程と、第１基板Ｓａの一面と第２基板Ｓｂの一面とを接着する工程（接着工程）と、を有し、開口部ＯＡ２の形成工程の後であって、上記接着工程の前に、有機絶縁膜５００ａの表面処理を行う。このように、有機絶縁膜５００ａに表面処理を施すことにより、基板間の接続性を向上させることができる。
【選択図】図１

Description

本発明は、半導体装置および半導体装置の製造方法に関し、特に、電極を介して複数枚の半導体基板同士が電気的に接続された半導体装置に適用して有効な技術に関するものである。
近年、半導体装置の小型化、高性能化を達成する方法の一つとして、単結晶シリコンからなる半導体基板（以下、シリコン基板という）を積層し、微細な電極配線を使ってシリコン基板同士を電気的に接続する実装技術が開発されている。
前記した実装技術のうち、最近注目されている手法として、バンプ電極と呼ばれるシリコン基板同士を接続する微細な電極またはシリコン貫通電極（Through Silicon Via）と呼ばれるシリコン基板を貫通する電極を使用して、複数枚のシリコン基板に形成された集積回路同士を電気的に接続する手法がある。
前記の手法を採用した半導体装置の場合、シリコン基板に加わる熱や衝撃による応力によって、シリコン基板同士を接続するバンプ電極の接続信頼性が劣化する。そのため、バンプ電極の周囲を樹脂などの絶縁体で封止することによってバンプ電極を保護し、バンプ電極の接続信頼性を確保する技術が必要不可欠となっている。
バンプ電極の周囲を樹脂で封止する方法の一つに先塗布方式がある。これは、バンプ電極を形成した２枚のシリコン基板（例えばシリコンウエハ）同士を接着する工程に先立って、各シリコン基板上にエポキシ樹脂に代表される熱硬化性樹脂を塗布し、その後、２枚のシリコン基板同士を加熱圧着することにより、バンプ電極同士を電気的に接続する方式である。
しかし、バンプ電極を形成したシリコン基板上に樹脂を塗布した後、シリコン基板同士を加熱圧着してバンプ電極同士を接続する前記の先塗布方式の場合、バンプ電極の接続面に付着した樹脂が加熱圧着時にバンプ電極同士の隙間に入り込むことがある。これにより、バンプ電極間の接触抵抗が高くなったり、さらにはバンプ電極間が非接触になるなど、バンプ電極の接続信頼性が低下するという問題が生じる。
そこで、バンプ電極の接続面に樹脂が入り込む不具合をなくすため、平坦化したバンプ電極と樹脂とを同時に接合し、バンプ電極同士の接続と樹脂同士の接続とを同時に行う手法がいくつか提案されている。
例えば、下記特許文献１（米国特許出願公開第２００７／０２０７５９２号明細書）には、ＬＳＩが形成されたシリコン基板に開口部をもつ樹脂を形成した後、樹脂の開口部にバンプ電極材料を埋め込み、樹脂とバンプ電極の上面の間に段差がなく平坦になるように研磨し、また別のＬＳＩが形成されたシリコン基板に対しても同様にバンプ電極と樹脂を形成し、２つのシリコン基板に形成された樹脂同士、電極同士を熱圧着にて貼り合わせる手法が開示されている。
特許文献２（特開平０７−０１４９８２号公報）には、２つの基板を接着させる手法として次の工程が開示されている。まず、石英基板（３０）側の保護絶縁膜（１２）に開口を施し、開口にＡｌを主材料とする金属膜（６５、６６）を埋め込み、保護絶縁膜（１２）面と同一面になるように平坦化する。さらに、別の単結晶Ｓｉ基板（１１）上に形成した半導体集積回路装置上に厚い多結晶Ｓｉ膜（２４）を堆積し、その表面を平坦化研磨した後、その表面にフッ素系樹脂による接着層（２３）を形成する。次いで、半導体集積回路装置に達する開口を接着層（２３）に形成した後、開口側壁の絶縁化処理を行い、開口部にＡｌを主材料とする金属膜（６７、６８）を埋め込み、平坦化する。この後、これらの基板を接着させる（図２５、図２６参照）。
米国特許出願公開第２００７／０２０７５９２号明細書 特開平０７−０１４９８２号公報
しかしながら、上記特許文献１に記載の技術では、シリコン基板同士の接続工程において、熱が加わるために樹脂からガスが脱離し、樹脂同士の接続面にガスが閉じ込められ、ボイドになり、その後のダイシングにてシリコン基板が剥離するという問題がある。
また、上記特許文献２に記載の技術においては、接着層であるフッ素系樹脂の耐熱性が低く、基板間の熱圧着に適していないという問題がある。
そこで、本発明者は、フッ素系樹脂と比較し耐熱性の高い樹脂（耐熱性樹脂）を用いたシリコン基板同士の接続を試みたところ、ダイシングやバックグラインドなどの工程において、基板間の剥離が生じた。
本発明は、半導体装置の特性を向上させることができる技術を提供することを目的とする。特に、本発明は、従来技術が有していた上記課題を解決し、かつ接合時のボイドを抑制する効果を発揮しながら、生産性良く電極および封止用樹脂を形成し、信頼性の高い基板同士の接続を実現することを目的とする。
本発明の上記目的およびその他の目的と新規な特徴は、本願明細書の記載および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、第１基板の一面の上方に配置された無機膜よりなる第１絶縁膜と、上記第１絶縁膜上に配置され、有機膜よりなる第２絶縁膜とを有する積層絶縁膜と、上記積層絶縁膜をドライエッチングすることにより形成された開口部内に配置された第１電極と、を有し、上記第２絶縁膜は耐熱性絶縁膜である。
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置の製造方法は、一面に第１電極が形成された第１基板と、一面に第２電極が形成された第２基板とを積層し、上記第１基板の上記一面と上記第２基板の上記一面とを接着することによって、上記第１電極と上記第２電極とを電気的に接続する半導体装置の製造方法であって、（ａ）上記第１基板の上記一面に無機膜よりなる第１絶縁膜を形成する工程と、（ｂ）上記第１絶縁膜上に有機膜よりなる第２絶縁膜を形成する工程と、（ｃ）上記第１絶縁膜および上記第２絶縁膜をドライエッチングすることにより開口部を形成する工程と、（ｄ）上記開口部内に導電膜を埋め込むことにより上記第１電極を形成する工程と、（ｅ）上記第１基板の上記一面と上記第２基板の上記一面とを接着する工程と、を有し、上記（ｃ）工程の後であって、上記（ｅ）工程の前に、上記第２絶縁膜の表面処理を行う工程を有する。
本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
また、本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。特に、ドライエッチングによる開口部の形成工程以降、基板同士の接続工程以前に、基板表面の有機絶縁膜に表面処理を施すことにより、基板間の接続性を向上し、信頼性の高い半導体装置を形成することができる。
実施の形態１の半導体装置の断面図である。 半導体素子の形成層にＭＩＳＦＥＴを有する第１基板の構成例を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図３に続く半導体装置の製造工程中の断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図４に続く半導体装置の製造工程中の断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図５に続く半導体装置の製造工程中の断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図６に続く半導体装置の製造工程中の断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図７に続く半導体装置の製造工程中の断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図８に続く半導体装置の製造工程中の断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図９に続く半導体装置の製造工程中の断面図である。 半導体素子の形成層にＭＩＳＦＥＴを有する第１基板の構成例を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図１２に続く半導体装置の製造工程中の断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図１３に続く半導体装置の製造工程中の断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図１４に続く半導体装置の製造工程中の断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図１５に続く半導体装置の製造工程中の断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図１６に続く半導体装置の製造工程中の断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図１７に続く半導体装置の製造工程中の断面図である。 実施の形態３の半導体装置の製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図であって、図１９に続く半導体装置の製造工程中の断面図である。 実施の形態３の半導体装置の製造工程を示す断面図であって、図２０に続く半導体装置の製造工程中の断面図である。 実施の形態３の半導体装置の製造工程を示す断面図であって、図２１に続く半導体装置の製造工程中の断面図である。 実施の形態３の半導体装置の製造工程を示す断面図であって、図２２に続く半導体装置の製造工程中の断面図である。 実施の形態３の半導体装置の製造工程を示す断面図であって、図２３に続く半導体装置の製造工程中の断面図である。 実施の形態３の半導体装置の製造工程を示す断面図であって、図２４に続く半導体装置の製造工程中の断面図である。 実施の形態３の半導体装置の製造工程を示す断面図であって、図２５に続く半導体装置の製造工程中の断面図である。 実施の形態４の半導体装置の製造工程を示す断面図である。 実施の形態４の半導体装置の製造工程を示す断面図であって、図２７に続く半導体装置の製造工程中の断面図である。 実施の形態４の半導体装置の製造工程を示す断面図であって、図２８に続く半導体装置の製造工程中の断面図である。 実施の形態４の半導体装置の製造工程を示す断面図であって、図２９に続く半導体装置の製造工程中の断面図である。 実施の形態４の半導体装置の製造工程を示す断面図であって、図３０に続く半導体装置の製造工程中の断面図である。 実施の形態４の半導体装置の製造工程を示す断面図であって、図３１に続く半導体装置の製造工程中の断面図である。 実施の形態４の半導体装置の製造工程を示す断面図であって、図３２に続く半導体装置の製造工程中の断面図である。 実施の形態５の半導体装置の製造工程を示す断面図である。 実施の形態５の半導体装置の製造工程を示す断面図であって、図３４に続く半導体装置の製造工程中の断面図である。 実施の形態５の半導体装置の製造工程を示す断面図であって、図３５に続く半導体装置の製造工程中の断面図である。 実施の形態５の半導体装置の製造工程を示す断面図である。 実施の形態５の半導体装置の製造工程を示す断面図である。 実施の形態５の半導体装置の製造工程を示す断面図であって、図３６に続く半導体装置の製造工程中の断面図である。 実施の形態５の半導体装置の製造工程を示す断面図であって、図３９に続く半導体装置の製造工程中の断面図である。 実施の形態５の半導体装置の製造工程を示す断面図であって、図４０に続く半導体装置の製造工程中の断面図である。 実施の形態５の半導体装置の製造工程を示す断面図であって、図４１に続く半導体装置の製造工程中の断面図である。 実施の形態５の半導体装置の製造工程を示す断面図であって、図４２に続く半導体装置の製造工程中の断面図である。 実施の形態５の半導体装置の製造工程を示す断面図であって、図４３に続く半導体装置の製造工程中の断面図である。 実施の形態６の半導体装置の製造工程を示す断面図である。 実施の形態６の半導体装置の製造工程を示す断面図であって、図４５に続く半導体装置の製造工程中の断面図である。 実施の形態６の半導体装置の製造工程を示す断面図であって、図４６に続く半導体装置の製造工程中の断面図である。 実施の形態７の半導体装置の製造工程を示す断面図である。 実施の形態７の半導体装置の製造工程を示す断面図であって、図４８に続く半導体装置の製造工程中の断面図である。 実施の形態７の半導体装置の製造工程を示す断面図であって、図４９に続く半導体装置の製造工程中の断面図である。 ＰＢＯ膜の表面部のＣイオン量を示すグラフである。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、断面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かり易くするため、特定の部位を相対的に大きく表示する場合がある。
（実施の形態１）
［構造説明］
図１を参照しながら、本実施の形態の半導体装置の構造について説明する。図１は、本実施の形態の半導体装置の断面図である。
図１に示すように、本実施の形態の半導体装置は、第１基板Ｓａと第２基板Ｓｂとの積層構造を有している。
第１基板Ｓａは、シリコンよりなる半導体基板であり、その表面（第１面、素子面、バンプ電極の形成側の面、半導体素子の形成側の面）には、半導体素子（図示せず）が配置されている。図１においては、半導体素子の形成層（半導体素子の内在層）を１００ａとして示してある。半導体素子の形成層１００ａ上には、パッド電極（パッド領域、導電性膜）２００ａが配置されている。このパッド電極２００ａは、最上層配線の一部であり、外部接続部となる。最上層配線は、無機絶縁膜３００ａで覆われ、無機絶縁膜３００ａの開口部ＯＡ１からパッド電極２００ａが露出している。
さらに、無機絶縁膜３００ａ上には、無機絶縁膜（無機膜）４００ａが配置されている。この無機絶縁膜４００ａの表面は平坦化されている。さらに、無機絶縁膜４００ａ上には、有機絶縁膜（有機膜）５００ａが配置されている。有機絶縁膜５００ａは、感光性を有する。
また、無機絶縁膜４００ａおよび有機絶縁膜５００ａの積層絶縁膜ＴＣａには、開口部ＯＡ２が配置され、この開口部ＯＡ２内には、バンプ電極ＢＰａが配置されている。
上記開口部ＯＡ２は、無機絶縁膜４００ａおよび有機絶縁膜５００ａの積層絶縁膜ＴＣａをドライエッチングすることにより形成される。また、バンプ電極ＢＰａは、導電性膜（導電膜）を埋め込むことにより形成される。具体的には、バリア金属膜６００ａ、シード膜（図示せず）およびＣｕ（銅）膜７００ａを埋め込むことにより形成される。また、第１基板Ｓａの最上層である有機絶縁膜５００ａには表面処理が施されている。
第２基板Ｓｂも第１基板Ｓａと同様の構成を有する。第２基板Ｓｂは、シリコンよりなる半導体基板であり、その表面（第１面、素子面、バンプ電極の形成側の面、半導体素子の形成側の面）には、半導体素子（図示せず）が配置されている。図１においては、半導体素子の形成層（半導体素子の内在層）を１００ｂとして示してある。なお、図１においては、半導体素子の形成層１００ｂは第２基板Ｓｂの下側に記載されている。半導体素子の形成層１００ｂ上（図１では下側）には、パッド電極（導電性膜）２００ｂが配置されている。このパッド電極２００ｂは、最上層配線の一部であり、外部接続部となる。最上層配線は、無機絶縁膜３００ｂで覆われ、無機絶縁膜３００ｂの開口部ＯＡ１からパッド電極２００ｂが露出している。
さらに、無機絶縁膜３００ｂ上（図１では下側）には、無機絶縁膜（無機膜）４００ｂが配置されている。この無機絶縁膜４００ｂの表面（図１では下側）は平坦化されている。さらに、無機絶縁膜４００ｂ上（図１では下側）には、有機絶縁膜（有機膜）５００ｂが配置されている。有機絶縁膜５００ｂは、感光性を有する。
また、無機絶縁膜４００ｂおよび有機絶縁膜５００ｂの積層絶縁膜ＴＣｂには、開口部ＯＡ２が配置され、この開口部ＯＡ２内には、バンプ電極ＢＰｂが配置されている。
上記開口部ＯＡ２は、無機絶縁膜４００ｂおよび有機絶縁膜５００ｂの積層絶縁膜ＴＣｂをドライエッチングすることにより形成される。また、バンプ電極ＢＰｂは、導電性膜（導電膜）を埋め込むことにより形成される。具体的には、バリア金属膜６００ｂ、シード膜（図示せず）およびＣｕ膜７００ｂを埋め込むことにより形成される。また、第２基板Ｓｂの最上層である有機絶縁膜５００ｂには表面処理が施されている。
本実施の形態の半導体装置は、上記第１基板Ｓａの表面側と上記第２基板Ｓｂの表面側とが、有機絶縁膜（５００ａ、５００ｂ）同士、バンプ電極（ＢＰａ、ＢＰｂ）同士が接触するように貼り合わされた構成となっている。
上記半導体素子の形成層（１００ａ、１００ｂ）に形成される素子に制限はないが、例えば、ＭＩＳＦＥＴを配置することができる。
図２は、半導体素子の形成層にＭＩＳＦＥＴを有する第１基板の構成例を示す断面図である。
図２に示すように、第１基板Ｓａの表面には、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ型電界効果トランジスタ）Ｑｎが配置されている。このＭＩＳＦＥＴは、ｎチャネル型のＭＩＳＦＥＴであり、素子分離領域２で囲まれたｐ型のウエル領域３の表面に形成されている。このｎチャネル型のＭＩＳＦＥＴ（Ｑｎ）は、ｐ型のウエル領域３の表面に配置されたゲート絶縁膜７と、ゲート絶縁膜７上に配置されたゲート電極８と、ゲート電極８の両側の第１基板（ｐ型のウエル領域３）Ｓａ中に配置されたソース・ドレイン用の半導体領域（ｎ型不純物拡散層）とを有する。また、ゲート電極８の側壁上には絶縁体からなるサイドウォール膜ＳＷが配置されている。
上記ソース・ドレイン用の半導体領域（ｎ型不純物拡散層）は、いわゆるＬＤＤ（Lightly Doped Drain）構造を有し、ｎ−型半導体領域９と、ｎ−型半導体領域９よりも不純物濃度が高いｎ＋型半導体領域１１とにより構成されている。ｎ＋型半導体領域１１は、ゲート電極８およびサイドウォール膜ＳＷの両側のｐ型のウエル領域３に配置されており、ｎ−型半導体領域９は、ゲート電極８の両側のｐ型のウエル領域３に配置されている。
上記ＭＩＳＦＥＴ（Ｑｎ）の上方には、配線Ｍ１〜Ｍ３が配置されている。各配線（Ｍ１〜Ｍ３）間および配線Ｍ１とＭＩＳＦＥＴ（Ｑｎ）との間は、プラグＰ１〜Ｐ３で接続される。Ｃ１〜Ｃ３は、コンタクトホールである。
具体的には、上記ＭＩＳＦＥＴ（Ｑｎ）上には、層間絶縁膜ＩＬ１が配置され、この層間絶縁膜ＩＬ１中にはプラグＰ１が配置されている。また、層間絶縁膜ＩＬ１上には、配線Ｍ１が配置されている。この配線Ｍ１上には、層間絶縁膜ＩＬ２が配置され、この層間絶縁膜ＩＬ２中にはプラグＰ２が配置されている。また、層間絶縁膜ＩＬ２上には、配線Ｍ２が配置されている。この配線Ｍ２上には、層間絶縁膜ＩＬ３が配置され、この層間絶縁膜ＩＬ３中にはプラグＰ３が配置されている。また、層間絶縁膜ＩＬ３上には、配線Ｍ３が配置されている。ここでは、配線Ｍ３が最上層配線であり、その一部がパッド電極２００ａとなっている。このパッド電極２００ａ上の構成は前述したとおりである。これらの配線（Ｍ１〜Ｍ３）は、スパッタリング法で堆積した金属膜（例えば、アルミニウム（Ａｌ）膜）をパターニングすることで形成される。ここでは、３層の配線（Ｍ１〜Ｍ３）を例示したが、さらに、多層の配線を配置してもよい。
なお、上記ＭＩＳＦＥＴ（Ｑｎ）の他、ｐチャネル型のＭＩＳＦＥＴ、他の構成のトランジスタ（バイポーラトランジスタ、ＬＤＭＯＳ（Laterally Diffused MOS））、容量素子、各種メモリなどの他の素子を形成してもよい。また、上記ＭＩＳＦＥＴ（Ｑｎ）等が構成する回路としては、ロジック回路やメモリ回路などが挙げられる。
さらに、第１基板Ｓａの半導体素子の形成層１００ａに形成される半導体素子と、第２基板Ｓｂの半導体素子の形成層１００ｂに形成される半導体素子は同じである必要はなく、例えば、第１基板Ｓａをロジック用の基板とし、第２基板Ｓｂをメモリ用の基板として積層してもよい。また、第１基板Ｓａと第２基板Ｓｂをそれぞれロジックやメモリを混載したシステム基板とし、積層してもよい。
また、第１基板Ｓａまたは第２基板ＳｂにＭＥＭＳ（メムス、Micro Electro Mechanical Systems）を形成してもよい。ＭＥＭＳとは、センサーやアクチュエータ等の素子と電子回路を基板の上に集積化したデバイスである。例えば、第１基板Ｓａにセンサーを形成し、第２基板Ｓｂに電子回路を形成し、これらの基板を積層させてもよい。
［製法説明］
次いで、図３〜図１０を参照しながら、本実施の形態の半導体装置の製造工程を説明するとともに、本実施の形態の半導体装置の構成をより明確にする。図３〜図１０は、本実施の形態の半導体装置の製造工程を示す断面図である。
図３に示すように、半導体素子の形成層１００ａおよびパッド電極２００ａが形成された第１基板Ｓａを準備する。なお、このパッド電極２００ａを含む最上層配線は、スパッタリング法で堆積した金属膜（例えば、アルミニウム（Ａｌ）膜）をパターニングすることで形成される。
次いで、パッド電極２００ａ上に無機絶縁膜３００ａとして例えば窒化シリコン膜をＣＶＤ（Chemical Vapor Deposition）法などで堆積する。次いで、パッド電極２００ａ上の無機絶縁膜３００ａをエッチングすることにより、パッド電極２００ａの表面を露出する開口部ＯＡ１を形成する（図４）。具体的には、無機絶縁膜３００ａ上にフォトレジスト膜（図示せず）を形成し、露光・現像することにより、パッド電極２００ａの上部のフォトレジスト膜を除去する。次いで、このフォトレジスト膜をマスクとして無機絶縁膜３００ａをエッチングすることにより、上記開口部ＯＡ１を形成する。次いで、フォトレジスト膜をアッシングなどにより除去する。このようなフォトレジスト膜の形成から除去までの工程をパターニングという。
次いで、図５に示すように、開口部ＯＡ１上を含む第１基板Ｓａの上部に無機絶縁膜４００ａとして例えば酸化シリコン膜をＣＶＤ法などで５００ｎｍ程度堆積する。この際、無機絶縁膜４００ａの表面には、パッド電極２００ａと無機絶縁膜３００ａとの重なり部分に対応する凹凸が生じる。次いで、無機絶縁膜４００ａの表面をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により研磨する。これにより、無機絶縁膜４００ａの表面が平坦化される。ここでは、無機絶縁膜４００ａとして、酸化シリコン膜を用いたが、この他、窒化シリコン膜などを用いることができる。
次いで、無機絶縁膜４００ａ上に、有機絶縁膜５００ａを形成する。ここでは、有機絶縁膜５００ａとして感光性の絶縁膜を用いる。このような感光性を有する有機絶縁膜５００ａとして、例えば、ポリベンゾオキサゾール（ＰＢＯ）を主成分とする絶縁膜（ＰＢＯ膜）を用いることができる。ＰＢＯ膜は、ポリベンゾオキサゾール前駆体を窒素雰囲気中で加熱することにより形成することができる。ポリベンゾオキサゾール前駆体化合物を以下の［化１］に示す。この化合物は、アルカリ溶液に可溶である。よって、前駆体液として、前駆体化合物［化１］のアルカリ溶液を用い、さらに、感光剤（例えば、ナフトキノンジアジド化合物）を添加したものを用いる。加熱により前駆体化合物が閉環し、［化２］の硬化化合物となる。
Figure 2013229415
Figure 2013229415
例えば、前駆体液を、第１基板Ｓａの主面にスピンコータを用いて塗布した後、熱処理を施すことによりＰＢＯ膜よりなる感光性の有機絶縁膜（感光性樹脂膜）５００ａを形成する。ＰＢＯ膜の膜厚は、１５００ｎｍ程度である。このＰＢＯ膜は、フッ素系樹脂と比較し耐熱性が高い樹脂（耐熱性樹脂、耐熱性絶縁膜）であり、後述する熱圧着工程を有する本実施の形態に用いて好適である。
次いで、ｉ線ステッパなどを用いて露光することにより、開口部ＯＡ２の形成領域の有機絶縁膜５００ａを感光させる。次いで、図６に示すように、アルカリ現像液などを用いて現像処理を行うことにより感光した有機絶縁膜５００ａを除去する。
次いで、図７に示すように、有機絶縁膜５００ａをマスクとして、ドライエッチング法を用いて無機絶縁膜４００ａをエッチングする。例えば、ドライエッチングガスをプラズマ化し、無機絶縁膜４００ａに作用させることでエッチングを行う。ドライエッチングガスとしては例えばフロロカーボン系のガスを用いる。
これにより、無機絶縁膜４００ａおよび有機絶縁膜５００ａの積層絶縁膜ＴＣａ中に、パッド電極２００ａを露出する開口部ＯＡ２が形成される。開口部ＯＡ２の形成領域は、開口部ＯＡ１の形成領域の内部に位置し、その形状（上面から見た平面形状）は、例えば、直径５μｍ程度の円形である。
次いで、有機絶縁膜５００ａの表面に対し、表面処理を施す。表面処理として、例えば、水素ラジカル処理を行う。水素（Ｈ）ラジカルを含む気体（ガス）を有機絶縁膜５００ａの表面に対して噴射する。これにより、有機絶縁膜５００ａの表面が改質される。この改質には、有機絶縁膜５００ａの表面構成物の除去（エッチング）や構造物の組成の変化などが含まれる。
次いで、図８に示すように、開口部ＯＡ２内を含む有機絶縁膜５００ａ上にバリア金属膜６００ａを形成する。バリア金属膜６００ａとして、例えば、ＴｉＮ（窒化チタン）膜をスパッタリング法等を用いて７０ｎｍ程度堆積する。このバリア金属膜６００ａは、後の工程で開口部ＯＡ２の内部に埋め込むＣｕ（銅）が有機絶縁膜５００ａ内に拡散するのを防ぐために形成する。
次いで、バリア金属膜６００ａ上にシード膜（図示せず）として、スパッタリング法で膜厚１００ｎｍ程度のＣｕ膜を堆積する。次いで、シード膜の上部に電解メッキ法でＣｕ膜７００ａを３μｍ程度堆積する。これにより、開口部ＯＡ２の内部がＣｕ膜７００ａで埋め込まれる。
次いで、図９に示すように、ＣＭＰ法を用いて有機絶縁膜５００ａ上のＣｕ膜７００ａ、シード膜およびバリア金属膜６００ａを研磨する。これにより、開口部ＯＡ２の内部には、Ｃｕ膜７００ａ、シード膜およびバリア金属膜６００ａからなるバンプ電極ＢＰａが形成される。
次いで、第２基板Ｓｂに対して、第１基板Ｓａと同様の処理を施す（図３〜図９参照）。即ち、第２基板Ｓｂ上に、開口部ＯＡ１を有する無機絶縁膜３００ｂを形成し、次いで、無機絶縁膜４００ｂおよび有機絶縁膜５００ｂの積層絶縁膜ＴＣｂを形成した後、ドライエッチングにより開口部ＯＡ２を形成する。この後、有機絶縁膜５００ｂの表面に対し、表面処理を施し、さらに、開口部ＯＡ２の内部に、Ｃｕ膜７００ｂ、シード膜およびバリア金属膜６００ｂからなるバンプ電極ＢＰｂを形成する。
次いで、図１０に示すように、第１基板Ｓａの表面（第１面、素子面、バンプ電極の形成側の面、半導体素子の形成側の面）と、第２基板Ｓｂの表面（第１面、素子面、バンプ電極の形成側の面、半導体素子の形成側の面）とを対向させ、重ね合わせた後、高温下（例えば、３００℃以上で圧着することにより、これらの基板を接着する（熱圧着、図１）。この際、第１基板Ｓａおよび第２基板Ｓｂのそれぞれに形成されたバンプ電極（ＢＰａ、ＢＰｂ）同士の電気的接続と、有機絶縁膜（５００ａ、５００ｂ）同士の接着とを同時に行う。
この後、第１基板Ｓａの裏面（第２面、半導体素子の形成側と逆の面）および第２基板Ｓｂの裏面（第２面、半導体素子の形成側と逆の面）をそれぞれ研磨（バックグラインド）し、基板厚さが２５μｍ程度となるまで薄膜化する。さらに、ウエハ状態の第１基板Ｓａおよび第２基板Ｓｂをスクライブラインに沿って切断（ダイシング）し、個片化（チップ化）する。
以上の工程により、図１に示す本実施の形態の半導体装置が完成する。
なお、上記工程においては、開口部ＯＡ２の形成後であって、バンプ電極（ＢＰａ、ＢＰｂ）の形成前に有機絶縁膜（５００ａ、５００ｂ）の表面処理を行ったが、バンプ電極（ＢＰａ、ＢＰｂ）形成後であって、基板間の熱圧着前に有機絶縁膜（５００ａ、５００ｂ）の表面処理を行ってもよい。
このように、本実施の形態によれば、パッド電極２００ａ上の絶縁膜として、無機絶縁膜４００ａおよび有機絶縁膜５００ａの積層絶縁膜ＴＣａを用いたので、有機絶縁膜５００ａの量が相対的に減少するため、第１基板Ｓａおよび第２基板Ｓｂの加熱および圧着工程において、脱ガス（離脱ガス）を低減することができる。よって、圧着時のボイドの発生を抑制することができる。例えば、パッド電極２００ａ上の絶縁膜を有機絶縁膜のみで構成した場合には、その膜厚が大きくなり加熱による脱ガスが大きくなる。また、開口部側壁がテーパー形状となってしまう。
これに対し、本実施の形態では、上記積層絶縁膜ＴＣａを用いることで、脱ガスを低減することができ、基板間の接着不良による基板間の剥離を低減することができる。また、バンプ電極間の接続不良を低減することができる。このように、半導体装置の特性を向上させることができる。
また、本実施の形態によれば、基板間の熱圧着工程の前に、有機絶縁膜５００ａの表面に対し表面処理を施したので、有機絶縁膜（５００ａ、５００ｂ）同士の接着性を向上させることができる。
以下、本発明者の検討例（実験例）に基づき説明する。サンプルＡとして、ウエハ状態の第１基板Ｓａおよび第２基板Ｓｂについて、上記工程（図３〜図９参照）に基づき熱圧着を行った積層基板Ａを製造した。即ち、それぞれの基板（Ｓａ、Ｓｂ）について、開口部ＯＡ２の形成後であって、バンプ電極（ＢＰａ、ＢＰｂ）の形成前に有機絶縁膜（５００ａ、５００ｂ）の表面処理を行い、これらの基板（Ｓａ、Ｓｂ）を熱圧着した。サンプルＢとして、ウエハ状態の第１基板Ｓａおよび第２基板Ｓｂについて、表面処理のタイミングを変えて熱圧着を行った積層基板Ｂを製造した。即ち、それぞれの基板（Ｓａ、Ｓｂ）について、バンプ電極（ＢＰａ、ＢＰｂ）形成後であって、基板間の熱圧着前に有機絶縁膜（５００ａ、５００ｂ）の表面処理を行い、これらの基板（Ｓａ、Ｓｂ）を熱圧着した。サンプルＣとして、ウエハ状態の第１基板Ｓａおよび第２基板Ｓｂについて、表面処理を行わないで熱圧着を行った積層基板Ｃを製造した。
これらの積層基板Ａ〜Ｃについて、第１基板Ｓａおよび第２基板Ｓｂのそれぞれを２５μｍ程度の厚さとなるようにバックグラインドした。このうち、積層基板Ｃについては、バックグラインドの最中に基板間の剥離が生じた。これに対し、積層基板ＡおよびＢについては、基板間の剥離は確認されなかった。このような剥離試験の結果、有機絶縁膜（５００ａ、５００ｂ）の表面処理により、基板間の接着力を向上させることが判明した。また、表面処理のタイミングを変えても、熱圧着の前に表面処理が施されていれば、基板間の接着力が向上することが判明した。
本発明者の検討の結果、表面処理の有無による接着力の差は、開口部ＯＡ２の形成時のドライエッチングダメージが要因ではないかと考察された。
そこで、表面処理による基板間の接着力の向上機構を明らかにするために以下の検討を行った。基板上に上記ＰＢＯ膜を形成し、ダメージ処理としてＡｒ（アルゴン）プラズマ処理を施した基板Ｉを製造した。このダメージ処理とは、ドライエッチングによるＡｒプラズマを模擬したものである。また、基板上に上記ＰＢＯ膜を形成し、ダメージ処理としてＡｒ（アルゴン）プラズマ処理を施した後、表面処理として上記水素ラジカル処理を施した基板ＩＩを製造した。また、リファレンスとして、基板上に上記ＰＢＯ膜を形成し、上記ダメージ処理および上記表面処理のいずれも行わない基板ＩＩＩを製造した。
これらの基板（Ｉ、ＩＩ、ＩＩＩ）について、Ｔｏｆ−ＳＩＭＳ（Time-of-flight secondary ion mass spectrometer、飛行時間二次イオン質量分析計）を用いてＰＢＯ膜の表面部（表面から深さ３０ｎｍまで間）のＣ（炭素、カーボン）イオン量を測定し、基板Ｉおよび基板ＩＩのＣイオン量について、基板ＩＩＩのＣイオン量との差分を算出した。その結果を、図５１のグラフに示す。図５１は、ＰＢＯ膜の表面部のＣイオン量を示すグラフである。グラフの縦軸は、Ｃイオン量の変化分（ａ．ｕ．）である。また、グラフの横軸は、ＰＢＯ膜表面からの深さ（ｎｍ）である。
グラフに示すように、Ａｒプラズマ処理により、ＰＢＯ膜の表面のＣイオン量が高くなっていることが判明した。これに対し、Ａｒプラズマ処理後に水素ラジカル処理を施した場合は、Ｃイオン量がリファレンスと同程度（±５％の範囲）であった。また、ＰＢＯ膜の表面部（表面から深さ３０ｎｍまで間）における、Ｃイオン量のばらつきもＡｒプラズマ処理の場合ほど大きくはなく、リファレンスと同程度であった。
以上の結果により、ドライエッチング処理時にＡｒなどのプラズマに晒された有機絶縁膜（５００ａ、５００ｂ）において、その表面が炭化し、グラファイト構造となるなどの膜質の変化が生じ、ダメージ層が形成され、これにより接着性が低下したものと考察される。
これに対し、Ａｒプラズマ処理後に水素ラジカル処理を施した場合には、上記ダメージ層がエッチングされ、または、上記ダメージ層の化学的変化などにより膜質が回復するものと考察される。
このように、有機絶縁膜（５００ａ、５００ｂ）のドライエッチングの後、基板（Ｓａ、Ｓｂ）間の熱圧着前に、それぞれの基板の表面（有機絶縁膜５００ａ、５００ｂ）に対し、表面処理（例えば、水素プラズマ処理）を施すことにより、基板間の接着性を向上できることが判明した。
ここで、本実施の形態においては、有機絶縁膜（５００ａ、５００ｂ）として、ＰＢＯ膜を用いたが、この他、ポリイミドを主成分とする有機絶縁膜や、ベンゾシクロブテンを主成分とする有機絶縁膜などを用いてもよい。これらの膜も、耐熱性絶縁膜であり、熱圧着工程を有する本実施の形態に用いて好適である。本明細書において、耐熱性絶縁膜とは、１％重量損失する温度が約３００℃以上である絶縁膜とする。
さらに、ＰＢＯ膜やポリイミドには、ポジ型の感光性を有する種類のものが多数存在し、これらを選択することで非溶剤系現像液を用いることができ、環境に対する影響を低減することができる。また、ベンゾシクロブテンを用いた場合には主骨格の環化反応において副生成物が生じにくく、特性の良好な有機絶縁膜を形成することができる。上記材料を用いて有機絶縁膜を形成した場合も、単層で用いた場合には加熱によりガスが発生し易い。よって、パッド電極２００ａ上の絶縁膜を無機絶縁膜と有機絶縁膜の積層構造とすることで、脱ガスを低減することができる。
また、上記材料も炭素含有化合物であり、ドライエッチング処理時のダメージ層の生成が懸念される。よって、表面処理（例えば、水素プラズマ処理）を施すことにより、基板間の接着性を向上させることができる。
また、本実施の形態においては、無機絶縁膜４００ａとしてＣＶＤ法により形成された酸化シリコン膜を用い、その表面をＣＭＰ法により研磨したが、無機絶縁膜４００ａとして塗布絶縁膜を用いることにより成膜と同時に平坦化を行い、研磨工程を省略してもよい。
また、前述したように、表面処理のタイミングについては、（１）開口部ＯＡ２の形成後であって、バンプ電極（ＢＰａ、ＢＰｂ）の形成前、または（２）バンプ電極（ＢＰａ、ＢＰｂ）形成後であって、基板間の熱圧着前のいずれでもよく、また、双方のタイミングで表面処理を行ってもよい。
また、本実施の形態においては、表面処理として水素ラジカル処理を例示したが、この他、水素プラズマ処理、アンモニアラジカル処理、アンモニアプラズマ処理、酸素プラズマ処理または酸素ラジカル処理を行ってもよい。即ち、これらの活性種を有するガスの雰囲気下における処理や当該ガスを噴射する処理を行う。
但し、アンモニアラジカル処理やアンモニアプラズマ処理においては、アンモニアの構成元素の窒素（Ｎ）による窒化作用が生じ得る。よって、バンプ電極（ＢＰａ、ＢＰｂ）として、窒化され難い金属を用いる場合に有用である。また、酸素プラズマ処理や酸素ラジカル処理においては、酸化作用が生じ得る。よって、バンプ電極（ＢＰａ、ＢＰｂ）として、酸化され難い金属を用いる場合に有用である。なお、不所望の酸化がなされた場合においては、以降の工程において、還元性雰囲気下における熱処理など（還元処理）を施すことにより、酸化金属を金属としてもよい。
また、本実施の形態においては、同じ組成の有機絶縁膜（５００ａ、５００ｂ）同士、バンプ電極（ＢＰａ、ＢＰｂ）同士を接着したが、他方のバンプ電極（例えば、ＢＰｂ）の構成金属を異なるものとしてもよい。また、他方の有機絶縁膜（例えば、５００ｂ）を他の絶縁膜（例えば、無機絶縁膜）としてもよい。
また、本実施の形態においては、ウエハ状態の第１基板Ｓａおよび第２基板Ｓｂを熱圧着した後、切断（ダイシング）し、個片化（チップ化）したが、ウエハ状態の第１基板Ｓａおよび第２基板Ｓｂをそれぞれ個片化した後、熱圧着してもよい。
（実施の形態２）
実施の形態１においては、金属膜をパターニングすることで形成されたパッド電極２００ａ上に無機絶縁膜３００ａを堆積したが（図４）、実施の形態２においては、無機絶縁膜３００ａ中に配線溝を形成し、この配線溝内に金属膜（例えば、Ｃｕ（銅）膜）を埋め込むことによりパッド電極２００ａを形成する。
以下に図面を参照しながら、本実施の形態の半導体装置の構造および製造工程について説明する。図１１は、半導体素子の形成層にＭＩＳＦＥＴを有する第１基板の構成例を示す断面図である。図１２〜図１８は、本実施の形態の半導体装置の製造工程を示す断面図である。
［構造説明］
本実施の形態の半導体装置の製造工程を示す断面図の一つである図１８に示すように、本実施の形態の半導体装置は、第１基板Ｓａと第２基板Ｓｂとの積層構造を有している。
実施の形態１の図１と異なる箇所は、パッド電極２００ａが無機絶縁膜３００ａ中の配線溝内に埋め込まれている点である。よって、本実施の形態においては、実施の形態１のようにパッド電極２００ａと無機絶縁膜３００ａとの重なり部分に対応する凹凸が生じず、パッド電極２００ａの表面と無機絶縁膜３００ａの表面がほぼ同じ高さとなっている。言い換えれば、パッド電極２００ａおよび無機絶縁膜３００ａの表面が平坦化されている。また、第２基板Ｓｂのパッド電極２００ｂおよび無機絶縁膜３００ｂについても同様である。なお、他の構成は、実施の形態１（図１）と同様であるためその説明を省略する。
本実施の形態においても、パッド電極２００ａ上には、無機絶縁膜４００ａおよび有機絶縁膜５００ａの積層絶縁膜ＴＣａをドライエッチングにより開口した開口部ＯＡが配置されている。さらに、パッド電極２００ｂ上には、無機絶縁膜４００ｂおよび有機絶縁膜５００ｂの積層絶縁膜ＴＣｂをドライエッチングにより開口した開口部ＯＡが配置されている。また、有機絶縁膜５００ａ、５００ｂにはそれぞれ表面処理が施されている。
また、パッド電極２００ａ上の開口部ＯＡおよびパッド電極２００ｂ上の開口部ＯＡの内部には、それぞれ、バンプ電極ＢＰａ、ＢＰｂが配置されている。
図１８においては、上記第１基板Ｓａの表面側と上記第２基板Ｓｂの表面側とが、有機絶縁膜（５００ａ、５００ｂ）同士、バンプ電極（ＢＰａ、ＢＰｂ）同士が接触するように貼り合わされた構成となっている。
なお、パッド電極（２００ａ、２００ｂ）の下層に位置する半導体素子の形成層（１００ａ、１００ｂ）に形成される素子に制限はなく、実施の形態１（図２）と同様にＭＩＳＦＥＴなどを配置することができる。但し、図２においては、配線（Ｍ１〜Ｍ３）をパターニングにより形成しているが、これらを金属膜の埋め込みにより形成してもよい。例えば、図１１に示すように、ＭＩＳＦＥＴ（Ｑｎ）上の層間絶縁膜ＩＬ１中にはプラグＰ１が配置されている。ＭＩＳＦＥＴ（Ｑｎ）、層間絶縁膜ＩＬ１およびプラグＰ１の構成は実施の形態１（図２）と同様である。
ここで、層間絶縁膜ＩＬ１上には、配線溝用絶縁膜ＩＬ２ａに埋め込まれた配線Ｍ１が配置されている。この配線Ｍ１上には、層間絶縁膜ＩＬ２ｂが配置され、この層間絶縁膜ＩＬ２ｂ中にはプラグＰ２が配置されている。また、層間絶縁膜ＩＬ２ｂ上には、配線溝用絶縁膜ＩＬ３ａに埋め込まれた配線Ｍ２が配置されている。この配線Ｍ２上には、層間絶縁膜ＩＬ３ｂが配置され、この層間絶縁膜ＩＬ３ｂ中にはプラグＰ３が配置されている。また、層間絶縁膜ＩＬ３ｂ上には、無機絶縁膜３００ａに埋め込まれた配線Ｍ３が配置されている。ここでは、配線Ｍ３が最上層配線であり、その一部がパッド電極２００ａとなっている。このように、配線Ｍ１〜Ｍ３を埋め込み配線（ダマシン配線）としてもよい。
［製法説明］
次いで、本実施の形態の半導体装置の製造工程を説明するとともに、本実施の形態の半導体装置の構成をより明確にする。
図１２に示すように、半導体素子の形成層１００ａおよびパッド電極２００ａが形成された第１基板Ｓａを準備する。なお、このパッド電極２００ａを含む最上層配線は、前述したように、無機絶縁膜３００ａ中の配線溝に金属膜（例えば、Ｃｕ膜）を埋め込むことにより形成される。
次いで、図１３に示すように、パッド電極２００ａ上を含む無機絶縁膜３００ａ上に無機絶縁膜４００ａとして例えば酸化シリコン膜をＣＶＤ法などで５００ｎｍ程度堆積する。この際、パッド電極２００ａの表面と無機絶縁膜３００ａの表面がほぼ同じ高さであり、平坦化されているため、無機絶縁膜４００ａの表面もほぼ平坦となる。よって、実施の形態１の無機絶縁膜４００ａの表面の研磨工程を省略することができる。
次いで、無機絶縁膜４００ａ上に、有機絶縁膜５００ａを形成する。ここでは、有機絶縁膜５００ａとして実施の形態１と同様にＰＢＯ膜を形成する。
次いで、図１４に示すように、実施の形態１と同様に、露光現像処理により有機絶縁膜５００ａに開口部ＯＡを形成し、さらに、有機絶縁膜５００ａをマスクとして、無機絶縁膜４００ａをドライエッチングする。これにより、無機絶縁膜４００ａおよび有機絶縁膜５００ａの積層絶縁膜ＴＣａ中に、パッド電極２００ａを露出する開口部ＯＡが形成される。
次いで、有機絶縁膜５００ａの表面に対し、表面処理を施す。表面処理として、例えば、水素ラジカルを含む気体を有機絶縁膜５００ａの表面に対して噴射する。これにより、有機絶縁膜５００ａの表面が改質される。
次いで、図１５に示すように、開口部ＯＡ内を含む有機絶縁膜５００ａ上に、実施の形態１と同様にバリア金属膜６００ａ、シード膜（図示せず）およびＣｕ膜７００ａを形成する。
次いで、図１６に示すように、ＣＭＰ法を用いて有機絶縁膜５００ａ上のＣｕ膜７００ａ、シード膜およびバリア金属膜６００ａを研磨する。これにより、開口部ＯＡの内部には、Ｃｕ膜７００ａ、シード膜およびバリア金属膜６００ａからなるバンプ電極ＢＰａが形成される。
次いで、第２基板Ｓｂに対して、第１基板Ｓａと同様の処理を施す（図１２〜図１６参照）。即ち、パッド電極２００ｂ上を含む第２基板Ｓｂ上に、無機絶縁膜４００ｂおよび有機絶縁膜５００ｂの積層絶縁膜ＴＣｂを形成した後、ドライエッチングにより開口部ＯＡを形成する。この後、有機絶縁膜５００ｂの表面に対し、表面処理を施し、さらに、開口部ＯＡの内部に、Ｃｕ膜７００ｂ、シード膜およびバリア金属膜６００ｂからなるバンプ電極ＢＰｂを形成する。
次いで、図１７に示すように、第１基板Ｓａの表面（第１面、素子面、バンプ電極の形成側の面、半導体素子の形成側の面）と、第２基板Ｓｂの表面（第１面、素子面、バンプ電極の形成側の面、半導体素子の形成側の面）とを対向させ、重ね合わせた後、高温下で圧着することにより、これらの基板を接着（熱圧着）する。この際、第１基板Ｓａおよび第２基板Ｓｂのそれぞれに形成されたバンプ電極（ＢＰａ、ＢＰｂ）同士の電気的接続と、有機絶縁膜（５００ａ、５００ｂ）同士の接着とを同時に行う。
この後、第１基板Ｓａの裏面（第２面、半導体素子の形成側と逆の面）および第２基板Ｓｂの裏面をそれぞれバックグラインドし、基板厚さが２５μｍ程度となるまで薄膜化する。さらに、ウエハ状態の第１基板Ｓａおよび第２基板Ｓｂをスクライブラインに沿って切断し、個片化する。
以上の工程により、図１８に示す本実施の形態の半導体装置が完成する。
なお、上記工程においては、開口部ＯＡの形成後であって、バンプ電極（ＢＰａ、ＢＰｂ）の形成前に有機絶縁膜（５００ａ、５００ｂ）の表面処理を行ったが、バンプ電極（ＢＰａ、ＢＰｂ）形成後であって、基板間の熱圧着前に有機絶縁膜（５００ａ、５００ｂ）の表面処理を行ってもよい。
このように、本実施の形態によれば、パッド電極２００ａ上の絶縁膜として、無機絶縁膜４００ａおよび有機絶縁膜５００ａの積層絶縁膜ＴＣａを用いたので、第１基板Ｓａおよび第２基板Ｓｂの加熱および圧着工程において、有機絶縁膜５００ａからの脱ガスを低減することができる。よって、圧着時のボイドの発生を抑制することができ、基板間の接着不良による基板間の剥離を低減することができる。また、バンプ電極間の接続不良を低減することができる。このように、半導体装置の特性を向上させることができる。
また、本実施の形態によれば、基板間の熱圧着工程の前に、有機絶縁膜５００ａの表面に対し表面処理を施したので、有機絶縁膜（５００ａ、５００ｂ）同士の接着性を向上させることができる。
（実施の形態３）
実施の形態１および２においては、第１基板Ｓａの表面（第１面、素子面、バンプ電極の形成側の面、半導体素子の形成側の面）側にバンプ電極ＢＰａを形成したが、実施の形態３においては、第１基板Ｓａの裏面（第２面、半導体素子の形成側と逆の面）側にバンプ電極ＢＰを形成する。
以下に図面を参照しながら、本実施の形態の半導体装置の構造および製造工程について説明する。図１９〜図２６は、本実施の形態の半導体装置の製造工程を示す断面図である。
［構造説明］
本実施の形態の半導体装置の製造工程を示す断面図の一つである図２５においては、第１基板Ｓａの裏面（第２面、半導体素子の形成側と逆の面）を上側として表示してある。よって、第１基板Ｓａの表面（第１面、素子面、半導体素子の形成側の面）に形成されている半導体素子の形成層（半導体素子の内在層）１００は、第１基板Ｓａの下側に位置している。この半導体素子の形成層１００のさらに下には、パッド電極（導電性膜）２００が配置されている。
また、第１基板Ｓａの裏面上には、無機絶縁膜４０１および有機絶縁膜５０１の積層絶縁膜ＴＣが配置されている。この積層絶縁膜ＴＣ、第１基板Ｓａおよび半導体素子の形成層（半導体素子の内在層）１００には、これらを貫通し、パッド電極２００まで到達する開口部（貫通孔）ＴＨが設けられている。この開口部ＴＨの内部には、バンプ電極ＢＰが配置されている。
そして、本実施の形態の半導体装置においては、図２６に示すように、上記第１基板Ｓａの裏面側と実施の形態２で説明した第２基板Ｓｂの表面側とを、有機絶縁膜（５０１、５００ｂ）同士、バンプ電極（ＢＰ、ＢＰｂ）同士が接触するように貼り合わされている。
本実施の形態においても、パッド電極２００の上方には、無機絶縁膜４０１および有機絶縁膜５０１の積層絶縁膜ＴＣをドライエッチングにより開口した開口部ＴＨが配置されている（図２５）。また、有機絶縁膜５０１には表面処理が施されている。
［製法説明］
次いで、本実施の形態の半導体装置の製造工程を説明するとともに、本実施の形態の半導体装置の構成をより明確にする。
図１９に示すように、半導体素子の形成層１００およびパッド電極２００が形成された第１基板Ｓａを準備する。なお、このパッド電極２００を含む最上層配線は、実施の形態２と同様に、無機絶縁膜３００中の配線溝に金属膜（例えば、Ｃｕ膜）を埋め込むことにより形成される。
次いで、第１基板Ｓａの裏面（第２面、半導体素子の形成側と逆の面）を上側とし、第１基板Ｓａの厚さが所定の厚さ（例えば、２５μｍ程度）となるようにバックグラインドする。次いで、図２０に示すように、第１基板Ｓａ上に無機絶縁膜４０１として例えば酸化シリコン膜をＣＶＤ法などで５００ｎｍ程度堆積する。次いで、無機絶縁膜４０１上に、有機絶縁膜５０１を形成する。ここでは、有機絶縁膜５０１として実施の形態１と同様にＰＢＯ膜を形成する。
次いで、図２１に示すように、露光現像処理により開口部ＴＨの形成領域の有機絶縁膜５０１を除去する。次いで、図２２に示すように、有機絶縁膜５０１をマスクとして、無機絶縁膜４０１、第１基板Ｓａおよび半導体素子の形成層１００をエッチングする。これにより、無機絶縁膜４０１、有機絶縁膜５０１、第１基板Ｓａおよび半導体素子の形成層１００を貫通し、パッド電極２００まで到達する開口部ＴＨが形成される。この開口部ＴＨの形成領域は、パッド電極２００と対応してレイアウトされ、この領域には半導体素子を形成しないように予め設計されている。
次いで、有機絶縁膜５０１の表面（第１基板Ｓａの裏面）に対し、表面処理を施す。表面処理として、例えば、水素ラジカルを含む気体を有機絶縁膜５０１の表面に対して噴射する。これにより、有機絶縁膜５０１の表面が改質される。
次いで、図２３に示すように、開口部ＴＨ内を含む有機絶縁膜５０１上に、絶縁膜３０１を形成する。絶縁膜３０１として、酸化シリコン膜をＣＶＤ法などで形成する。次いで、図２４に示すように、絶縁膜３０１を異方的にエッチングすることにより、開口部ＴＨの側壁にのみ絶縁膜３０１を残存させる。これにより、開口部ＴＨの底部の絶縁膜３０１が除去され、パッド電極２００が露出する。なお、絶縁膜３０１をパターニングすることにより、開口部ＴＨの底部および有機絶縁膜５０１上の絶縁膜３０１を除去し、開口部ＴＨの側壁を覆う絶縁膜３０１を形成してもよい。
次いで、図２５に示すように、開口部ＴＨ内を含む有機絶縁膜５０１上にバリア金属膜６０１を形成する。バリア金属膜６０１として、例えば、ＴｉＮ膜をスパッタリング法等を用いて７０ｎｍ程度堆積する。次いで、バリア金属膜６０１上にシード膜（図示せず）として、スパッタリング法で膜厚１００ｎｍ程度のＣｕ膜を堆積する。次いで、シード膜の上部に電解メッキ法でＣｕ膜７０１を３μｍ程度堆積する。
次いで、ＣＭＰ法を用いて有機絶縁膜５０１上のＣｕ膜７０１、シード膜およびバリア金属膜６０１を研磨する。これにより、開口部ＴＨの内部には、Ｃｕ膜７０１、シード膜およびバリア金属膜６０１からなるバンプ電極ＢＰが形成される。
次いで、例えば、実施の形態２で説明した第２基板Ｓｂを準備し、図２６に示すように、第２基板Ｓｂの表面（第１面、素子面、バンプ電極の形成側の面、半導体素子の形成側の面）と、第１基板Ｓａの裏面（第２面、半導体素子の形成側と逆の面）とを対向させ、重ね合わせた後、これらの基板を熱圧着する。この際、第１基板Ｓａおよび第２基板Ｓｂのそれぞれに形成されたバンプ電極（ＢＰ、ＢＰｂ）同士の電気的接続と、有機絶縁膜（５０１、５００ｂ）同士の接着とを同時に行う。
この後、第２基板Ｓｂの裏面をバックグラインドし、基板厚さが２５μｍ程度となるまで薄膜化する。さらに、ウエハ状態の第１基板Ｓａおよび第２基板Ｓｂをスクライブラインに沿って切断し、個片化する。
以上の工程により、図２６に示す本実施の形態の半導体装置が完成する。
なお、上記工程においては、開口部ＴＨの形成後であって、バンプ電極ＢＰの形成前に有機絶縁膜５０１の表面処理を行ったが、バンプ電極ＢＰの形成後であって、基板間の熱圧着前に有機絶縁膜５０１の表面処理を行ってもよい。
このように、本実施の形態によれば、第１基板Ｓａの裏面に無機絶縁膜４０１および有機絶縁膜５０１の積層絶縁膜ＴＣを形成したので、第１基板Ｓａおよび第２基板Ｓｂの加熱および圧着工程において、有機絶縁膜５０１からの脱ガスを低減することができる。よって、圧着時のボイドの発生を抑制することができ、基板間の接着不良による基板間の剥離を低減することができる。また、バンプ電極間の接続不良を低減することができる。このように、半導体装置の特性を向上させることができる。
また、本実施の形態によれば、基板間の熱圧着工程の前に、有機絶縁膜５０１の表面に対し表面処理を施したので、有機絶縁膜（５０１、５００ｂ）同士の接着性を向上させることができる。
（実施の形態４）
実施の形態４においては、第１基板Ｓａの裏面（第２面、半導体素子の形成側と逆の面）側のバンプ電極ＴＢＰを、第１バンプ電極１ＢＰと第２バンプ電極２ＢＰの積層構造とする。
以下に図面を参照しながら、本実施の形態の半導体装置の構造および製造工程について説明する。図２７〜図３３は、本実施の形態の半導体装置の製造工程を示す断面図である。
［構造説明］
本実施の形態の半導体装置の製造工程を示す断面図の一つである図３２においては、第１基板Ｓａの裏面（第２面、半導体素子の形成側と逆の面）を上側として表示してある。よって、第１基板Ｓａの表面（第１面、素子面、バンプ電極の形成側の面、半導体素子の形成側の面）に形成されている半導体素子の形成層（半導体素子の内在層）１００は、第１基板Ｓａの下側に位置している。この半導体素子の形成層１００のさらに下には、パッド電極（導電性膜）２００が配置されている。
また、第１基板Ｓａの裏面上には、無機絶縁膜４０１および有機絶縁膜５０１の積層絶縁膜ＴＣが配置されている。この積層絶縁膜ＴＣ中には、開口部（貫通孔）ＴＨ２が設けられ、この開口部ＴＨ２の内部には、第２バンプ電極２ＢＰが配置されている。また、第１基板Ｓａおよび半導体素子の形成層１００には、パッド電極２００まで到達する開口部（貫通孔）ＴＨ１が設けられている。この開口部ＴＨ１の内部には、第１バンプ電極１ＢＰが配置されている。この第１バンプ電極１ＢＰと第２バンプ電極２ＢＰの積層によりバンプ電極ＴＢＰが構成されている。
そして、本実施の形態の半導体装置においては、図３３に示すように、上記第１基板Ｓａの裏面側と実施の形態２で説明した第２基板Ｓｂの表面側とを、有機絶縁膜（５０１、５００ｂ）同士、バンプ電極（ＴＢＰ、ＢＰｂ）同士が接触するように貼り合わされている。
本実施の形態においても、パッド電極２００の上方には、無機絶縁膜４０１および有機絶縁膜５０１の積層絶縁膜ＴＣをドライエッチングにより開口した開口部ＴＨ２が配置されている（図３２）。また、有機絶縁膜５０１には表面処理が施されている。
［製法説明］
次いで、本実施の形態の半導体装置の製造工程を説明するとともに、本実施の形態の半導体装置の構成をより明確にする。
図２７に示すように、半導体素子の形成層１００およびパッド電極２００が形成された第１基板Ｓａを準備する。なお、このパッド電極２００を含む最上層配線は、実施の形態２と同様に、無機絶縁膜３００中の配線溝に金属膜（例えば、Ｃｕ膜）を埋め込むことにより形成される。
次いで、第１基板Ｓａの裏面（第２面、半導体素子の形成側と逆の面）を上側とし、第１基板Ｓａの厚さが所定の厚さ（例えば、２５μｍ程度）となるようにバックグラインドする。次いで、図２８に示すように、第１基板Ｓａおよび半導体素子の形成層１００をパターニングすることにより、第１基板Ｓａおよび半導体素子の形成層１００を貫通し、パッド電極２００まで到達する開口部ＴＨ１を形成する。この開口部ＴＨ１の形成領域は、パッド電極２００と対応してレイアウトされ、この領域には半導体素子を形成しないように予め設計されている。
次いで、図２９に示すように、開口部ＴＨ１内を含む第１基板Ｓａ上に、絶縁膜３０１を形成する。絶縁膜３０１として、例えば、酸化シリコン膜をＣＶＤ法などで形成する。次いで、絶縁膜３０１をパターニングすることにより、開口部ＴＨ１の底部の絶縁膜３０１を除去する。
次いで、図３０に示すように、開口部ＴＨ１内を含む絶縁膜３０１上に、実施の形態３と同様にバリア金属膜６０１、シード膜（図示せず）およびＣｕ膜７０１を形成する。次いで、ＣＭＰ法を用いて絶縁膜３０１上のＣｕ膜７０１、シード膜およびバリア金属膜６０１を研磨する。これにより、開口部ＴＨ１の内部には、Ｃｕ膜７０１、シード膜およびバリア金属膜６０１からなる第１バンプ電極１ＢＰが形成される。
次いで、図３１に示すように、第１バンプ電極１ＢＰおよび絶縁膜３０１上に無機絶縁膜４０１として例えば酸化シリコン膜をＣＶＤ法などで５００ｎｍ程度堆積する。次いで、無機絶縁膜４０１上に、有機絶縁膜５０１を形成する。ここでは、有機絶縁膜５０１として実施の形態１と同様にＰＢＯ膜を形成する。
次いで、露光現像処理により開口部ＴＨ２の形成領域の有機絶縁膜５０１を除去する。次いで、有機絶縁膜５０１をマスクとして、無機絶縁膜４０１をドライエッチングする。これにより、無機絶縁膜４０１および有機絶縁膜５０１を貫通し、第１バンプ電極１ＢＰまで到達する開口部ＴＨ２が形成される。
次いで、有機絶縁膜５０１の表面（第１基板Ｓａの裏面）に対し、表面処理を施す。表面処理として、例えば、水素ラジカルを含む気体を有機絶縁膜５０１の表面に対して噴射する。これにより、有機絶縁膜５０１の表面が改質される。
次いで、図３２に示すように、開口部ＴＨ２内を含む有機絶縁膜５０１上に、バリア金属膜６０２として、例えば、ＴｉＮ膜をスパッタリング法等を用いて堆積する。次いで、バリア金属膜６０２上にシード膜（図示せず）として、スパッタリング法でＣｕ膜を堆積する。次いで、シード膜の上部に電解メッキ法でＣｕ膜７０２を堆積する。
次いで、ＣＭＰ法を用いて有機絶縁膜５０１上のＣｕ膜７０２、シード膜およびバリア金属膜６０２を研磨する。これにより、開口部ＴＨ２の内部には、Ｃｕ膜７０２、シード膜およびバリア金属膜６０２からなる第２バンプ電極２ＢＰが形成される。
以上の工程により、パッド電極２００と接続され、第１バンプ電極１ＢＰと第２バンプ電極２ＢＰの積層構造よりなり、第１基板Ｓａの裏面（第２面、半導体素子の形成側と逆の面）に露出したバンプ電極ＴＢＰが形成される。
次いで、例えば、実施の形態２で説明した第２基板Ｓｂを準備し、図３３に示すように、第２基板Ｓｂの表面（第１面、素子面、バンプ電極の形成側の面、半導体素子の形成側の面）と、第１基板Ｓａの裏面（第２面、半導体素子の形成側と逆の面）とを対向させ、重ね合わせた後、これらの基板を熱圧着する。この際、第１基板Ｓａおよび第２基板Ｓｂのそれぞれに形成されたバンプ電極（ＴＢＰ、ＢＰｂ）同士の電気的接続と、有機絶縁膜（５０１、５００ｂ）同士の接着とを同時に行う。
この後、第２基板Ｓｂの裏面をバックグラインドし、基板厚さが２５μｍ程度となるまで薄膜化する。さらに、ウエハ状態の第１基板Ｓａおよび第２基板Ｓｂをスクライブラインに沿って切断し、個片化する。
以上の工程により、図３３に示す本実施の形態の半導体装置が完成する。
なお、上記工程においては、開口部ＴＨ２の形成後であって、バンプ電極ＴＢＰの形成前に有機絶縁膜５０１の表面処理を行ったが、バンプ電極ＴＢＰの形成後であって、基板間の熱圧着前に有機絶縁膜５０１の表面処理を行ってもよい。
このように、本実施の形態によれば、第１基板Ｓａの裏面に無機絶縁膜４０１および有機絶縁膜５０１の積層絶縁膜ＴＣを形成したので、第１基板Ｓａおよび第２基板Ｓｂの加熱および圧着工程において、有機絶縁膜５０１からの脱ガスを低減することができる。よって、圧着時のボイドの発生を抑制することができ、基板間の接着不良による基板間の剥離を低減することができる。また、バンプ電極間の接続不良を低減することができる。このように、半導体装置の特性を向上させることができる。
また、本実施の形態によれば、基板間の熱圧着工程の前に、有機絶縁膜５０１の表面に対し表面処理を施したので、有機絶縁膜（５０１、５００ｂ）同士の接着性を向上させることができる。
（実施の形態５）
実施の形態５においては、第１バンプ電極１ＢＰおよび第２バンプ電極２ＢＰよりなる積層構造のバンプ電極ＴＢＰのうち、第１バンプ電極１ＢＰをパッド電極（導電性膜）２００の形成前に形成しておく。
以下に図面を参照しながら、本実施の形態の半導体装置の構造および製造工程について説明する。図３４〜図４４は、本実施の形態の半導体装置の製造工程を示す断面図である。
［構造説明］
本実施の形態の半導体装置の製造工程を示す断面図の一つである図４３においては、第１基板Ｓａの裏面（第２面、半導体素子の形成側と逆の面）を上側として表示してある。よって、第１基板Ｓａの表面（第１面、素子面、バンプ電極の形成側の面、半導体素子の形成側の面）に形成されている半導体素子の形成層（半導体素子の内在層）１００は、第１基板Ｓａの下側に位置している。この半導体素子の形成層１００のさらに下には、パッド電極（導電性膜）２００が配置されている。
また、第１基板Ｓａの裏面上には、無機絶縁膜４０１および有機絶縁膜５０１の積層絶縁膜ＴＣが配置されている。この積層絶縁膜ＴＣおよび第１基板Ｓａの一部の中には、開口部ＴＨ２が設けられている。この開口部ＴＨ２の側壁は絶縁膜３０２で覆われ、さらに、この開口部ＴＨ２の内部には、第２バンプ電極２ＢＰが配置されている。また、第１基板Ｓａおよび半導体素子の形成層１００には、開口部ＴＨ１が設けられている。この開口部ＴＨ１の内部には、第１バンプ電極１ＢＰが配置されている。この第１バンプ電極１ＢＰと第２バンプ電極２ＢＰの積層によりバンプ電極ＴＢＰが構成されている。
そして、本実施の形態の半導体装置においては、図４４に示すように、上記第１基板Ｓａの裏面側と実施の形態２で説明した第２基板Ｓｂの表面側とを、有機絶縁膜（５０１、５００ｂ）同士、バンプ電極（ＴＢＰ、ＢＰｂ）同士が接触するように貼り合わされている。
本実施の形態においても、パッド電極２００の上方には、無機絶縁膜４０１および有機絶縁膜５０１の積層絶縁膜ＴＣ等をドライエッチングにより開口した開口部ＴＨ２が配置されている（図４３）。また、有機絶縁膜５０１には表面処理が施されている。
［製法説明］
次いで、本実施の形態の半導体装置の製造工程を説明するとともに、本実施の形態の半導体装置の構成をより明確にする。
図３４に示すように、半導体素子の形成層１００が形成された第１基板Ｓａを準備する。次いで、図３５に示すように、パッド電極２００の形成予定領域の半導体素子の形成層１００および第１基板Ｓａをパターニングすることにより開口部（凹部）ＴＨ１を形成する。この際、開口部ＴＨ１の底部は第１基板Ｓａの表面から距離Ｄに位置する。言い換えれば、半導体素子の形成層１００をエッチングした後、第１基板Ｓａを距離Ｄの深さエッチングすることにより、開口部ＴＨ１を形成する。
次いで、図３６に示すように、開口部ＴＨ１内を含む第１基板Ｓａ上に、絶縁膜３０１を形成する。絶縁膜３０１として、酸化シリコン膜をＣＶＤ法などで形成する。次いで、絶縁膜３０１をパターニングすることにより、第１基板Ｓａ上の絶縁膜３０１を除去する。
次いで、開口部ＴＨ１内を含む第１基板Ｓａ上に、バリア金属膜６０１として、例えば、ＴｉＮ膜をスパッタリング法等を用いて堆積する。次いで、バリア金属膜６０１上にシード膜（図示せず）として、スパッタリング法でＣｕ膜を堆積する。次いで、シード膜の上部に電解メッキ法でＣｕ膜７０１を堆積する。
次いで、ＣＭＰ法を用いて半導体素子の形成層１００上のＣｕ膜７０１、シード膜およびバリア金属膜６０１を研磨する。これにより、開口部ＴＨ１の内部には、Ｃｕ膜７０１、シード膜およびバリア金属膜６０１からなる第１バンプ電極１ＢＰが形成される。
ここで、上記開口部ＴＨ１の形成領域は、パッド電極２００の形成予定領域と対応してレイアウトされ、この領域には半導体素子を形成しないように予め設計されている。
この半導体素子の形成層１００に形成される素子に制限はなく、実施の形態１等と同様にＭＩＳＦＥＴなどを形成することができる。その一例を図３７に示す。図３７に示すように、第１基板Ｓａ上には、ＭＩＳＦＥＴ（Ｑｎ）が形成されている。このＭＩＳＦＥＴ（Ｑｎ）上の層間絶縁膜ＩＬ１中にはプラグＰ１が形成されている。この層間絶縁膜ＩＬ１上には、配線溝用絶縁膜ＩＬ２ａに埋め込まれた配線Ｍ１が形成されている。この配線Ｍ１上には、層間絶縁膜ＩＬ２ｂが形成され、この層間絶縁膜ＩＬ２ｂ中にはプラグＰ２が形成されている。また、層間絶縁膜ＩＬ２ｂ上には、配線溝用絶縁膜ＩＬ３ａに埋め込まれた配線Ｍ２が形成されている。この配線Ｍ２上には、層間絶縁膜ＩＬ３ｂが形成され、この層間絶縁膜ＩＬ３ｂ中にはプラグＰ３が形成されている。
この層間絶縁膜ＩＬ３ｂ上に、最上層配線である配線Ｍ３が形成されるが、本実施の形態においては、この最上層配線（配線Ｍ３）を形成する前に、半導体素子の形成層１００および第１基板Ｓａをエッチングすることにより開口部ＴＨ１を形成する（図３７）。具体的には、層間絶縁膜ＩＬ３ｂ、配線溝用絶縁膜ＩＬ３ａ、層間絶縁膜ＩＬ２ｂ、配線溝用絶縁膜ＩＬ２ａ、層間絶縁膜ＩＬ１、素子分離領域２および第１基板Ｓａの一部をエッチングすることにより開口部ＴＨ１を形成する。
この後、図３８に示すように、開口部ＴＨ１の底部および側壁を覆うように絶縁膜３０１を形成する。次いで、開口部ＴＨ１の内部に、Ｃｕ膜７０１、シード膜およびバリア金属膜６０１からなる第１バンプ電極１ＢＰを形成し、さらに、この第１バンプ電極１ＢＰ上にパッド電極２００が位置するように最上層配線（図３８においては配線Ｍ３）を形成する。例えば、第１基板Ｓａの上部に無機絶縁膜３００として例えば酸化シリコン膜をＣＶＤ法などで堆積する。この無機絶縁膜３００をパターニングすることにより配線溝を形成し、金属膜（例えば、Ｃｕ膜）を埋め込むことにより最上層配線（図３８においては配線Ｍ３）を形成する。この最上層配線（図３８においては配線Ｍ３）の一部がパッド電極２００となる。
このように、本実施の形態においては、開口部ＴＨ１および第１バンプ電極１ＢＰを形成した後、パッド電極２００（最上層配線）を形成する。
図３９は、半導体素子の形成層（半導体素子の内在層）を１００として示した図であり、パッド電極２００が第１バンプ電極１ＢＰ上に示されている。
この後、第１基板Ｓａの裏面を上側とし、第１基板Ｓａの厚さが所定の厚さ（例えば、２５μｍ程度）となるようにバックグラインドする。ここでは、第１バンプ電極１ＢＰ上に第１基板Ｓａが残存するようにバックグラインド量を調整している（図４０）。
次いで、第１基板Ｓａ上に無機絶縁膜４０１として例えば酸化シリコン膜をＣＶＤ法などで５００ｎｍ程度堆積する。次いで、無機絶縁膜４０１上に、有機絶縁膜５０１を形成する。ここでは、有機絶縁膜５０１として実施の形態１と同様にＰＢＯ膜を形成する。
次いで、図４１に示すように、露光現像処理により開口部ＴＨ２の形成領域の有機絶縁膜５０１を除去する。次いで、有機絶縁膜５０１をマスクとして、無機絶縁膜４０１、第１基板Ｓａおよび絶縁膜３０１をエッチングする。これにより、第１バンプ電極１ＢＰまで到達する開口部ＴＨ２が形成される。
次いで、有機絶縁膜５０１の表面（第１基板Ｓａの裏面）に対し、表面処理を施す。表面処理として、例えば、水素ラジカルを含む気体を有機絶縁膜５０１の表面に対して噴射する。これにより、有機絶縁膜５０１の表面が改質される。
次いで、図４２に示すように、開口部ＴＨ２内を含む有機絶縁膜５０１上に、絶縁膜３０２を形成する。絶縁膜３０２として、例えば、酸化シリコン膜をＣＶＤ法などで形成する。次いで、絶縁膜３０２を異方的にエッチングすることにより、開口部ＴＨ２の側壁にのみ絶縁膜３０２を残存させる。
次いで、図４３に示すように、バリア金属膜６０２として、例えば、ＴｉＮ膜をスパッタリング法等を用いて堆積する。次いで、バリア金属膜６０２上にシード膜（図示せず）として、スパッタリング法でＣｕ膜を堆積する。次いで、シード膜の上部に電解メッキ法でＣｕ膜７０２を堆積する。
次いで、ＣＭＰ法を用いて有機絶縁膜５０１上のＣｕ膜７０２、シード膜およびバリア金属膜６０２を研磨する。これにより、開口部ＴＨ２の内部には、Ｃｕ膜７０２、シード膜およびバリア金属膜６０２からなる第２バンプ電極２ＢＰが形成される。
以上の工程により、パッド電極２００と接続され、第１バンプ電極１ＢＰと第２バンプ電極２ＢＰの積層構造よりなり、第１基板Ｓａの裏面（第２面、半導体素子の形成側と逆の面）に露出したバンプ電極ＴＢＰが形成される。
次いで、例えば、実施の形態２で説明した第２基板Ｓｂを準備し、図４４に示すように、第２基板Ｓｂの表面（第１面、素子面、バンプ電極の形成側の面、半導体素子の形成側の面）と、第１基板Ｓａの裏面（第２面、半導体素子の形成側と逆の面）とを対向させ、重ね合わせた後、これらの基板を熱圧着する。この際、第１基板Ｓａおよび第２基板Ｓｂのそれぞれに形成されたバンプ電極（ＴＢＰ、ＢＰｂ）同士の電気的接続と、有機絶縁膜（５０１、５００ｂ）同士の接着とを同時に行う。
この後、第２基板Ｓｂの裏面をバックグラインドし、基板厚さが２５μｍ程度となるまで薄膜化する。さらに、ウエハ状態の第１基板Ｓａおよび第２基板Ｓｂをスクライブラインに沿って切断し、個片化する。
以上の工程により、図４４に示す本実施の形態の半導体装置が完成する。
なお、上記工程においては、開口部ＴＨ２の形成後であって、第２バンプ電極２ＢＰの形成前に有機絶縁膜５０１の表面処理を行ったが、第２バンプ電極２ＢＰ形成後であって、基板間の熱圧着前に有機絶縁膜５０１の表面処理を行ってもよい。
このように、本実施の形態によれば、第１基板Ｓａの裏面に無機絶縁膜４０１および有機絶縁膜５０１の積層絶縁膜ＴＣを形成したので、第１基板Ｓａおよび第２基板Ｓｂの加熱および圧着工程において、有機絶縁膜５０１からの脱ガスを低減することができる。よって、圧着時のボイドの発生を抑制することができ、基板間の接着不良による基板間の剥離を低減することができる。また、バンプ電極間の接続不良を低減することができる。このように、半導体装置の特性を向上させることができる。
また、本実施の形態によれば、基板間の熱圧着工程の前に、有機絶縁膜５０１の表面に対し表面処理を施したので、有機絶縁膜５０１の接着性を向上させることができる。
（実施の形態６）
実施の形態５においては、第１バンプ電極１ＢＰ上に第１基板Ｓａが残存するようにバックグラインド量を調整したが（図４０）、第１バンプ電極１ＢＰが露出するまで第１基板Ｓａをバックグラインドしてもよい。図４５〜図４７は、実施の形態６の半導体装置の製造工程を示す断面図である。
［構造説明］
本実施の形態の半導体装置の製造工程を示す断面図の一つである図４７においては、第１基板Ｓａの裏面（第２面、半導体素子の形成側と逆の面）を上側として表示してある。よって、第１基板Ｓａの表面（第１面、素子面、バンプ電極の形成側の面、半導体素子の形成側の面）に形成されている半導体素子の形成層（半導体素子の内在層）１００は、第１基板Ｓａの下側に位置している。この半導体素子の形成層１００のさらに下には、パッド電極（導電性膜）２００が配置されている。
また、第１基板Ｓａの裏面上には、無機絶縁膜４０１および有機絶縁膜５０１の積層絶縁膜ＴＣが配置されている。この積層絶縁膜ＴＣ中には、開口部ＴＨ２が設けられ、この開口部ＴＨ２の内部には、第２バンプ電極２ＢＰが配置されている。また、第１基板Ｓａおよび半導体素子の形成層１００には、パッド電極２００まで到達する開口部ＴＨ１が設けられている。この開口部ＴＨ１の内部には、第１バンプ電極１ＢＰが配置されている。この第１バンプ電極１ＢＰと第２バンプ電極２ＢＰの積層によりバンプ電極ＴＢＰが構成されている。
本実施の形態においても、パッド電極２００の上方には、無機絶縁膜４０１および有機絶縁膜５０１の積層絶縁膜ＴＣ等をドライエッチングにより開口した開口部ＴＨ２が配置されている（図４７）。また、有機絶縁膜５０１には表面処理が施されている。
［製法説明］
次いで、本実施の形態の半導体装置の製造工程を説明するとともに、本実施の形態の半導体装置の構成をより明確にする。
実施の形態５と同様に、第１基板Ｓａに、開口部（凹部）ＴＨ１、絶縁膜３０１および第１バンプ電極１ＢＰを形成し、さらに、最上層配線（パッド電極２００）を形成する（図３９参照）。
この後、第１基板Ｓａの裏面を上側とし、第１基板Ｓａの厚さが所定の厚さ（例えば、２５μｍ程度）となるようにバックグラインドする。ここでは、第１バンプ電極１ＢＰ上の絶縁膜３０１が露出するまで第１基板Ｓａをバックグラインドする（図４５）。
次いで、第１基板Ｓａおよび第１バンプ電極１ＢＰ（絶縁膜３０１）上に無機絶縁膜４０１として例えば酸化シリコン膜をＣＶＤ法などで堆積する。次いで、無機絶縁膜４０１上に、有機絶縁膜５０１を形成する。ここでは、有機絶縁膜５０１として実施の形態１と同様にＰＢＯ膜を形成する。なお、上記バックグラインド工程により絶縁膜３０１が除去され、第１バンプ電極１ＢＰが露出してもよい。
次いで、図４６に示すように、露光現像処理により開口部ＴＨ２の形成領域の有機絶縁膜５０１を除去する。次いで、有機絶縁膜５０１をマスクとして、無機絶縁膜４０１および絶縁膜３０１をエッチングする。これにより、第１バンプ電極１ＢＰまで到達する開口部ＴＨ２が形成される。
次いで、有機絶縁膜５０１の表面（第１基板Ｓａの裏面）に対し、表面処理を施す。表面処理として、例えば、水素ラジカルを含む気体を有機絶縁膜５０１の表面に対して噴射する。これにより、有機絶縁膜５０１の表面が改質される。
次いで、図４７に示すように、開口部ＴＨ２内を含む有機絶縁膜５０１上に、バリア金属膜６０２として、例えば、ＴｉＮ膜をスパッタリング法等を用いて堆積する。次いで、バリア金属膜６０２上にシード膜（図示せず）として、スパッタリング法でＣｕ膜を堆積する。次いで、シード膜の上部に電解メッキ法でＣｕ膜７０２を堆積する。
次いで、ＣＭＰ法を用いて有機絶縁膜５０１上のＣｕ膜７０２、シード膜およびバリア金属膜６０２を研磨する。これにより、開口部ＴＨ２の内部には、Ｃｕ膜７０２、シード膜およびバリア金属膜６０２からなる第２バンプ電極２ＢＰが形成される。
以上の工程により、パッド電極２００と接続され、第１バンプ電極１ＢＰと第２バンプ電極２ＢＰの積層構造よりなり、第１基板Ｓａの裏面（第２面、半導体素子の形成側と逆の面）に露出したバンプ電極ＴＢＰが形成される。
次いで、例えば、実施の形態２で説明した第２基板Ｓｂを準備し、実施の形態５と同様に、第２基板Ｓｂの表面（第１面、素子面、バンプ電極の形成側の面、半導体素子の形成側の面）と、第１基板Ｓａの裏面（第２面、半導体素子の形成側と逆の面）とを対向させ、重ね合わせた後、これらの基板を熱圧着する（図４４参照）。この際、第１基板Ｓａおよび第２基板Ｓｂのそれぞれに形成されたバンプ電極（ＴＢＰ、ＢＰｂ）同士の電気的接続と、有機絶縁膜（５０１、５００ｂ）同士の接着とを同時に行う。
この後、第２基板Ｓｂの裏面をバックグラインドし、基板厚さが２５μｍ程度となるまで薄膜化する。さらに、ウエハ状態の第１基板Ｓａおよび第２基板Ｓｂをスクライブラインに沿って切断し、個片化する。
以上の工程により、本実施の形態の半導体装置が完成する。
なお、上記工程においては、開口部ＴＨ２の形成後であって、第２バンプ電極２ＢＰの形成前に有機絶縁膜５０１の表面処理を行ったが、第２バンプ電極２ＢＰ形成後であって、基板間の熱圧着前に有機絶縁膜５０１の表面処理を行ってもよい。
このように、本実施の形態によれば、第１基板Ｓａの裏面に無機絶縁膜４０１および有機絶縁膜５０１の積層絶縁膜ＴＣを形成したので、第１基板Ｓａおよび第２基板Ｓｂの加熱および圧着工程において、有機絶縁膜５０１からの脱ガスを低減することができる。よって、圧着時のボイドの発生を抑制することができ、基板間の接着不良による基板間の剥離を低減することができる。また、バンプ電極間の接続不良を低減することができる。このように、半導体装置の特性を向上させることができる。
また、本実施の形態によれば、基板間の熱圧着工程の前に、有機絶縁膜５０１の表面に対し表面処理を施したので、有機絶縁膜５０１の接着性を向上させることができる。
（実施の形態７）
実施の形態６においては、第１バンプ電極１ＢＰまたは絶縁膜３０１が露出するまで第１基板Ｓａをバックグラインドしたが（図４５）、さらに、オーバーグラインドし、第１バンプ電極１ＢＰが第１基板Ｓａの表面より突出させる構成としてもよい。図４８〜図５０は、実施の形態７の半導体装置の製造工程を示す断面図である。
［構造説明］
本実施の形態の半導体装置の製造工程を示す断面図の一つである図５０においては、第１基板Ｓａの裏面（第２面、半導体素子の形成側と逆の面）を上側として表示してある。よって、第１基板Ｓａの表面（第１面、素子面、バンプ電極の形成側の面、半導体素子の形成側の面）に形成されている半導体素子の形成層（半導体素子の内在層）１００は、第１基板Ｓａの下側に位置している。この半導体素子の形成層１００のさらに下には、パッド電極（導電性膜）２００が配置されている。
また、第１基板Ｓａの裏面上には、無機絶縁膜４０１および有機絶縁膜５０１の積層絶縁膜ＴＣが配置されている。この積層絶縁膜ＴＣ中には、開口部ＴＨ２が設けられ、この開口部ＴＨ２の内部には、第２バンプ電極２ＢＰが配置されている。また、第１基板Ｓａおよび半導体素子の形成層１００には、パッド電極２００まで到達する開口部ＴＨ１が設けられている。この開口部ＴＨ１の内部には、第１バンプ電極１ＢＰが配置されている。この第１バンプ電極１ＢＰの表面は、第１基板Ｓａの裏面（図５０においては上面）より突出している。この第１バンプ電極１ＢＰと第２バンプ電極２ＢＰの積層によりバンプ電極ＴＢＰが構成されている。
本実施の形態においても、パッド電極２００の上方には、無機絶縁膜４０１および有機絶縁膜５０１の積層絶縁膜ＴＣ等をドライエッチングにより開口した開口部ＴＨ２が配置されている（図５０）。また、有機絶縁膜５０１には表面処理が施されている。
［製法説明］
次いで、本実施の形態の半導体装置の製造工程を説明するとともに、本実施の形態の半導体装置の構成をより明確にする。
実施の形態５と同様に、第１基板Ｓａに、開口部（凹部）ＴＨ１、絶縁膜３０１および第１バンプ電極１ＢＰを形成し、さらに、最上層配線（パッド電極２００）を形成する（図３９参照）。
この後、図４８に示すように、第１基板Ｓａの裏面を上側とし、第１基板Ｓａの厚さが所定の厚さ（例えば、２５μｍ程度）となるようにバックグラインドする。ここでは、第１バンプ電極１ＢＰ上の絶縁膜３０１が露出するまで第１基板Ｓａをバックグラインドし、さらに、オーバーグラインドする。特に、グラインド（研磨）工程において、化学的研磨成分が優勢となる条件でグラインドを行うことで、第１バンプ電極１ＢＰ（絶縁膜３０１）に対し第１基板Ｓａを後退させることができる。なお、上記バックグラインド工程により絶縁膜３０１が除去され、第１バンプ電極１ＢＰが露出してもよい。
次いで、図４９に示すように、第１基板Ｓａ上に無機絶縁膜４０１として例えば酸化シリコン膜をＣＶＤ法などで堆積する。次いで、無機絶縁膜４０１上に、有機絶縁膜５０１を形成する。ここでは、有機絶縁膜５０１として実施の形態１と同様にＰＢＯ膜を形成する。
次いで、露光現像処理により開口部ＴＨ２の形成領域の有機絶縁膜５０１を除去する。次いで、有機絶縁膜５０１をマスクとして、無機絶縁膜４０１および絶縁膜３０１をエッチングする。これにより、第１バンプ電極１ＢＰまで到達する開口部ＴＨ２が形成される。
次いで、有機絶縁膜５０１の表面（第１基板Ｓａの裏面）に対し、表面処理を施す。表面処理として、例えば、水素ラジカルを含む気体を有機絶縁膜５０１の表面に対して噴射する。これにより、有機絶縁膜５０１の表面が改質される。
次いで、図５０に示すように、開口部ＴＨ２内を含む有機絶縁膜５０１上に、バリア金属膜６０２として、例えば、ＴｉＮ膜をスパッタリング法等を用いて堆積する。次いで、バリア金属膜６０２上にシード膜（図示せず）として、スパッタリング法でＣｕ膜を堆積する。次いで、シード膜の上部に電解メッキ法でＣｕ膜７０２を堆積する。
次いで、ＣＭＰ法を用いて有機絶縁膜５０１上のＣｕ膜７０２、シード膜およびバリア金属膜６０２を研磨する。これにより、開口部ＴＨ２の内部には、Ｃｕ膜７０２、シード膜およびバリア金属膜６０２からなる第２バンプ電極２ＢＰが形成される。
以上の工程により、パッド電極２００と接続され、第１バンプ電極１ＢＰと第２バンプ電極２ＢＰの積層構造よりなり、第１基板Ｓａの裏面（第２面、半導体素子の形成側と逆の面）に露出したバンプ電極ＴＢＰが形成される。
次いで、例えば、実施の形態２で説明した第２基板Ｓｂを準備し、実施の形態５と同様に、第２基板Ｓｂの表面（第１面、素子面、バンプ電極の形成側の面、半導体素子の形成側の面）と、第１基板Ｓａの裏面（第２面、半導体素子の形成側と逆の面）とを対向させ、重ね合わせた後、これらの基板を熱圧着する（図４４参照）。この際、第１基板Ｓａおよび第２基板Ｓｂのそれぞれに形成されたバンプ電極（ＴＢＰ、ＢＰｂ）同士の電気的接続と、有機絶縁膜（５０１、５００ｂ）同士の接着とを同時に行う。
この後、第２基板Ｓｂの裏面をバックグラインドし、基板厚さが２５μｍ程度となるまで薄膜化する。さらに、ウエハ状態の第１基板Ｓａおよび第２基板Ｓｂをスクライブラインに沿って切断し、個片化する。
以上の工程により、本実施の形態の半導体装置が完成する。
なお、上記工程においては、開口部ＴＨ２の形成後であって、第２バンプ電極２ＢＰの形成前に有機絶縁膜５０１の表面処理を行ったが、第２バンプ電極２ＢＰ形成後であって、基板間の熱圧着前に有機絶縁膜５０１の表面処理を行ってもよい。
このように、本実施の形態によれば、第１基板Ｓａの裏面に無機絶縁膜４０１および有機絶縁膜５０１の積層絶縁膜ＴＣを形成したので、第１基板Ｓａおよび第２基板Ｓｂの加熱および圧着工程において、有機絶縁膜５０１からの脱ガスを低減することができる。よって、圧着時のボイドの発生を抑制することができ、基板間の接着不良による基板間の剥離を低減することができる。また、バンプ電極間の接続不良を低減することができる。このように、半導体装置の特性を向上させることができる。
また、本実施の形態によれば、基板間の熱圧着工程の前に、有機絶縁膜５０１の表面に対し表面処理を施したので、有機絶縁膜５０１の接着性を向上させることができる。
ここで、上記実施の形態２〜７においても、実施の形態１と同様の剥離試験を行い、各実施の形態の構造において、基板間の接着力を向上させることを確認している。
また、上記実施の形態３〜７においては、第２基板Ｓｂの表面と第１基板Ｓａの裏面とをバンプ電極（ＢＰ、ＢＰｂ）同士が接合するように熱圧着したが、第１基板Ｓａと同じ構成の基板を準備し、これらの基板の裏面同士を熱圧着してもよい。また、第２基板Ｓｂとして、実施の形態２の第２基板Ｓｂを例示したが、これに代えて実施の形態１の第２基板Ｓｂを用いてもよい。
このように、実施の形態１〜７で示した基板（Ｓａ、Ｓｂ）を適宜組み合わせて、バンプ電極同士が接合するように熱圧着してもよい。また、有機絶縁膜同士およびバンプ電極同士を接着する際、他方のバンプ電極の構成金属を異なるものとしてもよく、また、他方の有機絶縁膜を他の絶縁膜（例えば、無機絶縁膜）としてもよい。
また、実施の形態２〜７においても、ウエハ状態の第１基板Ｓａおよび第２基板Ｓｂをそれぞれ個片化した後、熱圧着してもよい。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
本発明は、半導体装置および半導体装置の製造方法に関し、特に、電極を介して複数枚の半導体基板同士が電気的に接続された半導体装置（三次元ＩＣ）に適用して有効である。
１ＢＰ 第１バンプ電極
２ 素子分離領域
２ＢＰ 第２バンプ電極
３ ウエル領域
７ ゲート絶縁膜
８ ゲート電極
９ ｎ−型半導体領域
１１ ｎ＋型半導体領域
１００ 半導体素子の形成層
１００ａ 半導体素子の形成層
１００ｂ 半導体素子の形成層
２００ パッド電極
２００ａ パッド電極
２００ｂ パッド電極
３００ 無機絶縁膜
３００ａ 無機絶縁膜
３００ｂ 無機絶縁膜
３０１ 絶縁膜
３０２ 絶縁膜
４００ａ 無機絶縁膜
４００ｂ 無機絶縁膜
４０１ 無機絶縁膜
５００ａ 有機絶縁膜
５００ｂ 有機絶縁膜
５０１ 有機絶縁膜
６００ａ バリア金属膜
６００ｂ バリア金属膜
６０１ バリア金属膜
６０２ バリア金属膜
７００ａ Ｃｕ膜
７００ｂ Ｃｕ膜
７０１ Ｃｕ膜
７０２ Ｃｕ膜
Ａ〜Ｃ 積層基板
ＢＰ バンプ電極
ＢＰａ バンプ電極
ＢＰｂ バンプ電極
Ｃ１〜Ｃ３ コンタクトホール
Ｄ 距離
Ｉ〜ＩＩＩ 基板
ＩＬ１ 層間絶縁膜
ＩＬ２ 層間絶縁膜
ＩＬ２ａ 配線溝用絶縁膜
ＩＬ２ｂ 層間絶縁膜
ＩＬ３ 層間絶縁膜
ＩＬ３ａ 配線溝用絶縁膜
ＩＬ３ｂ 層間絶縁膜
Ｍ１ 配線
Ｍ２ 配線
Ｍ３ 配線
ＯＡ 開口部
ＯＡ１ 開口部
ＯＡ２ 開口部
Ｐ１ プラグ
Ｐ２ プラグ
Ｐ３ プラグ
Ｑｎ ＭＩＳＦＥＴ
ＳＷ サイドウォール膜
Ｓａ 第１基板
Ｓｂ 第２基板
ＴＢＰ バンプ電極
ＴＣ 積層絶縁膜
ＴＣａ 積層絶縁膜
ＴＣｂ 積層絶縁膜
ＴＨ 開口部
ＴＨ１ 開口部
ＴＨ２ 開口部

Claims (15)

  1. 第１基板の一面の上方に配置された無機膜よりなる第１絶縁膜と、前記第１絶縁膜上に配置され、有機膜よりなる第２絶縁膜とを有する積層絶縁膜と、
    前記積層絶縁膜をドライエッチングすることにより形成された第１開口部内に配置された第１電極と、を含み、
    前記第２絶縁膜は耐熱性絶縁膜であることを特徴とする半導体装置。
  2. 前記耐熱性絶縁膜は、ポリベンゾオキサゾール、ポリイミド、またはベンゾシクロブテンを含有することを特徴とする請求項１記載の半導体装置。
  3. 前記第１基板は、ウエハ状態であることを特徴とする請求項１記載の半導体装置。
  4. 前記第１基板の前記一面側に接合された第２基板を有することを特徴とする請求項１記載の半導体装置。
  5. 前記第２基板は、その一面の上方に配置され、無機膜よりなる第３絶縁膜と、前記第３絶縁膜上に配置され、有機膜よりなる第４絶縁膜とを有する他の積層絶縁膜と、
    前記他の積層絶縁膜をドライエッチングすることにより形成された第２開口部内に配置された第２電極と、を含み、
    前記第１基板と前記第２基板とは、
    前記第１電極と前記第２電極とが接合するように前記第２絶縁膜と前記第４絶縁膜とが接着していることを特徴とする請求項４記載の半導体装置。
  6. 前記第４絶縁膜は、ポリベンゾオキサゾール、ポリイミド、またはベンゾシクロブテンを含有することを特徴とする請求項５記載の半導体装置。
  7. 前記第１基板および前記第２基板は、ウエハ状態であることを特徴とする請求項５記載の半導体装置。
  8. 一面に第１電極が形成された第１基板と、一面に第２電極が形成された第２基板とを積層し、前記第１基板の前記一面と前記第２基板の前記一面とを接着することによって、前記第１電極と前記第２電極とを電気的に接続する半導体装置の製造方法であって、
    （ａ）前記第１基板の前記一面に無機膜よりなる第１絶縁膜を形成する工程と、
    （ｂ）前記第１絶縁膜上に有機膜よりなる第２絶縁膜を形成する工程と、
    （ｃ）前記第１絶縁膜および前記第２絶縁膜をドライエッチングすることにより第１開口部を形成する工程と、
    （ｄ）前記第１開口部内に第１導電膜を埋め込むことにより前記第１電極を形成する工程と、
    （ｅ）前記第１基板の前記一面と前記第２基板の前記一面とを接着する工程と、を含み、
    前記（ｃ）工程の後であって、前記（ｅ）工程の前に、前記第２絶縁膜の表面処理を行う工程を有することを特徴とする半導体装置の製造方法。
  9. 前記第２絶縁膜は、ポリベンゾオキサゾール、ポリイミド、またはベンゾシクロブテンを含有することを特徴とする請求項８記載の半導体装置の製造方法。
  10. 前記ドライエッチングはプラズマ雰囲気下で行われることを特徴とする請求項８記載の半導体装置の製造方法。
  11. 前記表面処理は、水素ラジカル処理であることを特徴とする請求項８記載の半導体装置の製造方法。
  12. 前記第２絶縁膜は、ポリベンゾオキサゾールを含有し、前記水素ラジカル処理により前記第２絶縁膜の表面部の炭素イオン量が減少することを特徴とする請求項１１記載の半導体装置の製造方法。
  13. 前記第２基板の前記一面に前記第２電極を形成する工程であって、
    （ａ２）前記第２基板の前記一面に無機膜よりなる第３絶縁膜を形成する工程と、
    （ｂ２）前記第３絶縁膜上に有機膜よりなる第４絶縁膜を形成する工程と、
    （ｃ２）前記第３絶縁膜および前記第４絶縁膜をドライエッチングすることにより第２開口部を形成する工程と、
    （ｄ２）前記第２開口部内に第２導電膜を埋め込むことにより前記第２電極を形成する工程と、を含み、
    前記（ｃ２）工程の後であって、前記（ｅ）工程の前に、前記第４絶縁膜の表面処理を行う工程を有することを特徴とする請求項８記載の半導体装置の製造方法。
  14. 前記（ｅ）工程は、前記第１電極と前記第２電極とが接合するように前記第２絶縁膜と前記第４絶縁膜とを熱圧着する工程であることを特徴とする請求項１３記載の半導体装置の製造方法。
  15. 前記第１基板および前記第２基板は、ウエハ状態であり、
    前記（ｅ）工程の後、
    （ｆ）前記第１基板または前記第２基板を薄膜化する工程と、
    （ｇ）前記（ｆ）工程の後、前記第１基板および前記第２基板を切断する工程と、
    を有することを特徴とする請求項１４記載の半導体装置の製造方法。
JP2012099405A 2012-04-25 2012-04-25 半導体装置の製造方法 Expired - Fee Related JP6014354B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2012099405A JP6014354B2 (ja) 2012-04-25 2012-04-25 半導体装置の製造方法
TW102108620A TW201403775A (zh) 2012-04-25 2013-03-12 半導體裝置及半導體裝置之製造方法
US13/837,212 US20130285253A1 (en) 2012-04-25 2013-03-15 Semiconductor device and method of manufacturing the same
US14/638,052 US9153495B2 (en) 2012-04-25 2015-03-04 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012099405A JP6014354B2 (ja) 2012-04-25 2012-04-25 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2013229415A true JP2013229415A (ja) 2013-11-07
JP6014354B2 JP6014354B2 (ja) 2016-10-25

Family

ID=49476574

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012099405A Expired - Fee Related JP6014354B2 (ja) 2012-04-25 2012-04-25 半導体装置の製造方法

Country Status (3)

Country Link
US (2) US20130285253A1 (ja)
JP (1) JP6014354B2 (ja)
TW (1) TW201403775A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015099827A (ja) * 2013-11-18 2015-05-28 ローム株式会社 半導体装置および半導体装置の製造方法
US9287251B2 (en) 2014-07-18 2016-03-15 Samsung Electronics Co., Ltd. Method of manufacturing a semiconductor device
WO2016139794A1 (ja) * 2015-03-05 2016-09-09 オリンパス株式会社 半導体装置および半導体装置の製造方法
WO2020071103A1 (ja) * 2018-10-05 2020-04-09 ソニーセミコンダクタソリューションズ株式会社 半導体装置およびその製造方法、撮像素子
WO2024062926A1 (ja) * 2022-09-20 2024-03-28 東京エレクトロン株式会社 基板接合方法、および接合基板

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8896125B2 (en) 2011-07-05 2014-11-25 Sony Corporation Semiconductor device, fabrication method for a semiconductor device and electronic apparatus
JP6012262B2 (ja) 2012-05-31 2016-10-25 キヤノン株式会社 半導体装置の製造方法
US9087821B2 (en) * 2013-07-16 2015-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid bonding with through substrate via (TSV)
JP6212720B2 (ja) * 2013-09-20 2017-10-18 パナソニックＩｐマネジメント株式会社 半導体装置及びその製造方法
US9257399B2 (en) 2013-10-17 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. 3D integrated circuit and methods of forming the same
KR102267168B1 (ko) * 2014-12-02 2021-06-21 삼성전자주식회사 반도체 장치의 제조 방법
US10050018B2 (en) * 2016-02-26 2018-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC structure and methods of forming
US10354975B2 (en) * 2016-05-16 2019-07-16 Raytheon Company Barrier layer for interconnects in 3D integrated device
WO2018067136A1 (en) * 2016-10-05 2018-04-12 Hewlett-Packard Development Company, L.P. Insulated sensors
US11625523B2 (en) 2016-12-14 2023-04-11 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips
TW202404049A (zh) 2016-12-14 2024-01-16 成真股份有限公司 標準大宗商品化現場可編程邏輯閘陣列(fpga)積體電路晶片組成之邏輯驅動器
JP2018120122A (ja) * 2017-01-26 2018-08-02 株式会社ジャパンディスプレイ 表示装置及び基板間導通構造
US10957679B2 (en) 2017-08-08 2021-03-23 iCometrue Company Ltd. Logic drive based on standardized commodity programmable logic semiconductor IC chips
US10630296B2 (en) 2017-09-12 2020-04-21 iCometrue Company Ltd. Logic drive with brain-like elasticity and integrality based on standard commodity FPGA IC chips using non-volatile memory cells
US10608642B2 (en) * 2018-02-01 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile radom access memory cells
US10623000B2 (en) 2018-02-14 2020-04-14 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
JP6952629B2 (ja) 2018-03-20 2021-10-20 株式会社東芝 半導体装置
US10608638B2 (en) 2018-05-24 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
US11309334B2 (en) 2018-09-11 2022-04-19 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile random access memory cells
US10937762B2 (en) 2018-10-04 2021-03-02 iCometrue Company Ltd. Logic drive based on multichip package using interconnection bridge
US11616046B2 (en) * 2018-11-02 2023-03-28 iCometrue Company Ltd. Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip
US11211334B2 (en) 2018-11-18 2021-12-28 iCometrue Company Ltd. Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip
KR102593085B1 (ko) * 2018-11-21 2023-10-24 삼성전자주식회사 반도체 장치, 반도체 패키지 및 이의 제조 방법
WO2020188719A1 (ja) * 2019-03-18 2020-09-24 キオクシア株式会社 半導体装置およびその製造方法
US11227838B2 (en) 2019-07-02 2022-01-18 iCometrue Company Ltd. Logic drive based on multichip package comprising standard commodity FPGA IC chip with cooperating or supporting circuits
US11887930B2 (en) 2019-08-05 2024-01-30 iCometrue Company Ltd. Vertical interconnect elevator based on through silicon vias
KR20210021626A (ko) * 2019-08-19 2021-03-02 삼성전자주식회사 반도체 장치
US11637056B2 (en) 2019-09-20 2023-04-25 iCometrue Company Ltd. 3D chip package based on through-silicon-via interconnection elevator
US11600526B2 (en) 2020-01-22 2023-03-07 iCometrue Company Ltd. Chip package based on through-silicon-via connector and silicon interconnection bridge
TW202137499A (zh) * 2020-03-17 2021-10-01 聯華電子股份有限公司 半導體元件及其製作方法
US20230245936A1 (en) * 2020-06-22 2023-08-03 Sekisui Chemical Co., Ltd. Laminate, curable resin composition, method for manufacturing laminate, method for manufacturing substrate having junction electrode, semiconductor device, and image capturing device
US20220084948A1 (en) * 2020-09-17 2022-03-17 Nanya Technology Corporation Semiconductor structure and manufacturing method thereof
KR20220126135A (ko) * 2021-03-08 2022-09-15 삼성전자주식회사 반도체 칩 구조물

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0714982A (ja) * 1993-06-21 1995-01-17 Hitachi Ltd 半導体集積回路装置及びその製造方法
WO2009084300A1 (ja) * 2007-12-28 2009-07-09 Ibiden Co., Ltd. インターポーザー及びインターポーザーの製造方法
JP2011044655A (ja) * 2009-08-24 2011-03-03 Sony Corp 半導体装置及び半導体装置の製造方法
US20110168434A1 (en) * 2010-01-12 2011-07-14 International Business Machines Corporation Bonded structure employing metal semiconductor alloy bonding

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7491590B2 (en) * 2004-05-28 2009-02-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing thin film transistor in display device
US20070207592A1 (en) 2006-03-03 2007-09-06 Lu James J Wafer bonding of damascene-patterned metal/adhesive redistribution layers
US7454096B2 (en) * 2006-05-18 2008-11-18 International Business Machines Corporation Flexible printed circuits capable of transmitting electrical and optical signals
US8546188B2 (en) * 2010-04-09 2013-10-01 International Business Machines Corporation Bow-balanced 3D chip stacking

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0714982A (ja) * 1993-06-21 1995-01-17 Hitachi Ltd 半導体集積回路装置及びその製造方法
WO2009084300A1 (ja) * 2007-12-28 2009-07-09 Ibiden Co., Ltd. インターポーザー及びインターポーザーの製造方法
JP2011044655A (ja) * 2009-08-24 2011-03-03 Sony Corp 半導体装置及び半導体装置の製造方法
US20110168434A1 (en) * 2010-01-12 2011-07-14 International Business Machines Corporation Bonded structure employing metal semiconductor alloy bonding

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015099827A (ja) * 2013-11-18 2015-05-28 ローム株式会社 半導体装置および半導体装置の製造方法
US9287251B2 (en) 2014-07-18 2016-03-15 Samsung Electronics Co., Ltd. Method of manufacturing a semiconductor device
WO2016139794A1 (ja) * 2015-03-05 2016-09-09 オリンパス株式会社 半導体装置および半導体装置の製造方法
JPWO2016139794A1 (ja) * 2015-03-05 2017-12-21 オリンパス株式会社 半導体装置および半導体装置の製造方法
WO2020071103A1 (ja) * 2018-10-05 2020-04-09 ソニーセミコンダクタソリューションズ株式会社 半導体装置およびその製造方法、撮像素子
US11742374B2 (en) 2018-10-05 2023-08-29 Sony Semiconductor Solutions Corporation Semiconductor device, method of manufacturing semiconductor device, and imaging element
WO2024062926A1 (ja) * 2022-09-20 2024-03-28 東京エレクトロン株式会社 基板接合方法、および接合基板

Also Published As

Publication number Publication date
US20130285253A1 (en) 2013-10-31
US20150187651A1 (en) 2015-07-02
JP6014354B2 (ja) 2016-10-25
US9153495B2 (en) 2015-10-06
TW201403775A (zh) 2014-01-16

Similar Documents

Publication Publication Date Title
JP6014354B2 (ja) 半導体装置の製造方法
US10068876B2 (en) Semiconductor device and manufacturing method therefor
TWI536497B (zh) Semiconductor device manufacturing method and semiconductor device
TWI397972B (zh) Semiconductor device manufacturing method
JP4869664B2 (ja) 半導体装置の製造方法
US8421238B2 (en) Stacked semiconductor device with through via
US20140264948A1 (en) Air Trench in Packages Incorporating Hybrid Bonding
US10424508B2 (en) Interconnection structure having a via structure and fabrication thereof
US8658529B2 (en) Method for manufacturing semiconductor device
TW201926496A (zh) 製造半導體裝置的方法
US7948088B2 (en) Semiconductor device
TW202008539A (zh) 構裝結構、其接合方法及用於其的線路板
US7553743B2 (en) Wafer bonding method of system in package
US20150061156A1 (en) Pad solutions for reliable bonds
JP5271562B2 (ja) 半導体装置および半導体装置の製造方法
US20220302082A1 (en) Semiconductor package and manufacturing method thereof
US7579258B2 (en) Semiconductor interconnect having adjacent reservoir for bonding and method for formation
JP2014103137A (ja) 半導体装置及びその製造方法
TWI697078B (zh) 封裝基板結構與其接合方法
JP2012119444A (ja) 半導体装置
US7772699B2 (en) Semiconductor device and method of manufacturing the same
JP2009194249A (ja) 半導体装置および半導体装置の製造方法
CN110828317B (zh) 封装基板结构与其接合方法
US8772930B2 (en) Increased surface area electrical contacts for microelectronic packages
JP2013058672A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150114

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160205

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160216

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160316

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160906

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160926

R150 Certificate of patent or registration of utility model

Ref document number: 6014354

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees