KR102267168B1 - 반도체 장치의 제조 방법 - Google Patents

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    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08147—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a bonding area disposed in a recess of the surface of the body
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Abstract

반도체 장치 제조 방법에서, 제1 기판 상에 형성된 제1 층간 절연막 상으로 일부가 돌출되는 제1 도전 패턴 구조물을 제1 층간 절연막에 형성한다. 제1 도전 패턴 구조물의 돌출된 부분을 둘러싸는 제1 본딩 절연막 패턴을 제1 층간 절연막 상에 형성한다. 제1 본딩 절연막 패턴에 제1 리세스를 형성한다. 제1 리세스를 채우며 폴리머를 포함하는 제1 접착제 패턴을 형성한다. 제2 기판 상에 형성된 제2 층간 절연막 상으로 일부가 돌출되는 제2 도전 패턴 구조물을 제2 층간 절연막에 형성한다. 제2 도전 패턴 구조물의 돌출된 부분을 둘러싸는 제2 본딩 절연막 패턴을 제2 층간 절연막 상에 형성한다. 제2 본딩 절연막 패턴에 제2 리세스를 형성한다. 제2 리세스를 채우며 폴리머를 포함하는 제2 접착제 패턴을 형성한다. 그리고, 제1 및 제2 접착제 패턴들에 열을 가하여 이들을 용융시킨 상태에서 제1 및 제2 도전 패턴 구조물들이 서로 접촉하도록 제1 및 제2 기판들을 서로 본딩한다.

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것이다. 더 자세하게 본 발명은, 기판들이 적층된 반도체 장치의 제조 방법에 관한 것이다.
반도체 제품에 사용되는 반도체 칩들의 고집적화 및 단일 패키지화가 요구되고 있다. 상기 반도체 칩의 실장에 대한 기계적 및 전기적 신뢰성을 향상시키고 소형화할 수 있는 패키징 기술에 대한 중요성이 부각되고 있다. 특히, 복수 개의 반도체 칩들을 적층하여 하나의 반도체 패키지를 형성하는 것은 반도체 칩 용량의 확대, 저전력, 높은 전송률, 고효율을 실현할 수 있다.
본 발명의 과제는 신뢰성이 높은 반도체 장치를 제조하는 방법을 제공하는 것이다.
본 발명의 과제를 달성하기 위한 반도체 장치 제조 방법은, 제1 기판 상에 형성된 제1 층간 절연막 상으로 일부가 돌출되는 제1 도전 패턴 구조물을 제1 층간 절연막에 형성한다. 제1 도전 패턴 구조물의 돌출된 부분을 둘러싸는 제1 본딩 절연막 패턴을 제1 층간 절연막 상에 형성한다. 제1 본딩 절연막 패턴에 제1 리세스를 형성한다. 제1 리세스를 채우며 폴리머를 포함하는 제1 접착제 패턴을 형성한다. 제2 기판 상에 형성된 제2 층간 절연막 상으로 일부가 돌출되는 제2 도전 패턴 구조물을 제2 층간 절연막에 형성한다. 제2 도전 패턴 구조물의 돌출된 부분을 둘러싸는 제2 본딩 절연막 패턴을 제2 층간 절연막 상에 형성한다. 제2 본딩 절연막 패턴에 제2 리세스를 형성한다. 제2 리세스를 채우며 폴리머를 포함하는 제2 접착제 패턴을 형성한다. 그리고, 제1 및 제2 접착제 패턴들에 열을 가하여 이들을 용융시킨 상태에서 제1 및 제2 도전 패턴 구조물들이 서로 접촉하도록 제1 및 제2 기판들을 서로 본딩한다.
예시적인 실시예들에 있어서, 상기 제1 리세스는 상기 제1 도전 패턴 구조물로부터 이격되도록 형성될 수 있다. 상기 제2 리세스는 상기 제2 도전 패턴 구조물로부터 이격되도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 리세스는 상기 제1 도전 패턴 구조물로부터 서로 다른 거리만큼 이격되도록 복수 개로 형성될 수 있다. 상기 제2 리세스는 상기 제2 도전 패턴 구조물로부터 서로 다른 거리만큼 이격되도록 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 복수 개의 제1 리세스들은 상면에서 보았을 때 서로 다른 형상을 가질 수 있다. 상기 복수 개의 제2 리세스들은 상면에서 보았을 때 서로 다른 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 리세스는 상면에서 보았을 때 상기 제1도전 패턴 구조물을 둘러싸도록 형성될 수 있다. 상기 제2 리세스는 상면에서 보았을 때 상기 제2 도전 패턴 구조물을 둘러싸도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 리세스는 상기 제1 도전 패턴 구조물을 부분적으로 둘러싸도록 복수 개로 형성될 수 있다. 상기 제2 리세스는 상기 제2 도전 패턴 구조물을 부분적으로 둘러싸도록 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 본딩 절연막 패턴은 상면이 상기 제1 도전 패턴 구조물의 상면과 실질적으로 동일하게 형성될 수 있다. 상기 제2 본딩 절연막 패턴은 상면이 상기 제2 도전 패턴 구조물의 상면과 실질적으로 동일하게 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 본딩 절연막 패턴은 상면이 상기 제1 도전 패턴 구조물을 향해 점차 낮아져 상기 제1 도전 패턴 구조물의 측벽이 부분적으로 노출될 수 있다. 상기 제2 본딩 절연막 패턴은 상면이 상기 제2 도전 패턴 구조물을 향해 점차 낮아져 상기 제2 도전 패턴 구조물의 측벽이 부분적으로 노출될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 접착제 패턴들 중 적어도 하나는 상기 제1 본딩 절연막 패턴 또는 상기 제2 본딩 절연막 패턴 상으로 돌출되도록 형성될 수 있다. 이에 따라 상기 제1 및 제2 기판들을 서로 본딩하는 것은 이들 사이에 빈 공간이 형성되지 않도록 서로 본딩할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 접착제 패턴을 형성하는 것은, 스핀 코팅 공정을 사용하여 상기 제1 본딩 절연막 패턴 상에 상기 제1 리세스를 충분히 채우는 제1 접착제층을 형성하고, 상기 제1 본딩 절연막 패턴의 상면이 노출될 때까지 상기 제1 접착제층을 평탄화하는 것을 포함할 수 있다. 상기 제2 접착제 패턴을 형성하는 것은, 스핀 코팅 공정을 사용하여 상기 제2 본딩 절연막 패턴 상에 상기 제2 리세스를 충분히 채우는 제2 접착제층을 형성하고 상기 제2 본딩 절연막 패턴의 상면이 노출될 때까지 상기 제2 접착제층을 평탄화하는 것을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 접착제 패턴을 형성하는 것은, 콘택 프린팅 공정을 사용하여 상기 제1 본딩 절연막 패턴 상에 상기 제1 리세스를 충분히 채우는 제1 접착제층을 형성하고, 상기 제1 본딩 절연막 패턴의 상면이 노출될 때까지 상기 제1 접착제층을 평탄화하는 것을 포함할 수 있다. 상기 제2 접착제 패턴을 형성하는 것은, 콘택 프린팅 공정을 사용하여 상기 제2 본딩 절연막 패턴 상에 상기 제2 리세스를 충분히 채우는 제2 접착제층을 형성하고, 상기 제2 본딩 절연막 패턴의 상면이 노출될 때까지 상기 제2 접착제층을 평탄화하는 것을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 층간 절연막 상으로 일부가 돌출되는 상기 제1 도전 패턴 구조물을 상기 제1 층간 절연막에 형성하는 것은, 상기 제1 층간 절연막을 관통하여 상기 제1 기판의 상면을 노출시키는 제1 개구를 형성하고, 상기 노출된 제1 기판의 상면, 상기 제1 개구의 측벽 및 상기 제1 층간 절연막 상에 제1 배리어막을 형성하고, 상기 제1 배리어막 상에 상기 제1 개구의 나머지 부분을 채우는 제1 도전막을 형성하고, 그리고 상기 제1 층간 절연막의 상면이 노출될 때까지 화학 기계적 연마(CMP) 공정을 수행하여 상기 제1 도전막 및 상기 제1 배리어막을 평탄화하여 각각 제1 도전 패턴 및 제1 배리어막 패턴을 형성하는 것을 포함할 수 있다. 상기 제2 층간 절연막 상으로 일부가 돌출되는 상기 제2 도전 패턴 구조물을 상기 제2 층간 절연막에 형성하는 것은, 상기 제2 층간 절연막을 관통하여 상기 제2 기판의 상면을 노출시키는 제2 개구를 형성하고, 상기 노출된 제2 기판의 상면, 상기 제2 개구의 측벽 및 상기 제2 층간 절연막 상에 제2 배리어막을 형성하고, 상기 제2 배리어막 상에 상기 제2 개구의 나머지 부분을 채우는 제2 도전막을 형성하고, 그리고 상기 제2 층간 절연막의 상면이 노출될 때까지 화학 기계적 연마(CMP) 공정을 수행하여 상기 제2 도전막 및 상기 제2 배리어막을 평탄화하여 각각 제2 도전 패턴 및 제2 배리어막 패턴을 형성하는 것을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 도전 패턴 구조물의 돌출된 부분을 둘러싸는 상기 제1 본딩 절연막 패턴을 상기 제1 층간 절연막 상에 형성하는 것은, 상기 제1 도전 패턴 구조물 및 상기 제1 층간 절연막 상에 상기 제1 본딩 절연막을 형성하고, 상기 제1 도전 패턴 구조물의 상면이 노출될 때까지 화학 기계적 연마(CMP) 공정을 수행하여 상기 제1 본딩 절연막을 평탄화하는 것을 포함할 수 있다. 상기 제2 도전 패턴 구조물의 돌출된 부분을 둘러싸는 상기 제2 본딩 절연막 패턴을 상기 제2 층간 절연막 상에 형성하는 것은, 상기 제2 도전 패턴 구조물 및 상기 제2 층간 절연막 상에 상기 제2 본딩 절연막을 형성하고, 상기 제2 도전 패턴 구조물의 상면이 노출될 때까지 화학 기계적 연마(CMP) 공정을 수행하여 상기 제2 본딩 절연막을 평탄화하는 것을 포함할 수 있다.
본 발명의 과제를 달성하기 위한 반도체 장치 제조 방법은, 제1 기판 상에 형성된 제1 층간 절연막 상으로 일부가 돌출되는 제1 도전 패턴 구조물을 상기 제1 층간 절연막에 형성한다. 상기 제1 도전 패턴 구조물의 돌출된 부분을 부분적으로 둘러싸는 제1 본딩 절연막 패턴을 상기 제1 층간 절연막 상에 형성한다. 폴리머를 포함하는 제1 접착제층을 상기 제1 층간 절연막 및 상기 제1 도전 패턴 구조물 상에 형성한다. 상기 제1 도전 패턴 구조물 상면이 노출될 때까지 상기 제1 접착제층을 평탄화하여 제1 접착제 패턴을 형성한다. 제2 기판 상에 형성된 제2 층간 절연막 상으로 일부가 돌출되는 제2 도전 패턴 구조물을 상기 제2 층간 절연막 상에 형성한다. 상기 제2 도전 패턴 구조물의 돌출된 부분을 부분적으로 둘러싸는 제2 본딩 절연막 패턴을 상기 제2 층간 절연막 상에 형성한다. 폴리머를 포함하는 제2 접착제층을 상기 제2 층간 절연막 및 상기 제2 도전 패턴 구조물 상에 형성한다. 상기 제2 도전 패턴 구조물 상면이 노출될 때까지 상기 제2 접착제층을 평탄화하여 제2 접착제 패턴을 형성한다. 그리고, 상기 제1 및 제2 접착제 패턴들에 열을 가하여 이들을 용융시킨 상태에서, 상기 제1 및 제2 도전 패턴 구조물들이 서로 접촉하도록 상기 제1 및 제2 기판들을 서로 본딩한다.
예시적인 실시예들에 있어서, 상기 제1 도전 패턴 구조물의 돌출된 부분을 부분적으로 둘러싸는 상기 제1 본딩 절연막 패턴을 상기 제1 층간 절연막 상에 형성하는 것은, 상기 제1 도전 패턴 구조물 및 상기 제1 층간 절연막 상에 상기 제1 본딩 절연막을 형성하고, 상기 제1 도전 패턴 구조물의 상면이 노출될 때까지 화학 기계적 연마(CMP) 공정을 수행하여 상기 제1 본딩 절연막을 평탄화하는 것을 포함하되, 상기 제1 본딩 절연막 패턴의 상면은 상기 제1 도전 패턴 구조물을 향하여 점차 낮아져 상기 제1 도전 패턴 구조물의 돌출된 부분 상부가 외부로 노출될 수 있다. 상기 제2 도전 패턴 구조물의 돌출된 부분을 부분적으로 둘러싸는 상기 제2 본딩 절연막 패턴을 상기 제2 층간 절연막 상에 형성하는 것은, 상기 제2 도전 패턴 구조물 및 상기 제2 층간 절연막 상에 상기 제2 본딩 절연막을 형성하고, 상기 제2 도전 패턴 구조물의 상면이 노출될 때까지 화학 기계적 연마(CMP) 공정을 수행하여 상기 제2 본딩 절연막을 평탄화하는 것을 포함하되, 상기 제2 본딩 절연막 패턴의 상면은 상기 제2 도전 패턴 구조물을 향하여 점차 낮아져 상기 제2 도전 패턴 구조물의 돌출된 부분 상부가 외부로 노출될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 본딩 절연막 패턴의 상면은 상기 제1 도전 패턴 구조물의 상면과 실질적으로 동일하되 다만, 상기 제1 도전 패턴 구조물에 인접한 부분에서는 상기 제1 도전 패턴 구조물의 상면보다 낮을 수 있다. 상기 제2 본딩 절연막 패턴의 상면은 상기 제2 도전 패턴 구조물의 상면과 실질적으로 동일하되 다만, 상기 제2 도전 패턴 구조물에 인접한 부분에서는 상기 제2 도전 패턴 구조물의 상면보다 낮을 수 있다.
예시적인 실시예들에 있어서, 상기 제1 층간 절연막 상으로 일부가 돌출되는 상기 제1 도전 패턴 구조물을 상기 제1 층간 절연막에 형성하는 것은, 상기 제1 층간 절연막을 관통하여 상기 제1 기판의 상면을 노출시키는 제1 개구를 형성하고, 상기 노출된 제1 기판의 상면, 상기 제1 개구의 측벽 및 상기 제1 층간 절연막 상에 제1 배리어막을 형성하고, 상기 제1 배리어막 상에 상기 제1 개구의 나머지 부분을 채우는 제1 도전막을 형성하고, 그리고, 상기 제1 층간 절연막의 상면이 노출될 때까지 화학 기계적 연마(CMP) 공정을 수행하여 상기 제1 도전막 및 상기 제1 배리어막을 평탄화하여 각각 제1 도전 패턴 및 제1 배리어막 패턴을 형성하는 것을 포함할 수 있다. 상기 제2 층간 절연막 상으로 일부가 돌출되는 상기 제2 도전 패턴 구조물을 상기 제2 층간 절연막에 형성하는 것은, 상기 제2 층간 절연막을 관통하여 상기 제2 기판의 상면을 노출시키는 제2 개구를 형성하고, 상기 노출된 제2 기판의 상면, 상기 제2 개구의 측벽 및 상기 제2 층간 절연막 상에 제2 배리어막을 형성하고, 상기 제2 배리어막 상에 상기 제2 개구의 나머지 부분을 채우는 제2 도전막을 형성하고, 그리고 상기 제2 층간 절연막의 상면이 노출될 때까지 화학 기계적 연마(CMP) 공정을 수행하여 상기 제2 도전막 및 상기 제2 배리어막을 평탄화하여 각각 제2 도전 패턴 및 제2 배리어막 패턴을 형성하는 것을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 배리어막 패턴의 상면은 상기 제1 도전 패턴의 상면보다 낮게 형성될 수 있고, 상기 제2 배리어막 패턴의 상면은 상기 제2 도전 패턴의 상면보다 낮게 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 접착제 패턴은 상기 제1 도전 패턴의 측벽과 접촉하면서 상기 제1 배리어막 패턴과 수직적으로 오버랩되도록 형성될 수 있고, 상기 제2 접착제 패턴은 상기 제2 도전 패턴의 측벽과 접촉하면서 상기 제2 배리어막 패턴과 수직적으로 오버랩되도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 접착제 패턴은 상기 제1 배리어막 패턴의 측벽과 접촉하도록 형성될 수 있고, 상기 제2 접착제 패턴은 상기 제2 배리어막 패턴의 측벽과 접촉하도록 형성될 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
예시적인 실시예들에 따른 반도체 장치 제조 방법에 의하면, 도전 패턴 구조물을 수용하는 층간 절연막들을 서로 접합할 때 폴리머를 포함하는 접착제 패턴을 형성함으로써, 접합력을 향상시키고 상기 도전 패턴 구조물 성분이 상기 층간 절연막으로 확산되는 것을 방지할 수 있다.
또한, 상기 폴리머는 구리에 비하여 녹는점이 낮기 때문에 비교적 저온에서도 강한 접합력을 얻을 수 있다. 게다가 상기 폴리머를 용융시키는 과정에서 상기 폴리머가 접합면 상의 빈 공간을 채울 수 있기 때문에, 접합력 향상은 물론 추가적인 절연 효과까지 얻을 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1 내지 도 8 및 도 10 내지 도 12는 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 9a 내지 도 9g는 도 8에 도시된 반도체 장치의 평면도들이다.
도 13은 도 12의 제1 및 제2 도전 패턴 구조물들이 서로 미스얼라인되어 본딩되는 반도체 장치 제조 방법을 설명하기 위한 단면도이다.
도 14, 도 15 및 도 17은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 16a 내지 도 16c는 도 15에 도시된 반도체 장치의 평면도들이다.
도 18 및 도 20은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 19a 내지 도 19d는 도 18에 도시된 반도체 장치의 평면도들이다.
도 21 내지 도 24, 도 26, 도 27, 도 29, 도 31, 및 도 32는 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 25a 및 도 25b는 도 24에 도시된 반도체 장치의 평면도들이다.
도 28은 도 27에 도시된 반도체 장치의 평면도이다.
도 30은 도 26의 제1 및 제2 도전 패턴 구조물들이 서로 미스얼라인되어 본딩되는 반도체 장치 제조 방법을 설명하기 위한 단면도이다.
도 33 내지 도 37은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 38 내지 도 41, 및 도 43 내지 도 46은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 42는 도 41에 도시된 반도체 장치의 평면도이다.
도 47 내지 도 58은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1 내지 도 8 및 도 10 내지 도 12는 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다. 도 9a 내지 도 9g는 도 8에 도시된 반도체 장치의 평면도들이다. 이때, 도 8은 도 9a 내지 도 9f의 반도체 장치들을 A-A' 라인을 따라 절단한 단면도이다. 도 13은 도 12의 제1 및 제2 도전 패턴 구조물들이 서로 미스얼라인되어 본딩되는 반도체 장치 제조 방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 내부에 제3 도전 패턴 구조물(140)을 수용하는 제3 층간 절연막(110)을 제1 기판(100) 상에 형성하고, 제3 층간 절연막(110) 상에 제1 식각 저지막(120) 및 제1 층간 절연막(130)을 순차적으로 형성한 후, 이들을 관통하면서 제3 도전 패턴 구조물(140)의 상면을 노출시키는 제1 개구(135)를 형성한다.
제1 기판(100)은 예를 들어 실리콘, 게르마늄, 실리콘 게르마늄 등과 같은 반도체 물질, 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소, 인듐 안티모나이드 등과 같은 화합물 반도체 물질, 혹은 유리를 포함할 수 있다.
제3 층간 절연막(110)은 예를 들어 실리콘 산화물 또는 저유전 물질을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제3 도전 패턴 구조물(140)은 제3 층간 절연막(110)에 리세스(도시되지 않음)를 형성하고, 상기 리세스의 내벽 및 제3 층간 절연막(110)의 상면에 제3 배리어막을 형성한 후, 상기 제3 배리어막 상에 상기 리세스를 충분히 채우도록 제3 도전막을 형성하고, 상기 제3 층간 절연막(110)의 상면을 노출시키도록 상기 제3 도전막 및 상기 제3 배리어막을 평탄화함으로써 형성될 수 있다. 이에 따라, 상기 리세스의 내벽 상에 형성된 제3 배리어막 패턴(142), 및 제3 배리어막 패턴(142)에 의해 저면 및 측벽이 커버되며 상기 리세스의 나머지 부분을 채우는 제3 도전 패턴(144)을 포함하는 제3 도전 패턴 구조물(140)이 형성될 수 있다.
이때, 상기 제3 도전막은 예를 들어, 구리, 알루미늄, 텅스텐, 니켈 등과 같은 금속을 포함하도록 형성될 수 있고, 상기 제3 배리어막은 예를 들어, 티타늄, 탄탈륨, 텅스텐, 루테늄, 코발트, 니켈 등과 같은 금속, 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 티타늄 지르코늄 질화물, 티타늄 실리콘 질화물, 탄탈륨 알루미늄 질화물, 탄탈륨 실리콘 질화물 등과 같은 금속 질화물, 혹은 예를 들어, 티타늄 텅스텐과 같은 금속 합금을 포함하도록 형성될 수 있다. 상기 제3 도전막은 전해 도금법 또는 무전해 도금법을 통해 형성될 수 있다.
한편, 제3 도전 패턴(144) 및 제3 배리어막 패턴(142) 각각은 단일층 구조 또는 다층 구조를 가지도록 형성될 수 있다.
제1 식각 저지막(120)은 예를 들어 실리콘 질화물, 실리콘 탄질화물, 실리콘 탄화물, 또는 실리콘 산질화물을 포함하도록 형성될 수 있다. 다만, 제1 식각 저지막(120)은 경우에 따라 형성되지 않고 생략될 수도 있다.
제1 층간 절연막(130)은 예를 들어 실리콘 산화물 또는 저유전 물질을 포함하도록 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 층간 절연막(130)은 제3 층간 절연막(110)과 실질적으로 동일한 물질을 포함하도록 형성될 수 있다.
제1 개구(135)는 제3 도전 패턴 구조물(140)의 적어도 제3 도전 패턴(144)의 상면을 노출시키도록 형성될 수 있다.
도 2를 참조하면, 제1 개구(135)의 저면과 측벽 및 제1 층간 절연막(130) 상에 제1 배리어막(150)을 형성하고, 제1 배리어막(150) 상에 제1 개구(135)의 나머지 부분을 충분히 채우는 제1 도전막(160)을 형성한다.
제1 배리어막(150)은 예를 들어, 티타늄, 탄탈륨, 텅스텐, 루테늄, 코발트, 니켈 등과 같은 금속, 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 티타늄 지르코늄 질화물, 티타늄 실리콘 질화물, 탄탈륨 알루미늄 질화물, 탄탈륨 실리콘 질화물 등과 같은 금속 질화물, 혹은 예를 들어, 티타늄 텅스텐과 같은 금속 합금을 포함하도록 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 배리어막(150)은 제3 배리어막 패턴(142)과 실질적으로 동일한 물질을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 도전막(160)은 제3 도전 패턴(144)과 실질적으로 동일한 물질을 포함하도록 형성될 수 있다. 이에 따라, 제1 도전막(160)은 예를 들어, 구리, 알루미늄, 텅스텐, 니켈 등과 같은 금속을 포함하도록 형성될 수 있다. 이때, 제1 도전막(160)은 전해 도금법 또는 무전해 도금법을 통해 형성될 수 있다.
도 3을 참조하면, 제1 층간 절연막(130)의 상면이 노출될 때까지 제1 도전막(160) 및 제1 배리어막(150)을 평탄화하여, 각각 제1 도전 패턴(162) 및 제1 배리어막 패턴(152)을 형성한다. 이때, 제1 도전 패턴(162) 및 제1 배리어막 패턴(152)은 제1 도전 패턴 구조물(170)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 통해 수행될 수 있다. 이때, 연마되는 정도 차이에 따라서, 제1 도전 패턴 구조물(170)은 제1 층간 절연막(130) 상부로 부분적으로 돌출될 수 있다.
도 4를 참조하면, 제1 도전 패턴 구조물(170) 및 제1 층간 절연막(130) 상에 제1 본딩 절연막(181)을 형성한다.
제1 본딩 절연막(181)은 예를 들어 실리콘 탄질화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 탄화물을 포함하도록 형성될 수 있으며, 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정, 또는 물리 기상 증착(PVD) 공정 등을 통해 형성될 수 있다.
도 5를 참조하면, 제1 도전 패턴 구조물(170)의 상면이 노출될 때까지 제1 본딩 절연막(181)을 평탄화하여 제1 본딩 절연막 패턴(180)을 형성한다.
예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정을 통해 수행될 수 있다. 이때, 제1 본딩 절연막 패턴(180)은 상면이 제1 도전 패턴 구조물(170)의 상면과 실질적으로 동일하게 형성될 수 있다.
도 6을 참조하면, 제1 본딩 절연막 패턴(180)을 부분적으로 식각하여 제1 리세스(182)를 형성한다.
예시적인 실시예들에 있어서, 제1 리세스(182)는 제1 도전 패턴 구조물(170)과 이격되도록 형성될 수 있으며, 상면에서 보았을 때, 제1 도전 패턴 구조물(170)을 적어도 부분적으로 둘러싸도록 형성될 수 있다.
한편, 제1 리세스(182)는 제1 본딩 절연막 패턴(180)을 완전히 관통하지 않도록 형성될 수 있다.
도 7a 및 7b를 참조하면, 제1 본딩 절연막 패턴(180) 상에 제1 리세스(182)를 충분히 채우는 제1 접착제층(190, 191)을 형성한다.
제1 접착제층(190)은 폴리머, 예를 들어 PMMA, 레진 등의 열가소성 수지를 포함하도록 형성될 수 있다. 상기 폴리머는 일정한 균일도와 점성을 가지고 있기 때문에, 제1 접착제층(190, 191)은 실질적으로 균일한 상면을 가질 수 있고 제1 리세스(182)를 완전히 채울 수 있다. 또한, 상기 열가소성 수지는 가열하면 용융되어 가소성을 나타내고 냉각하면 다시 경화될 수 있다.
예시적인 실시예들에 있어서, 도 7a에 도시된 바와 같이, 제1 접착제층(190)은 스핀 코팅(Spin Coating) 공정을 사용하여 제1 본딩 절연막 패턴(180) 상에 제1 리세스(182)를 충분히 채우도록 형성될 수 있다.
상기 스핀 코팅 공정에서, 제1 도전 패턴 구조물(170) 및 제1 본딩 절연막 패턴(180) 상에 액체 상태의 상기 폴리머를 증착시키고, 제1 기판(100)을 고속으로 회전시켜 상기 폴리머가 얇게 퍼지도록 함으로써 제1 접착제층(190)이 형성될 수 있다.
이와는 다르게, 예시적인 실시예들에 있어서, 도 7b에 도시된 바와 같이, 콘택 프린팅(Contact Printing) 공정을 사용하여 제1 본딩 절연막 패턴(180) 상에 제1 리세스(182)를 충분히 채우는 제1 접착제층(191)을 형성할 수도 있다.
상기 콘택 프린팅 공정에서, 수조(도시되지 않음)에 상기 폴리머를 채우고, 실리콘 패드(도시되지 않음) 등을 상기 수조에 담가 상기 실리콘 패드의 일단에 상기 폴리머를 묻힌 후, 상기 폴리머가 묻은 상기 실리콘 패드를 제1 리세스(182)에 접촉시킴으로써 제1 접착제층(191)이 형성될 수 있다.
도 8을 참조하면, 제1 본딩 절연막 패턴(180)의 상면이 노출될 때까지 제1 접착제층(190, 191)을 평탄화하여, 제1 도전 패턴 구조물(170)을 둘러싸는 제1 접착제 패턴(192)을 형성한다. 예를 들면, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정을 통해 수행될 수 있다.
도 9a 및 도 9b를 참조하면, 예시적인 실시예들에 있어서, 제1 접착제 패턴(192)은 상면에서 보았을 때 제1 도전 패턴 구조물(170)을 둘러싸도록 형성될 수 있다.
예를 들면, 제1 접착제 패턴(192)은 상면에서 보았을 때 제1 도전 패턴 구조물(170)과 이격되어 직사각형(도 9a), 원형(도 9b), 또는 타원형(도시되지 않음) 등 다양한 형상으로 형성될 수 있다.
도 9c 내지 도 9g를 참조하면, 예시적인 실시예들에 있어서, 제1 접착제 패턴(192)은 상면에서 보았을 때 제1 도전 패턴 구조물(170)을 부분적으로 둘러싸도록 복수 개로 형성될 수 있다.
예를 들면, 제1 접착제 패턴(192)은 상면에서 보았을 때 제1 도전 패턴 구조물(170)과 이격되어 제1 도전 패턴 구조물(170)의 일부분을 둘러싸는 사각형 형상을 가진 복수 개의 제1 접착제 패턴들(192)을 포함할 수 있다(도 9c, 도 9e). 경우에 따라서는, 제1 접착제 패턴(192)은 제1 도전 패턴 구조물(170)을 완전히 감싸지 않을 수도 있으며(도 9d), 원형(도 9f) 또는 타원형(9g) 등의 다양한 형상을 가질 수 있다. 나아가, 도시되지는 않았지만, 복수 개의 제1 접착제 패턴들(192)은 제1 도전 패턴 구조물(170) 주위로 원형 또는 타원형 등 다양한 형상으로 배치될 수도 있다.
도 10을 참조하면, 도 1 내지 도 8을 참조로 설명된 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 제2 기판(200) 상에 순차적으로 적층된 제4 및 제2 층간 절연막들(210, 230)과 이들에 각각 수용되는 제4 및 제2 도전 패턴 구조물들(240, 270)을 형성할 수 있다.
제2 기판(200)은 제1 기판(100)과 실질적으로 동일한 물질을 포함하도록 형성될 수 있다. 각 제2 및 제4 층간 절연막들(230, 210)은 예를 들어 실리콘 산화물 또는 저유전 물질을 포함하도록 형성될 수 있다. 예시적인 실시예들에 있어서, 제2 및 제4 층간 절연막들(230, 210)은 제1 및 제3 층간 절연막들(130, 110)과 실질적으로 동일한 물질을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 층간 절연막(230)과 제4 층간 절연막(210) 사이에는 예를 들어 실리콘 질화물, 실리콘 탄질화물, 실리콘 탄화물, 또는 실리콘 산질화물을 포함하는 제2 식각 저지막(220)이 더 형성될 수 있다.
제2 도전 패턴 구조물(270)은 제2 도전 패턴(262) 및 이의 측벽 및 저면을 감싸는 제2 배리어막 패턴(252)을 포함하도록 형성될 수 있으며, 제4 도전 패턴 구조물(240)은 제4 도전 패턴(244) 및 이의 측벽 및 저면을 감싸는 제4 배리어막 패턴(242)을 포함하도록 형성될 수 있다.
이때, 각 제2 및 제4 도전 패턴들(262, 244)은 예를 들어 구리, 알루미늄, 텅스텐, 니켈 등과 같은 금속, 금속 질화물 혹은 금속 합금을 포함하도록 형성될 수 있다. 또한, 각 제2 및 제4 배리어막 패턴들(252, 242)은 예를 들어 티타늄, 탄탈륨, 텅스텐, 루테늄, 코발트, 니켈 등과 같은 금속, 금속 질화물, 혹은 금속 합금을 포함하도록 형성될 수 있다.
제2 본딩 절연막 패턴(280)은 예를 들어 실리콘 탄질화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 탄화물을 포함하도록 형성될 수 있으며, 화학 기계적 연마(CMP) 공정 등의 평탄화 공정을 통하여 형성될 수 있다. 예시적인 실시예들에 있어서, 제2 본딩 절연막 패턴(280)은 상면이 제2 도전 패턴 구조물(270)의 상면과 실질적으로 동일하게 형성될 수 있다.
제2 접착제 패턴(292)은 스핀 코팅 공정 또는 콘택 프린팅 공정을 사용하여 제2 본딩 절연막 패턴(280) 상에 제2 접착제층(도시되지 않음)을 형성하고, 제2 본딩 절연막 패턴(280)의 상면이 노출될 때까지 상기 제2 접착제층을 평탄화하여 형성될 수 있다. 예를 들면, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정을 통해 수행될 수 있다.
예시적인 실시예들에 있어서, 제2 접착제 패턴(292)은 상면에서 보았을 때 제2 도전 패턴 구조물(270)을 둘러싸도록 형성될 수 있다. 또한, 경우에 따라서는, 제2 접착제 패턴(292)은 제2 도전 패턴 구조물(270)을 둘러싸도록 복수 개로 형성될 수 있고, 혹은 제2 도전 패턴 구조물(270)을 완전히 감싸지 않을 수도 있다. 나아가, 제2 접착제 패턴(292)은 사각형, 원형, 또는 타원형 등의 다양한 형상을 가질 수 있고, 복수 개의 제2 접착제 패턴들(292)은 제2 도전 패턴 구조물(270) 주위로 사각형, 원형, 또는 타원형 등 다양한 형상으로 배치될 수도 있다.
도 11을 참조하면, 제1 및 제2 접착제 패턴들(192, 292)에 열을 가하여 제1 및 제2 접착제 패턴들(192, 292)을 용융시킨다.
제1 및 제2 도전 패턴들(162, 262)은 구리 등의 금속 성분을 포함할 수 있기 때문에 녹는점이 상당히 높다. 반면에, 제1 및 제2 접착제 패턴들(192, 292)은 폴리머를 포함할 수 있으며, 상기 폴리머는 녹는점이 상기 금속 성분보다 낮을 수 있다. 예를 들면, PMMA는 대략적인 녹는점이 160℃일 수 있다. 이에 따라, 접착제 패턴들(192, 292)을 사용하여 제1 및 제2 기판들(100, 200)을 서로 접합시키는 경우에는 접착제 패턴들(192, 292)을 사용하지 않는 경우보다 더 낮은 온도에서도 제1 및 제2 기판들(100, 200)을 서로 접합시킬 수 있다.
도 12를 참조하면, 제1 도전 패턴 구조물(170)과 제2 도전 패턴 구조물(270)이 서로 접촉하도록 제1 기판(100)과 제2 기판(200)을 서로 본딩한다.
예시적인 실시예들에 있어서, 제2 기판(200)의 상면과 저면이 서로 바뀌도록 뒤집은 다음, 제1 기판(100) 및 제2 기판(200)을 서로 접합시킬 수 있다. 이에 따라 이하에서는, 도 10에서의 제2 기판(200)의 상면은 도 12에서 제2 기판(200)의 저면으로, 도 10에서의 제2 기판(200)의 저면은 도 12에서 제2 기판(200)의 상면으로 참조될 수 있다.
제1 및 제2 도전 패턴 구조물들(170, 270)이 서로 얼라인되도록 제1 및 제2 기판들(100, 200)이 서로 접합되는 경우, 제1 및 제2 도전 패턴들(162, 262)은 서로 접촉할 수 있고, 제1 및 제2 배리어막 패턴들(152, 252)은 서로 접촉할 수 있으며, 제1 및 제2 본딩 절연막 패턴들(180, 280) 역시 서로 접촉할 수 있다. 나아가, 제1 및 제2 접착제 패턴들(192, 292) 역시 서로 접촉할 수 있다. 이때, 도 11을 참조로 설명한 공정을 통하여 제1 및 제2 접착제 패턴들(192, 292)은 용융된 상태일 수 있고, 제1 및 제2 접착제 패턴들(192, 292)은 서로 접촉한 상태에서 경화됨으로써 제1 및 제2 기판들(100, 200) 간의 접합력을 증가시킬 수 있다. 따라서, 제1 및 제2 기판들(100, 200)의 접합으로 제조되는 상기 반도체 장치는 우수한 신뢰성을 가질 수 있다.
필요에 따라서 제2 기판(200)은 추후 제거될 수도 있다.
한편, 실제로 제1 및 제2 기판들(100, 200)을 서로 접합시킬 때, 제1 및 제2 도전 패턴 구조물들(170, 270)이 완전히 매치되지 못하고 서로 미스얼라인될 수도 있으며, 이는 도 13에 도시되어 있다.
도 13을 참조하면, 제1 및 제2 도전 패턴 구조물들(170, 270)이 서로 미스얼라인된 경우에는, 제1 도전 패턴 구조물(170)은 제2 도전 패턴 구조물(270) 및 제2 본딩 절연막 패턴(280)과 서로 접촉할 수 있고, 제2 도전 패턴 구조물(270)은 제1 도전 패턴 구조물(170) 및 제1 본딩 절연막 패턴(180)과 서로 접촉할 수 있다.
본 실시예에 있어서도, 제1 접착제 패턴(192)과 제2 접착제 패턴(292)은 부분적으로 서로 접촉할 수 있다. 이에 따라, 제1 기판(100)과 제2 기판(200) 사이의 접합력을 증가시킬 수 있고, 상기 반도체 장치는 우수한 신뢰성을 가질 수 있다.
도 14, 도 15 및 도 17은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다. 도 16a 내지 도 16c는 도 15에 도시된 반도체 장치의 평면도들이다. 이때, 도 15는 도 16a 내지 도 16c의 반도체 장치들을 B-B' 라인을 따라 절단한 단면도이다. 도 14 내지 도 17의 반도체 장치 제조 방법은 제1 및 제2 접착제 패턴들(192, 292)의 형상을 제외하고는 도 1 내지 도 12를 참조로 설명한 반도체 장치 제조 방법과 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
먼저, 도 1 내지 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이후 도 14를 참조하면, 제1 본딩 절연막 패턴(180)을 부분적으로 식각하여 제1 도전 패턴 구조물(170)로부터 서로 다른 거리만큼 이격된 복수 개의 제1 리세스(182)를 형성한다.
도 15를 참조하면, 도 7a 내지 도 8을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 서로 이격된 제1 접착제 패턴(192) 및 제3 접착제 패턴(194)을 형성한다.
도 16a 내지 도 16c를 참조하면, 예시적인 실시예들에 있어서, 제1 및 제3 접착제 패턴들(192, 194)은 사각형, 원형, 또는 타원형 등의 다양한 형상을 가지도록 형성될 수 있으며, 제1 도전 패턴 구조물(170)을 둘러싸도록 사각형, 원형, 또는 타원형 등의 다양한 형상으로 배치될 수 있다. 또한, 제1 및 제3 접착제 패턴들(192, 194)은 서로 다른 형상을 가지도록 형성될 수도 있으며, 제1 도전 패턴 구조물(170)을 완전히 둘러싸지 않고 부분적으로만 둘러싸도록 형성될 수 있다. 나아가, 제1 및 제3 접착제 패턴들(192, 194)은 각각 복수 개로 형성될 수 있다.
도 17을 참조하면, 도 10 내지 도 12를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 제1 및 제2 도전 패턴 구조물들(170, 270)이 서로 접촉하도록 제1 및 제2 기판들(100, 200)을 서로 본딩함으로써 상기 반도체 장치를 완성할 수 있다.
도 18 및 도 20은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다. 도 19a 내지 도 19d는 도 18에 도시된 반도체 장치의 평면도들이다. 이때, 도 18은 도 19a 내지 도 19d의 반도체 장치들을 C-C' 라인을 따라 절단한 단면도이다. 도 18 내지 도 20의 반도체 장치 제조 방법은 제1 및 제2 접착제 패턴들(192, 292)의 형상을 제외하고는 도 1 내지 도 12를 참조로 설명한 반도체 장치 제조 방법과 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
먼저, 도 1 내지 도 8을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 이때, 제1 리세스(182)는 제1 도전 패턴 구조물(170)을 완전히 둘러싸지는 않도록 형성될 수 있다.
도 18을 참조하면, 제1 접착제 패턴(192)은 제1 리세스(182)를 채우도록 형성되며, 이에 따라 제1 도전 패턴 구조물(170)을 완전히 둘러싸지는 않도록 형성될 수 있다.
도 19a 내지 도 19d를 참조하면, 예시적인 실시예들에 있어서, 제1 접착제 패턴(192)은 사각형, 원형, 또는 타원형 등의 다양한 형상을 가지도록 형성될 수 있으며, 서로 이격된 복수 개로 형성될 수도 있다. 나아가, 제1 접착제 패턴(192)은 제1 도전 패턴 구조물(170)의 주위뿐만 아니라, 제1 본딩 절연막 패턴(180) 내부의 임의의 위치에 임의의 개수로 형성될 수도 있다. 이에 따라, 제1 및 제2 기판들(100, 200)을 서로 접합시킬 때, 접합력이 약한 부위를 보강하여 더욱 강한 접합력을 얻을 수 있다.
도 20을 참조하면, 도 10 내지 도 12를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 제1 및 제2 도전 패턴 구조물들(170, 270)이 서로 접촉하도록 제1 및 제2 기판들(100, 200)을 서로 본딩함으로써 상기 반도체 장치를 완성할 수 있다.
도 21 내지 도 24, 도 26, 도 27, 도 29, 도 31, 및 도 32는 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다. 도 25a 및 도 25b는 도 24에 도시된 반도체 장치의 평면도들이다. 이때, 도 24는 도 25a 내지 도 25b의 반도체 장치들을 D-D' 라인을 따라 절단한 단면도이다. 도 28은 도 27에 도시된 반도체 장치의 평면도이다. 이때, 도 27은 도 24의 반도체 장치를 E-E' 라인을 따라 절단한 단면도이다. 도 30은 도 26의 제1 및 제2 도전 패턴 구조물들이 서로 미스얼라인되어 본딩되는 반도체 장치 제조 방법을 설명하기 위한 단면도이다. 도 21 내지 도 32의 반도체 장치 제조 방법은 제1 및 제2 접착제 패턴들(192, 292)의 형상을 제외하고는 도 1 내지 도 12를 참조로 설명한 반도체 장치 제조 방법과 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
먼저, 도 1 내지 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 제1 도전 패턴 구조물(170) 및 제1 층간 절연막(130) 상에 제1 본딩 절연막(181)을 형성한다.
도 21을 참조하면, 제1 도전 패턴 구조물(170)의 상면이 노출될 때까지 제1 본딩 절연막(181)을 평탄화하여 제1 본딩 절연막 패턴(180)을 형성한다.
예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정을 통해 수행될 수 있다. 이때, 상기 CMP 공정에서 사용되는 슬러리에 의해 제1 본딩 절연막(181)이 제1 도전 패턴 구조물(170)보다 더 많이 제거될 수 있다.
일 실시예에 있어서, 제1 본딩 절연막 패턴(180)은 상면(184)이 제1 도전 패턴 구조물(170)의 상면과 전체적으로 실질적으로 동일한 높이에 형성되지만, 제1 도전 패턴 구조물(170)에 인접한 영역에서 이를 향해 점차 낮아져, 제1 도전 패턴 구조물(170)의 측벽이 제1 본딩 절연막 패턴(180)에 의해 커버되지 못하고 부분적으로 노출될 수 있다.
도 22를 참조하면, 제1 본딩 절연막 패턴(180)을 부분적으로 식각하여 제1 리세스(182)를 형성한다.
예시적인 실시예들에 있어서, 제1 리세스(182)는 제1 도전 패턴 구조물(170)에 인접하지만 이에 이격되도록 형성될 수 있다. 즉, 제1 리세스(182)는 제1 본딩 절연막 패턴(180)의 상면이 제1 도전 패턴 구조물(170)의 상면보다 낮은 영역에 형성될 수 있다.
도 23을 참조하면, 예를 들어, 스핀 코팅 공정을 사용하여 제1 본딩 절연막 패턴(180) 상에 제1 리세스(182)를 충분히 채우는 제1 접착제층(190)을 형성한다.
도 24를 참조하면, 제1 도전 패턴 구조물(170)의 상면이 노출될 때까지 제1 접착제층(190)을 평탄화하여, 제1 접착제 패턴(192)을 형성한다.
예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정을 통해 수행될 수 있으며, 이에 따라 제1 접착제 패턴(192)의 상면은 제1 도전 패턴 구조물(170)의 상면과 실질적으로 동일한 높이에 형성될 수 있다.
도 25a 및 도 25b를 참조하면, 제1 접착제 패턴(192)은 상면에서 보았을 때 제1 도전 패턴 구조물(170)을 둘러싸도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 접착제 패턴(192)은 제1 도전 패턴 구조물(170)과는 이격되지 않고 제1 도전 패턴 구조물(170)과 접촉하도록 형성될 수 있다. 예를 들면, 제1 접착제 패턴(192)은 직사각형(도 25a), 원형(도 25b), 또는 타원형(도시되지 않음) 등 다양한 형상으로 형성될 수 있다.
한편, 도 26을 참조하면, 예시적인 실시예들에 있어서, 제1 리세스(182)는 제1 도전 패턴 구조물(170)로부터 서로 다른 거리만큼 이격되도록 복수 개로 형성될 수도 있다.
도 27을 참조하면, 스핀 코팅 공정 또는 콘택 프린팅 공정을 사용하여 제1 리세스(182)에 폴리머를 충분히 채우고, 제1 도전 패턴 구조물(170)의 상면이 노출될 때까지 평탄화하여 제1 접착제 패턴(192) 및 제3 접착제 패턴(194)을 형성한다.
도 28을 참조하면, 상면에서 보았을 때, 제1 접착제 패턴(192)은 제1 도전 패턴 구조물(170)과 접촉하면서 제1 도전 패턴 구조물(170)을 완전히 둘러싸도록 형성될 수 있고, 제3 접착제 패턴(194)은 제1 접착제 패턴(192)과 이격되어 제1 도전 패턴 구조물(170)을 둘러싸도록 형성될 수 있다. 이에 따라, 제1 및 제2 기판들(100, 200)을 접합할 때 접합력을 더욱 증가시킬 수 있다.
한편, 제1 및 제3 접착제 패턴들(192, 194)은 상면에서 보았을 때 각각 원형 또는 타원형 등 다양한 형상을 가지도록 형성될 수 있고, 제1 도전 패턴 구조물(170)을 부분적으로 둘러싸도록 복수 개로 형성될 수도 있다.
이후, 도 21 내지 도 24를 참조로 설명된 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 제2 기판(200) 상에 순차적으로 적층된 제4 및 제2 층간 절연막들(210, 230)과 이들에 각각 수용되는 제4 및 제2 도전 패턴 구조물들(240, 270)을 형성할 수 있다. 이후, 도 11을 참조로 설명된 공정과 실질적으로 동일하거나 유사한 공정을 수행하여 제1 및 제2 접착제 패턴들(192, 292)에 열을 가하여 제1 및 제2 접착제 패턴들(192, 292)을 용융시킨다.
도 29를 참조하면, 제1 도전 패턴 구조물(170)과 제2 도전 패턴 구조물(270)이 서로 접촉하도록 제1 기판(100)과 제2 기판(200)을 서로 본딩한다. 이때, 도 11을 참조로 설명한 공정을 통하여 제1 및 제2 접착제 패턴들(192, 292)은 용융될 수 있고, 서로 접촉한 상태에서 경화됨으로써 제1 및 제2 기판들(100, 200) 간의 접합력을 증가시킬 수 있다. 따라서, 제1 및 제2 기판들(100, 200)의 접합으로 제조되는 상기 반도체 장치는 우수한 신뢰성을 가질 수 있다.
도 30을 참조하면, 제1 및 제2 도전 패턴 구조물들(170, 270)이 서로 미스얼라인된 경우에는, 제1 도전 패턴 구조물(170)은 제2 도전 패턴 구조물(270) 및 제2 본딩 절연막 패턴(280)과 서로 접촉할 수 있고, 제2 도전 패턴 구조물(270)은 제1 도전 패턴 구조물(170) 및 제1 본딩 절연막 패턴(180)과 서로 접촉할 수 있다. 이에 따라, 제1 및 제2 접착제 패턴들(192, 292)은 제1 및 제2 도전 패턴 구조물들(170, 270)에 포함된 금속 성분이 주위로 확산되지 않도록 방지할 수 있다.
이와는 다르게, 도 31을 참조하면, 스핀 코팅 공정 대신 콘택 프린팅 공정을 사용하여 제1 리세스(182)를 충분히 채우는 제1 접착제층(191)을 형성한다. 이때, 제1 접착제층(191)은 제1 리세스(182)를 충분히 채울 수 있지만 부분적으로 노출된 제1 도전 패턴 구조물(170)의 측벽을 모두 감싸지는 않을 수도 있다.
도 32를 참조하면, 제1 접착제층(191)을 평탄화하여 제1 접착제 패턴(192)을 형성한다. 예를 들면, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정을 통해 수행될 수 있다.
이후, 도 21 내지 도 24를 참조로 설명된 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 제2 기판(200) 상에 순차적으로 적층된 제4 및 제2 층간 절연막들(210, 230)과 이들에 각각 수용되는 제4 및 제2 도전 패턴 구조물들(240, 270)을 형성할 수 있다. 이후, 도 11을 참조로 설명된 공정과 실질적으로 동일하거나 유사한 공정을 수행하여 제1 및 제2 접착제 패턴들(192, 292)에 열을 가하여 제1 및 제2 접착제 패턴들(192, 292)을 용융시킨다.
다시 도 29를 참조하면, 제1 도전 패턴 구조물(170)과 제2 도전 패턴 구조물(270)이 서로 접촉하도록 제1 기판(100)과 제2 기판(200)을 서로 본딩한다. 이때, 용융 상태의 제1 및 제2 접착제 패턴들(192, 292)은 제1 본딩 절연막 패턴(180)과 제2 본딩 절연막 패턴(280) 사이의 빈 공간을 채울 수 있기 때문에 제1 및 제2 기판들(100, 200) 간의 접합력을 증가시킬 수 있다. 또한, 제1 및 제2 기판들(100, 200)이 미스얼라인 되더라도, 제1 및 제2 접착제 패턴들(192, 292)이 제1 및 제2 도전 패턴 구조물들(170, 270)의 주위를 둘러쌈으로써 제1 및 제2 도전 패턴 구조물들 (170, 270)에 포함된 금속 성분이 주위로 확산되지 않도록 방지할 수 있다.
도 33 내지 도 37은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다. 도 33 내지 도 37의 반도체 장치 제조 방법은 제1 및 제2 접착제 패턴들(192, 292)을 형성할 때 리세스를 형성하지 않는다는 점을 제외하고는 도 1 내지 도 12를 참조로 설명한 반도체 장치 제조 방법과 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
먼저, 도 1 내지 도 5를 참조로 설명된 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 제1 도전 패턴 구조물(170) 및 이를 둘러싸는 제1 본딩 절연막 패턴(180)을 제1 기판(100) 상에 형성한다. 이때, 제1 본딩 절연막 패턴(180)은 화학 기계적 연마(CMP) 공정을 통한 평탄화 공정을 통해 형성될 수 있고, 상기 CMP 공정에서 사용되는 슬러리에 의해 제1 본딩 절연막(181)이 제1 도전 패턴 구조물(170)보다 더 많이 제거될 수 있다. 이에 따라, 제1 본딩 절연막 패턴(180)은 상면이 제1 도전 패턴 구조물(170)의 상면과 전체적으로 실질적으로 동일한 높이에 형성되지만, 제1 도전 패턴 구조물(170)에 인접한 영역에서 이를 향해 점차 낮아져, 제1 도전 패턴 구조물(170)의 측벽이 제1 본딩 절연막 패턴(180)에 의해 커버되지 못하고 부분적으로 노출될 수 있다.
도 33을 참조하면, 제1 본딩 절연막 패턴(180) 및 제1 도전 패턴 구조물(170) 상에 제1 접착제층(190)을 형성한다. 예를 들면, 제1 접착제층(190)은 스핀 코팅 공정을 사용하여 형성될 수 있다. 이에 따라, 제1 접착제층(190)은 제1 도전 패턴 구조물(170)의 상면보다 낮게 형성된 제1 본딩 절연막 패턴(180)의 상면을 충분히 채우도록 형성될 수 있다.
도 34를 참조하면, 제1 도전 패턴 구조물(170)의 상면이 노출될 때까지 제1 접착제층(190)을 평탄화하여, 제1 도전 패턴 구조물(170)을 둘러싸는 제1 접착제 패턴(192)을 형성한다. 예를 들면, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정을 통해 수행될 수 있다.
이후, 도 10 내지 도 12를 참조로 설명된 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 제1 및 제2 기판들(100, 200)을 본딩한다.
도 35를 참조하면, 제1 도전 패턴 구조물(170)은 제2 도전 패턴 구조물(270)과 서로 접촉할 수 있다. 이때, 제1 및 제2 접착제 패턴들(192, 292)이 서로 접착됨으로써 제1 및 제2 기판들(100, 200) 간의 접합력을 증가시킬 수 있고, 제1 및 제2 도전 패턴 구조물들(170, 270)에 포함된 금속 성분들이 주위로 확산되는 것을 방지할 수 있다.
이와는 다르게, 도 36을 참조하면, 스핀 코팅 공정 대신 콘택 프린팅 공정을 사용하여 제1 접착제층(191)이 형성될 수 있다. 예를 들면, 제1 접착제층(191)은 제1 본딩 절연막 패턴(180)의 상면이 제1 도전 패턴 구조물(170)의 상면보다 낮게 형성된 영역에 형성될 수 있다. 이때, 제1 접착제층(191)은 부분적으로 노출된 제1 도전 패턴 구조물(170)의 측벽을 모두 감싸지는 않을 수도 있다.
도 37을 참조하면, 제1 접착제층(191)을 평탄화하여 제1 접착제 패턴(192)을 형성한다. 예를 들면, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정을 통해 수행될 수 있다.
이후, 도 21 내지 도 24, 및 도 26을 참조로 설명된 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 제1 도전 패턴 구조물(170)과 제2 도전 패턴 구조물(270)이 서로 접촉하도록 제1 기판(100)과 제2 기판(200)을 서로 본딩한다. 이때, 용융 상태의 제1 및 제2 접착제 패턴들(192, 292)은 제1 본딩 절연막 패턴(180)과 제2 본딩 절연막 패턴(280) 사이의 빈 공간을 채울 수 있기 때문에 제1 및 제2 기판들(100, 200) 간의 접합력을 증가시킬 수 있다. 또한, 제1 및 제2 기판들(100, 200)이 미스얼라인 되더라도, 제1 및 제2 접착제 패턴들(192, 292)이 제1 및 제2 도전 패턴 구조물들(170, 270)의 주위를 둘러쌈으로써 제1 및 제2 도전 패턴 구조물들(170, 270)에 포함된 금속 성분이 주위로 확산되지 않도록 방지할 수 있다.
도 38 내지 도 41, 및 도 43 내지 도 46은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다. 도 42는 도 41에 도시된 반도체 장치의 평면도이다. 이때, 도 41은 도 42의 반도체 장치를 F-F'라인을 따라 절단한 단면도이다. 도 38 내지 도 46의 반도체 장치 제조 방법은 제1 및 제2 배리어막 패턴들(152, 252)의 형상을 제외하고는 도 1 내지 도 12를 참조로 설명한 반도체 장치 제조 방법과 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
먼저, 도 1 내지 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 제1 도전 패턴 구조물(170) 및 제1 층간 절연막(130) 상에 제1 본딩 절연막(181)을 형성한다.
도 38을 참조하면, 제1 도전 패턴(162)의 상면이 노출될 때까지 제1 본딩 절연막(181)을 평탄화하여 제1 본딩 절연막 패턴(180)을 형성한다.
예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정을 통해 수행될 수 있다. 이때, 상기 CMP 공정에서 사용되는 슬러리에 의해 제1 배리어막 패턴(152)의 상면은 제1 도전 패턴(162)의 상면보다 낮게 형성될 수 있다. 또한, 상기 CMP 공정에서 사용되는 슬러리에 의해 제1 본딩 절연막 패턴(180)의 상면(184)은 제1 도전 패턴(162)의 상면과 실질적으로 동일하되 다만, 제1 도전 패턴 구조물(170)에 인접한 부분에서는 제1 도전 패턴 구조물(170)의 상면보다 낮게 형성될 수 있다.
도 39를 참조하면, 제1 본딩 절연막 패턴(180)을 부분적으로 식각하여 제1 리세스(182)를 형성한다. 이때, 제1 리세스(182)는 제1 도전 패턴 구조물(170)에 이격되면서 이를 둘러싸거나 또는 부분적으로 둘러싸도록 형성될 수 있고, 서로 이격되도록 복수 개로 형성될 수도 있다.
도 40을 참조하면, 제1 본딩 절연막 패턴(180) 및 제1 도전 패턴 구조물(170) 상에 제1 리세스(182)를 충분히 채우는 제1 접착제층(190)을 형성한다. 예를 들면, 제1 접착제층(190)은 스핀 코팅 공정 또는 콘택 프린팅 공정을 사용하여 형성될 수 있다.
도 41 및 도 42를 참조하면, 제1 도전 패턴(162)의 상면이 노출될 때까지 제1 접착제층(190)을 평탄화하여 제1 접착제 패턴(192)을 형성한다. 제1 접착제 패턴(192)은 제1 도전 패턴(162)의 측벽과 접촉하면서 제1 배리어막 패턴(152)과 수직적으로 오버랩되도록 형성될 수 있다.
이후, 도 10 내지 도 12를 참조로 설명된 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 제1 및 제2 도전 패턴 구조물들(170, 270)이 서로 접촉하도록 제1 및 제2 기판들(100, 200)을 서로 본딩함으로써 상기 반도체 장치를 완성할 수 있다.
도 43을 참조하면, 제1 도전 패턴(162)과 제2 도전 패턴(262)은 서로 접촉할 수 있고, 제1 배리어막 패턴(152)과 제2 배리어막 패턴(252)은 서로 접촉하지 않을 수 있다. 이때, 제1 및 제2 접착제 패턴들(192, 292)이 제1 및 제2 배리어막 패턴들(152, 252) 사이의 빈 공간, 및 제1 및 제2 본딩 절연막 패턴들(180, 280) 사이의 빈 공간을 채울 수 있다. 이에 따라, 제1 및 제2 기판들(100, 200) 간의 접합력을 증가시킬 수 있고, 제1 및 제2 도전 패턴들(162, 262)에 포함된 금속 성분이 주위로 확산되는 것을 방지할 수 있다.
도 44를 참조하면, 예시적인 실시예들에 있어서, 제1 본딩 절연막 패턴(180) 상에 리세스를 형성하지 않고 곧바로 제1 접착제층(190)을 형성할 수도 있다. 예를 들면, 제1 접착제층(190)은 스핀 코팅 공정 또는 콘택 프린팅 공정을 사용하여 형성될 수 있다. 이에 따라, 제1 접착제층(190)은 제1 도전 패턴(162)의 상면보다 낮게 형성된 제1 본딩 절연막 패턴(180) 및 제1 배리어막 패턴(152)의 상면을 충분히 채울 수 있다.
도 45를 참조하면, 제1 도전 패턴(162)의 상면이 노출될 때까지 제1 접착제층(190)을 평탄화하여 제1 접착제 패턴(192)을 형성한다. 제1 접착제 패턴(192)은 도 42에 도시된 바와 같이 제1 도전 패턴(162)의 측벽과 접촉하면서 제1 배리어막 패턴(152)과 수직적으로 오버랩되도록 형성될 수 있다.
이후, 도 10 내지 도 12를 참조로 설명된 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 제1 및 제2 도전 패턴 구조물들(170, 270)이 서로 접촉하도록 제1 및 제2 기판들(100, 200)을 서로 본딩함으로써 상기 반도체 장치를 완성할 수 있다.
도 46을 참조하면, 제1 도전 패턴(162)과 제2 도전 패턴(262)은 서로 접촉할 수 있고, 제1 배리어막 패턴(152)과 제2 배리어막 패턴(252)은 서로 접촉하지 않을 수 있다. 이때, 제1 및 제2 접착제 패턴들(192, 292)이 제1 및 제2 배리어막 패턴들(152, 252) 사이의 빈 공간, 및 제1 및 제2 본딩 절연막 패턴들(180, 280) 사이의 빈 공간을 채울 수 있다. 이에 따라, 제1 및 제2 기판들(100, 200) 간의 접합력을 증가시킬 수 있고, 제1 및 제2 도전 패턴들(162, 262)에 포함된 금속 성분이 주위로 확산되는 것을 방지할 수 있다.
도 47 내지 도 58은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다. 이때, 상기 반도체 장치는 고체 촬상 장치일 수 있다.
도 47을 참조하면, 제1 소자 분리막(316)이 형성된 제1 기판(300) 상에 제1 게이트 구조물(314)을 형성한다.
제1 기판(300)에는 제1 웰 영역(310)이 형성될 수 있다. 예를 들면, 제1 웰 영역(310)은 제1 기판(300)에 p형 불순물을 주입하여 형성할 수 있다.
이후, 제1 게이트 구조물(314)에 인접하는 제1 기판(300) 상부에 제1 소스/드레인 영역(312)을 형성한다. 예를 들면, 제1 소스/드레인 영역(312)은 제1 기판(300)에 n형 불순물을 주입하여 형성할 수 있다.
이에 따라, 제1 게이트 구조물(314) 및 제1 소스/드레인 영역(312)은 트랜지스터를 정의할 수 있다. 예시적인 실시예들에 있어서, 제1 기판(300) 에는 복수 개의 트랜지스터들이 형성될 수 있으며, 예를 들어, 제1 내지 제3 트랜지스터들(Tr1, Tr2, Tr3)이 형성될 수 있다. 이때, 제1 내지 제3 트랜지스터들(Tr1, Tr2, Tr3)은 로직 영역(20)에 형성될 수 있다.
제1 내지 제3 트랜지스터들(Tr1, Tr2, Tr3) 상에 제1 절연 박막(320) 및 제2 절연 박막(322)을 순차적으로 형성한다. 이때, 제1 절연 박막(320)은 실리콘 산화막을 포함하도록 형성될 수 있고, 제2 절연 박막(322)은 실리콘 질화막을 포함하도록 형성될 수 있다.
제2 절연 박막(322) 상에, 내부에 제1 콘택 플러그(340)를 포함하는 제1 층간 절연막(330)을 형성한다.
제1 콘택 플러그(340)는 제1 소스/드레인 영역(312)에 접촉함으로써, 제1 내지 제3 트랜지스터들(Tr1, Tr2, Tr3)에 전기적으로 연결될 수 있다. 제1 콘택 플러그(340)는 예를 들어, 도핑된 폴리실리콘, 금속, 금속 질화물 등을 포함하도록 형성될 수 있다.
한편, 제1 층간 절연막(330) 내부에는 제1 콘택 플러그(340)에 접촉하는 제5 및 제6 도전 패턴 구조물들(366, 368)이 형성될 수 있다. 예시적인 실시예들에 있어서, 제5 도전 패턴 구조물(366)은 제5 도전 패턴(356) 및 이를 둘러싸는 제5 배리어막 패턴(346)을 포함하도록 형성될 수 있으며, 제6 도전 패턴 구조물(368)은 제6 도전 패턴(358) 및 제6 배리어막 패턴(348)을 포함하도록 형성될 수 있다.
이후, 도 1 내지 도 8을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행하여, 제1 층간 절연막(330) 상에 제1 콘택 플러그(340)와 접촉하는 제1 및 제2 도전 패턴 구조물들(362, 364)을 형성하고, 제1 층간 절연막(330) 상에 제1 본딩 절연막 패턴(370)을 형성하고, 제1 본딩 절연막 패턴(370) 상에 제1 및 제2 도전 패턴 구조물들(362, 364)을 부분적으로 둘러싸는 제1 접착제 패턴(380)을 순차적으로 형성한다. 예시적인 실시예들에 있어서, 제1 도전 패턴 구조물(362)은 제1 도전 패턴(352) 및 이를 둘러싸는 제1 배리어막 패턴(342)을 포함하도록 형성될 수 있으며, 제2 도전 패턴 구조물(364)은 제2 도전 패턴(354) 및 제2 배리어막 패턴(344)을 포함하도록 형성될 수 있다.
이때. 제1 및 제2 도전 패턴 구조물들(362, 364)은 제1 층간 절연막(330)의 상면보다 높은 상면을 갖도록 화학 기계적 연마(CMP) 공정을 수행하여 각각 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 접착제 패턴(380)은 상면에서 보았을 때 사각형, 원형, 타원형 등의 다양한 형상을 가지도록 형성될 수 있다. 또한, 제1 접착제 패턴(380)은 제1 본딩 절연막 패턴(370) 상에 서로 이격되도록 복수 개가 형성될 수도 있다.
도 48을 참조하면, 제2 소자 분리막(416)이 형성된 제2 기판(400) 내부에 각 화소의 광전 변환부가 되는 포토 다이오드(418)를 형성한다.
제2 기판(400)에는 제2 웰 영역(410)이 형성될 수 있다. 예를 들면, 제2 웰 영역(410)은 제2 기판(400)에 p형 불순물을 주입하여 형성할 수 있다.
예시적인 실시예들에 있어서, 포토 다이오드(418)는 제2 기판(400)에 p형 불순물 이온을 주입하여 형성된 제1 반도체 영역(419a) 및 제2 기판(400)에 n형 불순물 이온을 주입하여 형성된 제2 반도체 영역(419b)을 포함할 수 있으며, 이때, 제1 및 제2 반도체 영역들(419a, 419b)은 제2 기판(400) 표면으로부터 아래로 순차적으로 적층될 수 있다.
이후, 도 47을 참조로 설명된 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 제2 기판(400) 상에 제2 게이트 구조물(414)을 형성하고, 이에 인접하는 제2 기판(400) 상부에 제2 소스/드레인 영역(412)을 형성함으로써, 이들에 의해 정의되는 트랜지스터를 형성할 수 있다. 예시적인 실시예들에 있어서, 제2 기판(400)에는 복수 개의 트랜지스터들이 형성될 수 있으며, 예를 들어, 제4 내지 제7 트랜지스터들(Tr4, Tr5, Tr6, Tr7)이 형성될 수 있다. 이때, 제4 및 제5 트랜지스터들(Tr4, Tr5)은 화소 영역(30)에 형성될 수 있고, 제6 및 제7 트랜지스터들(Tr6, Tr7)은 제어 영역(40)에 형성될 수 있다.
이와는 다르게, 제1 내지 제3 트랜지스터들(Tr1, Tr2, Tr3)이 로직 영역(20) 및 제어 영역(30)에 형성될 수 있고, 제4 내지 제7 트랜지스터들(Tr4, Tr5, Tr6, Tr7)은 화소 영역(40)에 형성될 수도 있다.
제4 내지 제7 트랜지스터들(Tr4, Tr5, Tr6, Tr7) 상에 제3 절연 박막(420) 및 제4 절연 박막(422)을 순차적으로 형성한다. 이때, 제3 절연 박막(420)은 실리콘 산화막을 포함하도록 형성될 수 있고, 제4 절연 박막(422)은 실리콘 질화막을 포함하도록 형성될 수 있다.
제4 절연 박막(422) 상에, 내부에 제2 콘택 플러그(440)를 포함하는 제2 층간 절연막(430)을 형성한다.
제2 콘택 플러그(440)는 제2 소스/드레인 영역(412)에 접촉함으로써, 제4 내지 제7 트랜지스터들(Tr4, Tr5, Tr6, Tr7)에 전기적으로 연결될 수 있다. 제2 콘택 플러그(440)는 예를 들어, 도핑된 폴리실리콘, 금속, 금속 질화물 등을 포함하도록 형성될 수 있다.
한편, 제2 층간 절연막(430) 내부에는 제2 콘택 플러그(440)에 접촉하는 제7 및 제8 도전 패턴 구조물들(466, 468)이 형성될 수 있다. 예시적인 실시예들에 있어서, 제7 도전 패턴 구조물(466)은 제7 도전 패턴(456) 및 이를 둘러싸는 제7 배리어막 패턴(446)을 포함하도록 형성될 수 있으며, 제8 도전 패턴 구조물(468)은 제8 도전 패턴(458) 및 제8 배리어막 패턴(448)을 포함하도록 형성될 수 있다.
이후, 도 1 내지 도 8을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행하여, 제2 층간 절연막(430) 상에 제2 콘택 플러그(440)와 접촉하는 제3 및 제4 도전 패턴 구조물들(462, 464)을 형성하고, 제2 층간 절연막(430) 상에 제2 본딩 절연막 패턴(470)을 형성하고, 제2 본딩 절연막 패턴(470) 상에 제3 및 제4 도전 패턴 구조물들(462, 464)을 부분적으로 둘러싸는 제2 접착제 패턴(480)을 순차적으로 형성한다. 예시적인 실시예들에 있어서, 제3 도전 패턴 구조물(462)은 제3 도전 패턴(452) 및 이를 둘러싸는 제3 배리어막 패턴(442)을 포함하도록 형성될 수 있으며, 제4 도전 패턴 구조물(464)은 제4 도전 패턴(454) 및 제4 배리어막 패턴(444)을 포함하도록 형성될 수 있다.
이때. 제3 및 제4 도전 패턴 구조물들(462, 464)은 제2 층간 절연막(430)의 상면보다 높은 상면을 갖도록 화학 기계적 연마(CMP) 공정을 수행하여 각각 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 접착제 패턴(480)은 상면에서 보았을 때 사각형, 원형, 타원형 등의 다양한 형상을 가지도록 형성될 수 있다. 또한, 제2 접착제 패턴(480)은 제2 본딩 절연막 패턴(470) 상에 서로 이격되도록 복수 개가 형성될 수도 있다.
도 49를 참조하면, 도 11 및 도 12를 참조로 설명된 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 제1 기판(300)과 제2 기판(400)을 서로 접합한다.
이때, 도 11을 참조로 설명한 공정을 통하여 제1 및 제2 접착제 패턴들(192, 292)은 용융될 수 있고, 접합 시에는 서로 접촉한 상태에서 경화됨으로써 제1 및 제2 기판들(100, 200) 간의 접합력을 증가시킬 수 있다. 또한, 상기 용융된 제1 및 제2 접착제 패턴들(192, 292)이 제1 및 제2 기판들(100, 200) 간의 빈 공간을 채울 수 있어 제1 및 제2 기판들(100, 200)은 더욱 강하게 접합될 수 있고, 제1 및 제3 도전 패턴 구조물들(362, 462)이 미스얼라인되어 접합되더라도 제1 및 제3 도전 패턴 구조물들(362, 462)에 포함된 금속 성분이 주위로 확산되는 것을 방지할 수 있다.
도 50을 참조하면, 제2 기판(400) 상면에 반사 방지막(500) 및 제3 층간 절연막(510)을 순차적으로 형성한다. 예를 들면, 반사 방지막(500)은 하프늄 산화물을 포함하도록 형성될 수 있다. 제3 층간 절연막(510)은 제1 및 제2 층간 절연막들(330, 430)과 실질적으로 동일한 물질을 포함할 수 있다. 예를 들면, 제3 층간 절연막(510)은 실리콘 산화물 또는 저유전 물질을 포함하도록 형성될 수 있다.
도 51을 참조하면, 제3 층간 절연막(510)에 제1 트렌치(512)를 형성할 수 있다. 예시적인 실시예들에 있어서, 제1 트렌치(512)는 복수 개로 형성될 수 있다.
도 52를 참조하면, 제3 층간 절연막(510) 상에 제1 트렌치(512)를 충분히 채우도록 차광막(도시되지 않음)을 형성한다. 예를 들면, 상기 차광막은 구리 등의 도전 재료를 포함할 수 있다.
이후, 제3 층간 절연막(510)의 상면을 노출시키도록 상기 차광막을 평탄화하여 차광막 패턴(520)을 형성한다. 예를 들면, 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 통해 수행될 수 있다.
도 53을 참조하면, 제3 층간 절연막(510) 및 차광막 패턴(520) 상에 실리콘 질화물 또는 실리콘 탄질화물을 포함하는 캐핑막(532)을 형성한다.
도 54를 참조하면, 캐핑막(532) 및 제3 층간 절연막(510)을 부분적으로 식각하여 각각 캐핑막 패턴(530) 및 제2 트렌치(514)를 형성한다.
예시적인 실시예들에 있어서, 캐핑막 패턴(530)은 차광막 패턴(520)을 충분히 커버하도록 형성될 수 있으며, 제2 트렌치(514)는 포토 다이오드(418) 상부에 형성될 수 있다.
도 55를 참조하면, 제3 층간 절연막(510) 및 캐핑막 패턴(530) 상에 제2 트렌치(514)를 충분히 채우도록 도파로 재료막(540)을 형성한다. 예를 들면, 도파로 재료막(540)은 실리콘 질화물을 포함하도록 형성될 수 있다.
도파로 재료막(540) 중에서 제2 트렌치(514)를 채우는 부분은 도파로(542)를 형성할 수 있다. 도파로(542)는 입사된 빛을 포토 다이오드(418)에 효율적으로 집광할 수 있다.
이후, 도파로 재료막(540) 상에 평탄화막(550)을 형성할 수 있다.
도 56을 참조하면, 포토 다이오드(418) 상부의 평탄화막(550) 상에 각 화소에 대응하는 컬러 필터(560)를 형성한다.
컬러 필터(560)는 적색, 녹색, 또는 청색의 안료가 함유된 유기막을 형성하고, 상기 유기막을 패터닝하여 형성할 수 있다.
도 57을 참조하면, 평탄화막(550) 및 컬러 필터(560) 상부에 렌즈 재료막(572)을 형성한다. 예를 들면, 렌즈 재료막(572)은 유기막 또는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물과 같은 무기막을 포함할 수 있다.
이후, 렌즈 재료막(572) 상부의 각 화소에 대응하는 영역에 레지스트막(580)을 형성한다.
도 58을 참조하면, 레지스트막(580)의 형상이 전사되도록 렌즈 재료막(572)을 식각하여 렌즈(570)를 형성한다.
반도체 장치(10) 상부의 렌즈(570)를 통하여 입사한 빛은 컬러 필터(560) 및 도파로(542)를 순차적으로 거쳐 포토 다이오드(418)에 집광될 수 있으며, 이에 따라 전기 에너지로 변환될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 반도체 장치 20: 로직 영역
30: 화소 영역 40: 제어 영역
100: 제1 기판 110: 제3 층간 절연막
120: 제1 식각 저지막 130: 제1 층간 절연막
135: 제1 개구 140: 제3 도전 패턴 구조물
142: 제3 배리어막 패턴 144: 제3 도전 패턴
150: 제1 배리어막 152: 제1 배리어막 패턴
160: 제1 도전막 162: 제1 도전 패턴
170: 제1 도전 패턴 구조물 180: 제1 본딩 절연막 패턴
181: 제1 본딩 절연막 182: 제1 리세스
184: 제1 본딩 절연막 패턴의 상면 190, 191: 제1 접착제층
192: 제1 접착제 패턴 194: 제3 접착제 패턴
200: 제2 기판 210: 제4 층간 절연막
220: 제2 식각 저지막 230: 제2 층간 절연막
240: 제4 도전 패턴 구조물 242: 제4 배리어막 패턴
244: 제4 도전 패턴 252: 제2 배리어막 패턴
262: 제2 도전 패턴 270: 제2 도전 패턴 구조물
280: 제2 본딩 절연막 패턴 290: 제2 접착제층
292: 제2 접착제 패턴 294: 제4 접착제 패턴
300: 제1 기판 310: 제1 웰 영역
312: 제1 소스/드레인 영역 314: 제1 게이트 구조물
316: 제1 소자 분리 영역 320: 제1 절연 박막
322: 제2 절연 박막 330: 제1 층간 절연막
340: 제1 콘택 플러그 342: 제1 배리어막 패턴
344: 제2 배리어막 패턴 346: 제5 배리어막 패턴
348: 제6 배리어막 패턴 352: 제1 도전 패턴
354: 제2 도전 패턴 356: 제5 도전 패턴
358: 제6 도전 패턴 362: 제1 도전 패턴 구조물
364: 제2 도전 패턴 구조물 366: 제5 도전 패턴 구조물
368: 제6 도전 패턴 구조물 370: 제1 본딩 절연막 패턴
380: 제1 접착제 패턴 400: 제2 기판
410: 제2 웰 영역 412: 제2 소스/드레인 영역
414: 제2 게이트 구조물 416: 제2 소자 분리 영역
418: 포토 다이오드 419a: 제1 반도체 영역
419b: 제2 반도체 영역 420: 제3 절연 박막
422: 제4 절연 박막 430: 제2 층간 절연막
440: 제2 콘택 플러그 442: 제3 배리어막 패턴
444: 제4 배리어막 패턴 446: 제7 배리어막 패턴
448: 제8 배리어막 패턴 452: 제3 도전 패턴
454: 제4 도전 패턴 456: 제7 도전 패턴
458: 제8 도전 패턴 462: 제3 도전 패턴 구조물
464: 제4 도전 패턴 구조물 466: 제7 도전 패턴 구조물
468: 제8 도전 패턴 구조물 470: 제2 본딩 절연막 패턴
480: 제2 접착제 패턴 500: 반사 방지막
510: 제3 층간 절연막 512: 제1 트렌치
514: 제2 트렌치 520: 차광막 패턴
530: 캐핑막 패턴 532: 캐핑막
540: 도파로 재료막 542: 도파로
550: 평탄화막 560: 컬러 필터
570: 렌즈 572: 렌즈 재료막
580: 레지스트막
Tr1, Tr2, Tr3, Tr4, Tr5, Tr6, Tr7: 트랜지스터

Claims (10)

  1. 제1 기판 상에 형성된 제1 층간 절연막 상으로 일부가 돌출되는 제1 도전 패턴 구조물을 상기 제1 층간 절연막에 형성하고;
    상기 제1 도전 패턴 구조물의 돌출된 부분을 둘러싸는 제1 본딩 절연막 패턴을 상기 제1 층간 절연막 상에 형성하고;
    상기 제1 본딩 절연막 패턴에 제1 리세스를 형성하고;
    상기 제1 리세스를 채우며 폴리머를 포함하는 제1 접착제 패턴을 형성하고;
    제2 기판 상에 형성된 제2 층간 절연막 상으로 일부가 돌출되는 제2도전 패턴 구조물을 상기 제2 층간 절연막에 형성하고;
    상기 제2 도전 패턴 구조물의 돌출된 부분을 둘러싸는 제2 본딩 절연막 패턴을 상기 제2 층간 절연막 상에 형성하고;
    상기 제2 본딩 절연막 패턴에 제2 리세스를 형성하고;
    상기 제2 리세스를 채우며 폴리머를 포함하는 제2 접착제 패턴을 형성하고; 그리고
    상기 제1 및 제2 접착제 패턴들에 열을 가하여 이들을 용융시킨 상태에서, 상기 제1 및 제2 도전 패턴 구조물들이 서로 접촉하도록 상기 제1 및 제2 기판들을 서로 본딩하는 것을 포함하는 반도체 장치 제조 방법.
  2. 제 1 항에 있어서, 상기 제1 리세스는 상기 제1 도전 패턴 구조물로부터 이격되도록 형성되며, 상기 제2 리세스는 상기 제2 도전 패턴 구조물로부터 이격되도록 형성되는 반도체 장치 제조 방법.
  3. 제 2 항에 있어서, 상기 제1 리세스는 상기 제1 도전 패턴 구조물로부터 서로 다른 거리만큼 이격되도록 복수 개로 형성되며, 상기 제2 리세스는 상기 제2 도전 패턴 구조물로부터 서로 다른 거리만큼 이격되도록 복수 개로 형성되는 반도체 장치 제조 방법.
  4. 제 1 항에 있어서, 상기 제1 본딩 절연막 패턴은 상면이 상기 제1 도전 패턴 구조물을 향해 점차 낮아져 상기 제1 도전 패턴 구조물의 측벽이 부분적으로 노출되며, 상기 제2 본딩 절연막 패턴은 상면이 상기 제2 도전 패턴 구조물을 향해 점차 낮아져 상기 제2 도전 패턴 구조물의 측벽이 부분적으로 노출되는 반도체 장치 제조 방법.
  5. 제 4 항에 있어서, 상기 제1 및 제2 접착제 패턴들 중 적어도 하나는 상기 제1 본딩 절연막 패턴 또는 상기 제2 본딩 절연막 패턴 상으로 돌출되도록 형성되며, 이에 따라 상기 제1 및 제2 기판들을 서로 본딩하는 것은 이들 사이에 빈 공간이 형성되지 않도록 서로 본딩하는 것을 포함하는 반도체 장치 제조 방법.
  6. 제1 기판 상에 형성된 제1 층간 절연막 상으로 일부가 돌출되는 제1 도전 패턴 구조물을 상기 제1 층간 절연막에 형성하고;
    상기 제1 도전 패턴 구조물의 돌출된 부분을 부분적으로 둘러싸는 제1 본딩 절연막 패턴을 상기 제1 층간 절연막 상에 형성하고;
    폴리머를 포함하는 제1 접착제층을 상기 제1 층간 절연막 및 상기 제1 도전 패턴 구조물 상에 형성하고;
    상기 제1 도전 패턴 구조물 상면이 노출될 때까지 상기 제1 접착제층을 평탄화하여 제1 접착제 패턴을 형성하고;
    제2 기판 상에 형성된 제2 층간 절연막 상으로 일부가 돌출되는 제2 도전 패턴 구조물을 상기 제2 층간 절연막 상에 형성하고;
    상기 제2 도전 패턴 구조물의 돌출된 부분을 부분적으로 둘러싸는 제2 본딩 절연막 패턴을 상기 제2 층간 절연막 상에 형성하고;
    폴리머를 포함하는 제2 접착제층을 상기 제2 층간 절연막 및 상기 제2 도전 패턴 구조물 상에 형성하고;
    상기 제2 도전 패턴 구조물 상면이 노출될 때까지 상기 제2 접착제층을 평탄화하여 제2 접착제 패턴을 형성하고; 그리고
    상기 제1 및 제2 접착제 패턴들에 열을 가하여 이들을 용융시킨 상태에서, 상기 제1 및 제2 도전 패턴 구조물들이 서로 접촉하도록 상기 제1 및 제2 기판들을 서로 본딩하는 것을 포함하는 반도체 장치 제조 방법.
  7. 제 6 항에 있어서, 상기 제1 도전 패턴 구조물의 돌출된 부분을 부분적으로 둘러싸는 상기 제1 본딩 절연막 패턴을 상기 제1 층간 절연막 상에 형성하는 것은,
    상기 제1 도전 패턴 구조물 및 상기 제1 층간 절연막 상에 상기 제1 본딩 절연막을 형성하고;
    상기 제1 도전 패턴 구조물의 상면이 노출될 때까지 화학 기계적 연마(CMP) 공정을 수행하여 상기 제1 본딩 절연막을 평탄화하는 것을 포함하되,
    상기 제1 본딩 절연막 패턴의 상면은 상기 제1 도전 패턴 구조물을 향하여 점차 낮아져 상기 제1 도전 패턴 구조물의 돌출된 부분 상부가 외부로 노출되며,
    상기 제2 도전 패턴 구조물의 돌출된 부분을 부분적으로 둘러싸는 상기 제2 본딩 절연막 패턴을 상기 제2 층간 절연막 상에 형성하는 것은,
    상기 제2 도전 패턴 구조물 및 상기 제2 층간 절연막 상에 상기 제2 본딩 절연막을 형성하고;
    상기 제2 도전 패턴 구조물의 상면이 노출될 때까지 화학 기계적 연마(CMP) 공정을 수행하여 상기 제2 본딩 절연막을 평탄화하는 것을 포함하되,
    상기 제2 본딩 절연막 패턴의 상면은 상기 제2 도전 패턴 구조물을 향하여 점차 낮아져 상기 제2 도전 패턴 구조물의 돌출된 부분 상부가 외부로 노출되는 반도체 장치 제조 방법.
  8. 제 6 항에 있어서, 상기 제1 층간 절연막 상으로 일부가 돌출되는 상기 제1 도전 패턴 구조물을 상기 제1 층간 절연막에 형성하는 것은,
    상기 제1 층간 절연막을 관통하여 상기 제1 기판의 상면을 노출시키는 제1 개구를 형성하고;
    상기 노출된 제1 기판의 상면, 상기 제1 개구의 측벽 및 상기 제1 층간 절연막 상에 제1 배리어막을 형성하고;
    상기 제1 배리어막 상에 상기 제1 개구의 나머지 부분을 채우는 제1 도전막을 형성하고; 그리고
    상기 제1 층간 절연막의 상면이 노출될 때까지 화학 기계적 연마(CMP) 공정을 수행하여 상기 제1 도전막 및 상기 제1 배리어막을 평탄화하여 각각 제1 도전 패턴 및 제1 배리어막 패턴을 형성하는 것을 포함하며,
    상기 제2 층간 절연막 상으로 일부가 돌출되는 상기 제2 도전 패턴 구조물을 상기 제2 층간 절연막에 형성하는 것은,
    상기 제2 층간 절연막을 관통하여 상기 제2 기판의 상면을 노출시키는 제2 개구를 형성하고;
    상기 노출된 제2 기판의 상면, 상기 제2 개구의 측벽 및 상기 제2 층간 절연막 상에 제2 배리어막을 형성하고;
    상기 제2 배리어막 상에 상기 제2 개구의 나머지 부분을 채우는 제2 도전막을 형성하고; 그리고
    상기 제2 층간 절연막의 상면이 노출될 때까지 화학 기계적 연마(CMP) 공정을 수행하여 상기 제2 도전막 및 상기 제2 배리어막을 평탄화하여 각각 제2 도전 패턴 및 제2 배리어막 패턴을 형성하는 것을 포함하는 반도체 장치 제조 방법.
  9. 제 8 항에 있어서, 상기 제1 배리어막 패턴의 상면은 상기 제1 도전 패턴의 상면보다 낮게 형성되고, 상기 제2 배리어막 패턴의 상면은 상기 제2 도전 패턴의 상면보다 낮게 형성되는 반도체 장치 제조 방법.
  10. 제 9 항에 있어서, 상기 제1 접착제 패턴은 상기 제1 도전 패턴의 측벽과 접촉하면서 상기 제1 배리어막 패턴과 수직적으로 오버랩되도록 형성되고, 상기 제2 접착제 패턴은 상기 제2 도전 패턴의 측벽과 접촉하면서 상기 제2 배리어막 패턴과 수직적으로 오버랩되도록 형성되는 반도체 장치 제조 방법.
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