KR102661959B1 - 반도체 장치 및 이를 포함하는 반도체 패키지 - Google Patents

반도체 장치 및 이를 포함하는 반도체 패키지 Download PDF

Info

Publication number
KR102661959B1
KR102661959B1 KR1020180113157A KR20180113157A KR102661959B1 KR 102661959 B1 KR102661959 B1 KR 102661959B1 KR 1020180113157 A KR1020180113157 A KR 1020180113157A KR 20180113157 A KR20180113157 A KR 20180113157A KR 102661959 B1 KR102661959 B1 KR 102661959B1
Authority
KR
South Korea
Prior art keywords
insulating film
pad
film
buffer
pad connection
Prior art date
Application number
KR1020180113157A
Other languages
English (en)
Other versions
KR20200034078A (ko
Inventor
최주일
강필규
김회철
나훈주
박재형
손성민
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020180113157A priority Critical patent/KR102661959B1/ko
Priority to US16/404,841 priority patent/US11152317B2/en
Priority to CN201910835996.0A priority patent/CN110931443A/zh
Publication of KR20200034078A publication Critical patent/KR20200034078A/ko
Priority to US17/501,133 priority patent/US20220068852A1/en
Application granted granted Critical
Publication of KR102661959B1 publication Critical patent/KR102661959B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H01L23/4924—Bases or plates or solder therefor characterised by the materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L24/38—Structure, shape, material or disposition of the strap connectors prior to the connecting process of a plurality of strap connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14618—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02373—Layout of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/024—Material of the insulating layers therebetween
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/0361—Physical or chemical etching
    • H01L2224/03614—Physical or chemical etching by chemical means only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/0361—Physical or chemical etching
    • H01L2224/03616—Chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/038—Post-treatment of the bonding area
    • H01L2224/0383—Reworking, e.g. shaping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/05111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05181—Tantalum [Ta] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05184—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05563—Only on parts of the surface of the internal layer
    • H01L2224/05564—Only on the bonding interface of the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05575—Plural external layers
    • H01L2224/0558—Plural external layers being stacked
    • H01L2224/05584—Four-layer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/05611—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1418—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/14181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/2902—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73257—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80801—Soldering or alloying
    • H01L2224/8082—Diffusion bonding
    • H01L2224/8083—Solid-solid interdiffusion
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81007—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a permanent auxiliary member being left in the finished device, e.g. aids for holding or protecting the bump connector during or after the bonding process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83909—Post-treatment of the layer connector or bonding area
    • H01L2224/83951—Forming additional members, e.g. for reinforcing, fillet sealant
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H01L27/14621—Colour filter arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14625—Optical elements or arrangements associated with the device
    • H01L27/14627—Microlenses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1464—Back illuminated imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16151—Cap comprising an aperture, e.g. for pressure control, encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명의 실시예에 따른 반도체 장치는 제 1 절연막 상에 배치된 제 1 버퍼 절연막, 상기 제 1 버퍼 절연막 상에 차례로 배치된 제 2 절연막 및 제 2 버퍼 절연막, 상기 제 2 버퍼 절연막과 상기 제 1 버퍼 절연막은 서로 접촉하고, 및 상기 상기 제 1 버퍼 절연막 및 상기 제 2 버퍼 절연막을 관통하는 패드 연결 구조체를 포함하되, 상기 패드 연결 구조체는 구리 및 주석을 포함할 수 있다.

Description

반도체 장치 및 이를 포함하는 반도체 패키지{Semiconductor device and semiconductor package including the same}
본 발명은 반도체 장치 및 이를 포함하는 반도체 패키지에 관한 것으로, 더욱 상세하게는 신뢰성이 개선된 반도체 장치 및 이를 포함하는 반도체 패키지에 관한 것이다.
반도체 장치는 소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 많은 전자 산업에서 사용되고 있다. 반도체 장치는 데이터들을 저장하는 기억 소자, 데이터를 연산처리하는 논리 소자, 및 다양한 기능을 동시에 수행할 수 있는 하이브리드(hybrid) 소자 등을 포함할 수 있다.
전자 산업이 고도로 발전함에 따라, 반도체 장치의 고집적화에 대한 요구가 점점 심화되고 있다. 또한, 전자 산업의 발전에 의하여 반도체 장치의 고속화에 대한 요구도 점점 심화되고 있다. 이러한 반도체 장치의 고집적화 및/또는 고속화에 대한 요구들을 충족시키기 위하여 다양한 연구들이 수행되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 보다 개선된 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 신뢰성이 보다 개선된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 반도체 장치는 제 1 절연막 상에 배치된 제 1 버퍼 절연막, 상기 제 1 버퍼 절연막 상에 차례로 배치된 제 2 절연막 및 제 2 버퍼 절연막, 상기 제 2 버퍼 절연막과 상기 제 1 버퍼 절연막은 서로 접촉하고, 상기 상기 제 1 버퍼 절연막 및 상기 제 2 버퍼 절연막을 관통하는 패드 연결 구조체를 포함하되, 상기 패드 연결 구조체는 구리 및 주석을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 제 1 절연막, 상기 제 1 절연막 상의 제 2 절연막 및 상기 제 1 절연막과 상기 제 2 절연막 사이의 패드 연결부를 포함하되, 상기 패드 연결부는 중심부 및 상기 중심부를 감싸는 외각부를 포함하되, 상기 패드 연결부의 결정입도는 상기 외각부에서 상기 중심부로 갈수록 커질 수 있다.
본 발명의 실시예에 따른 반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 배치되며, 제 1 반도체층, 상기 제 1 반도체층의 제 1 면 상에 차례로 적층된 제 1 버퍼 절연막을 포함하는 제 1 반도체 칩, 상기 제 1 반도체 칩 상에 배치되며, 제 2 반도체층, 상기 제 2 반도체층의 제 1 면 상에 적층된 제 2 버퍼 절연막을 포함하는 제 2 반도체 칩, 상기 제 2 버퍼 절연막은 상기 제 1 버퍼 절연막과 접촉하고, 및 상기 제 1 버퍼 절연막 및 상기 제 2 층간 절연막을 관통하는 제 1 패드 연결 구조체를 포함하되, 상기 제 1 패드 연결 구조체는 구리 및 주석을 포함할 수 있다.
본 발명의 실시예에 따르면, 열처리 공정으로 인한 구리 주석 화합물로 이루어진 패드 연결부의 부피 수축으로 인해, 버퍼 절연막들 사이의 틈을 제거할 수 있다. 이에 따라, 버퍼 절연막들 간의 접합력을 늘릴 수 있어, 반도체 장치의 수율이 향상될 수 있다.
본 발명의 실시예에 따르면, 주석을 포함하는 연결 금속 패드가 구리를 포함하는 연결 금속 패드와 연결 베리어막 사이에 형성되어, 구리를 포함하는 연결 금속 패드와 주석을 포함하는 연결 금속 패드가 결합하여 형성된 패드 연결부와 연결 금속 베리어막 사이에 갈바닉 부식(galvanic corrosion)을 억제할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 나타낸 단면도이다.
도 2는 도 1에 도시된 패드 연결부를 확대한 도면이다.
도 3은 도 2의 A를 확대한 도면이다.
도 4는 본 발명의 실시예에 따른 반도체 장치를 나타낸 단면도이다.
도 5는 도 4에 도시된 패드 연결부를 확대한 도면이다.
도 6은 본 발명의 실시예에 따른 반도체 장치를 포함하는 반도체 패키지를 나타낸 단면도이다.
도 7은 도 6의 B를 확대한 도면이다.
도 8은 도 7의 C를 확대한 도면이다.
도 9a 내지 도 9e는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 나타낸 단면도들이다.
도 10a 내지 도 10c는 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 단면도들이다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 나타낸 단면도이다. 도 2는 도 1에 도시된 패드 연결부를 확대한 도면이다. 도 3은 도 2의 A를 확대한 도면이다.
도 1을 참조하면, 제 1 패드(120)가 제 1 절연막(110) 내에 형성된 제 1 트렌치(T1) 내에 배치될 수 있다. 제 1 패드(120)는 제 1 금속 패드(121) 및 제 1 금속 베리어막(123)을 포함할 수 있다. 제 1 금속 패드(121)는 제 1 트렌치(T1) 내에 배치될 수 있고, 제 1 금속 베리어막(123)은 제 1 트렌치(T1) 내에서 제 1 금속 패드(121)와 제 1 절연막(110) 사이에 개재될 수 있다. 제 1 금속 패드(121)는 서로 대향하는 제 1 면(121a) 및 제 2 면(121b)을 포함할 수 있다. 제 1 금속 패드(121)의 제 1 면(121a)은 제 1 절연막(110)에 노출될 수 있고, 제 1 금속 패드(121)의 측벽들 및 제 2 면(121b)은 제 1 절연막(110) 내에 배치될 수 있다. 제 1 금속 패드(121)의 제 1 면(121a)은 제 1 절연막(110)의 일면(110a)과 공면을 가질 수 있다. 제 1 금속 베리어막(123)은 제 1 금속 패드(121)의 측벽들 및 제 2 면(121b)을 감쌀 수 있다. 제 1 금속 베리어막(123)은 제 1 금속 패드(121)의 제 1 면(121a) 및 제 1 절연막(110)의 일면(110a)을 노출할 수 있다. 제 1 절연막(110)은 예를 들어, PETOS막, 또는 실리콘 산화막을 포함할 수 있다. 제 1 금속 패드(121)는 구리(Cu), 알루미늄(Al), 니켈(Ni), 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다. 제 1 금속 베리어막(123)은 예를 들어, 티타늄 또는 탄탈륨을 포함할 수 있다.
제 2 절연막(130)이 제 1 절연막(110) 상에 배치될 수 있다. 제 2 패드(140)는 제 2 절연막(130) 내에 형성된 제 2 트렌치(T2) 내에 배치될 수 있다. 제 2 패드(140)는 제 2 금속 패드(141) 및 제 2 금속 베리어막(145)을 포함할 수 있다. 제 2 금속 패드(141)는 제 2 트렌치(T2) 내에 배치될 수 있고, 제 2 금속 베리어막(145)은 제 2 트렌치(T2) 내에서 제 2 금속 패드(141)와 제 2 절연막(130) 사이에 개재될 수 있다. 제 2 금속 패드(141)는 서로 대향하는 제 1 면(141a) 및 제 2 면(141b)을 포함할 수 있다. 제 2 금속 패드(141)의 제 1 면(141a)은 제 2 절연막(130)에 노출될 수 있고, 제 2 금속 패드(41)의 측벽들 및 제 2 면(141b)은 제 2 절연막(130) 내에 배치될 수 있다. 제 2 금속 패드(141)의 제 1 면(141a)은 제 2 절연막(130)의 일면(130a)과 공면을 가질 수 있다. 제 2 금속 베리어막(145)은 제 1 금속 패드(121)의 측벽들 및 제 2 면(121b)을 감쌀 수 있다. 제 2 금속 베리어막(145)은 제 2 금속 패드(141)의 제 1 면(141a) 및 제 2 절연막(130)의 일면(130a)을 노출할 수 있다. 제 2 절연막(130)은 예를 들어, PETOS막, 또는 실리콘 산화막을 포함할 수 있다. 제 2 금속 패드(141)는 구리(Cu), 알루미늄(Al), 니켈(Ni), 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다. 제 2 금속 베리어막(145)은 예를 들어, 티타늄 또는 탄탈륨을 포함할 수 있다.
제 1 버퍼 절연막(150), 제 3 절연막(160), 및 제 2 버퍼 절연막(170)이 제 1 절연막(110)의 일면(110a) 상에 차례로 배치될 수 있다. 제 1 버퍼 절연막(150)은 제 1 절연막(110)에 의해 노출된 제 1 패드(120)의 일면(110a)을 덮을 수 있다. 제 1 버퍼 절연막(150)은 예를 들어, 실리콘 질화막 또는 실리콘 탄화 질화막을 포함할 수 있다. 제 3 절연막(160)이 제 1 버퍼 절연막(150) 상에 배치될 수 있다. 제 3 절연막(160)은 제 1 버퍼 절연막(150)의 일면을 덮을 수 있다. 제 3 절연막(160)은 예를 들어, PETOS막, 또는 실리콘 산화막을 포함할 수 있다. 제 2 버퍼 절연막(170)은 제 3 절연막(160) 상에 배치될 수 있다. 제 2 버퍼 절연막(170)은 예를 들어, 실리콘 질화막 또는 실리콘 탄화 질화막을 포함할 수 있다.
제 3 버퍼 절연막(180), 제 4 절연막(190), 및 제 4 버퍼 절연막(200)이 제 2 절연막(130)의 일면(130a) 상에 차례로 배치될 수 있다. 제 3 버퍼 절연막(180)은 제 2 절연막(130)에 의해 노출된 제 2 패드(140)의 일면(140a)을 덮을 수 있다. 제 3 버퍼 절연막(180)은 예를 들어, 실리콘 질화막 또는 실리콘 탄화 질화막을 포함할 수 있다. 제 4 절연막(190)이 제 3 버퍼 절연막(180) 상에 배치될 수 있다. 제 4 절연막(190)은 제 3 버퍼 절연막(180)의 일면을 덮을 수 있다. 제 4 절연막(190)은 예를 들어, PETOS막, 또는 실리콘 산화막을 포함할 수 있다. 제 4 버퍼 절연막(200)은 제 4 절연막(190) 상에 배치될 수 있다. 제 4 버퍼 절연막(200)과 제 2 버퍼 절연막(170)은 서로 접촉할 수 있다. 제 4 버퍼 절연막(200)은 예를 들어, 실리콘 질화막 또는 실리콘 탄화 질화막을 포함할 수 있다.
연결 구조체(ICS)가 제 1 절연막(110) 및 제 2 절연막(130) 사이에 배치될 수 있다. 예를 들어, 연결 구조체(ICS)는 제 1 절연막(110) 내에 배치된 제 1 패드(120)와 제 2 절연막(130) 내에 배치된 제 2 패드(140) 사이에 배치될 수 있다. 연결 구조체(ICS)는 제 1 버퍼 절연막(150), 제 3 절연막(160), 제 2 버퍼 절연막(170), 제 3 버퍼 절연막(180), 제 4 절연막(190), 및 제 4 버퍼 절연막(200)을 관통할 수 있다. 연결 구조체(ICS)는 제 1 금속 패드(121)의 제 1 면(121a) 및 제 2 금속 패드(141)의 제 1 면(141a)과 접촉할 수 있다. 연결 구조체(ICS)를 통해 제 1 패드(120) 및 제 2 패드(140)가 서로 전기적으로 연결될 수 있다. 연결 구조체(ICS)는 예를 들어, 정육각형 또는 사각형일 수 있다.
연결 구조체(ICS)는 패드 연결부(210) 및 연결 금속 베리어막(220)을 포함할 수 있다. 연결 금속 베리어막(220)은 패드 연결부(210)를 감쌀 수 있다. 연결 금속 베리어막(220)은 제 1 금속 패드(121) 및 제 2 금속 패드(141)와 접촉할 수 있다. 연결 금속 베리어막(220)은 예를 들어, 티타늄 또는 탄탈륨을 포함할 수 있다. 일 예로, 연결 금속 베리어막(220)은 확산 방지막일 수 있다. 도 2를 같이 참조하면, 패드 연결부(210)는 제 1 부분(P1) 및 제 2 부분(P2)을 포함할 수 있다. 제 1 부분(P1)은 제 3 절연막(160) 및 제 2 버퍼 절연막(170)을 관통할 수 있고, 제 2 부분(P2)은 제 4 절연막(190) 및 제 4 버퍼 절연막(200)을 관통할 수 있다. 일 예에 있어서, 제 1 부분(P1)과 제 2 부분(P2)은 대칭선(L)에 대하여 선대칭을 이룰 수 있다. 패드 연결부(210)은 예를 들어, 구리(Cu) 및 주석(Sn)을 포함할 수 있다. 일 예로, 패드 연결부(210)의 격자 구조는 FCC(Face-Centered Cubic) 구조 및 Tetragonal 구조가 혼재될 수 있다. 다른 예로, 패드 연결부(210)의 격자 구조는 FCC(Face-Centered Cubic) 구조 및 Diamond Cubic 구조가 혼재될 수 있다.
패드 연결부(210)는 중심부(CP), 중심부(CP)를 둘러싸는 제 1 중간부(IP1), 제 1 중간부(IP1)를 둘러싸는 제 2 중간부(IP2), 및 제 2 중간부(IP2)를 둘러싸는 외각부(OP)를 포함할 수 있다. 외각부(OP)는 연결 금속 베리어막(220)에 의해 둘러싸일 수 있다. 본 발명의 실시예에 있어서, 패드 연결부(210)의 구리 함유량은 외각부(OP)에서 중심부(CP)로 갈수록 커질 수 있고, 패드 연결부(210)의 주석 함유량은 외각부(OP)에서 중심부(CP)로 갈수록 작아질 수 있다. 이 경우, 패드 연결부(210)의 외각부(OP)는 구리를 포함할 수 있고, 패드 연결부(210)의 중심부(CP)는 주석(Sn)을 포함할 수 있다. 예를 들어, 중심부(CP)의 구리 함유량은 중심부(CP)의 주석 함유량보다 클 수 있다. 제 1 중간부(IP1)의 구리 함유량은 제 1 중간부(IP1)의 주석 함유량보다 크되, 제 1 중간부(IP1)의 구리 함유량은 중심부(CP)의 구리 함유량보다 작고, 제 1 중간부(IP1)의 주석(Sn) 함유량은 중심부(CP)의 주석(Sn) 함유량보다 클 수 있다. 제 1 중간부(IP1)은 예를 들어, Cu3Sn일 수 있다. 제 2 중간부(IP2)의 주석 함유량은 제 2 중간부(IP2)의 구리 함유량보다 크되, 제 2 중간부(IP2)의 구리 함유량은 제 1 중간부(IP1)의 구리 함유량보다 작고, 제 2 중간부(IP2)의 주석 함유량은 제 1 중간부(IP1)의 주석 함유량보다 클 수 있다. 제 2 중간부(IP2)는 예를 들어, Cu6Sn5일 수 있다. 외각부(OP)의 주석 함유량은 외각부(OP)의 구리 함유량보다 크되, 외각부(OP)의 구리 함유량은 제 2 중간부(IP2)의 구리 함유량보다 작고, 외각부(OP)의 주석 함유량은 제 2 중간부(IP2)의 주석 함유량보다 클 수 있다.
본 발명의 실시예에 있어서, 도 3을 같이 참조하면, 패드 연결부(210)의 결정 입도(grain size)는 외각부(OP)에서 중심부(CP)로 갈수록 커질 수 있다. 예를 들어, 중심부(CP)의 결정 입도(GS1)는 제 1 중간부(IP1)의 결정 입도(GS2)보다 클 수 있고(GS1>GS2), 제 1 중간부(IP1)의 결정 입도(GS2)는 제 2 중간부(IP2)의 결정 입도(GS3)보다 클 수 있다(GS2>GS3). 제 2 중간부(IP2)의 결정 입도(GS3)는 외각부(OP)의 결정 입도(GS4)보다 클 수 있다(GS3>GS4). 즉, 외각부(OP)의 결정 입도(GS4)는 중심부(CP), 제 1 중간부(IP1), 및 제 2 중간부(IP2)의 결정 입도들(GS1, GS2, GS3) 보다 가장 작을 수 있다. 중심부(CP)의 결정 입도(GS1)는 제 1 중간부(IP1), 제 2 중간부(IP2), 및 외각부(OP)의 결정 입도들(GS2, GS3, GS4) 보다 작을 수 있다.클 수 있다.
도 4는 본 발명의 실시예에 따른 반도체 장치를 나타낸 단면도이다. 도 5는 도 4에 도시된 패드 연결부를 확대한 도면이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 장치에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 4 및 도 5를 같이 참조하면, 패드 연결부(210)의 제 1 부분(P1) 및 패드 연결부(210)의 제 2 부분(P2)은 서로 반대 방향으로 시프트될 수 있다. 예를 들어, 제 1 부분(P1)는 제 1 방향(X)으로 시프트될 수 있고, 제 2 부분(P2)은 제 1 방향(X)의 반대 방향인 제 2 방향(Y)으로 시프트될 수 있다. 이에 따라, 패드 연결부(210)의 대칭선(L) 상에 위치하는 제 1 부분(P1)의 중심점(C1)은 패드 연결부(210)의 중심점(C)으로부터 제 1 방향(X)으로 일정 거리로 이동할 수 있고, 패드 연결부(210)의 대칭선(L) 상에 위치하는 제 2 부분(P2)의 중심점(C2)은 패드 연결부(210)의 중심점(C)으로부터 제 2 방향(Y)으로 일정 거리로 이동할 수 있다. 패드 연결부(210)의 중심점(C)은 제 1 부분(P1)의 중심점(C1)과 제 2 부분(P2)의 중심점(C2) 사이에 배치될 수 있다.
제 1 연결 금속 베리어막(220a)은 제 1 부분(P1)의 일면(S1)과 측벽들을 감싸도록 배치될 수 있다. 제 2 버퍼 절연막(170)의 일면과 공면을 가지는 제 1 연결 금속 베리어막(220a)의 일단부의 일면(ES1)은 제 2 부분(P2)과 접촉할 수 있고, 제 2 버퍼 절연막(170)의 일면과 공면을 가지는 제 1 연결 금속 베리어막(220a)의 타단부의 일면(ES2)는 제 4 버퍼 절연막(200)과 접촉할 수 있다. 제 2 연결 금속 베리어막(220b)은 제 2 부분(P2)의 일면(S2)과 측벽들을 감싸도록 배치될 수 있다. 제 4 절연막(400)의 일면과 공면을 가지는 제 2 연결 금속 베리어막(220b)의 일단부의 일면(ES3)은 제 2 버퍼 절연막(170)과 접촉할 수 있고, 제 4 절연막(400)의 일면과 공면을 가지는 제 2 연결 금속 베리어막(220b)의 타단부의 일면(ES4)은 제 1 부분(P1)과 접촉할 수 있다.
도 6은 본 발명의 실시예에 따른 반도체 장치를 포함하는 반도체 패키지를 나타낸 단면도이다. 도 7은 도 6의 B를 확대한 도면이다. 도 8은 도 7의 C를 확대한 도면이다.
도 6을 참조하면, 제 1 반도체 칩(600)이 패키지 기판(500) 상에 배치될 수 있다. 패키지 기판(500)은 제 1 본딩 패드들(510) 및 범프들(520)을 포함할 수 있다. 제 1 본딩 패드들(510)은 패키지 기판(500)의 상면 상에 배치될 수 있다. 제 1 본딩 패드들(510)은 예를 들어, 도전 물질을 포함할 수 있다. 범프들(520)이 패키지 기판(500)의 상면에 대향하는 하면 상에 배치될 수 있다. 범프들(520)은 제 1 본딩 패드들(510)과 전기적으로 연결될 수 있다. 범프들(520)은 예를 들어, 솔더볼들 또는 필라들을 포함할 수 있다.
제 1 반도체 칩(600)은 접착막(601)에 의해 패키지 기판(500)의 상면 상에 부착될 수 있다. 즉, 접착막(601)은 제 1 반도체 칩(600)과 패키지 기판(500) 사이에 개재될 수 있다. 접착막(601)은 예를 들어, 절연성 폴리머를 포함할 수 있다. 제 1 반도체 칩(600)은 예를 들어, 메모리 칩(디램(DRAM), SRAM, MRAM, 또는 플래시 메모리)일 수 있다. 제 1 반도체 칩(600)은 제 1 반도체층(611) 및 제 1 배선 구조체(620)를 포함할 수 있다. 제 1 반도체층(611)은 반도체 물질을 포함할 수 있다. 제 1 반도체층(611)의 제 1 면(611a) 상에 트랜지스터의 일부(예를 들어, 게이트 전극들) 및/또는 수동 소자들이 배치될 수 있다.
제 1 배선 구조체(620)가 제 1 반도체층(611)의 제 1 면(611a) 상에 배치될 수 있다. 도 7을 같이 참조하면, 제 1 배선 구조체(620)는 제 1 버퍼 절연막(621), 제 1 층간 절연막(622), 제 2 버퍼 절연막(623), 제 2 층간 절연막(624), 제 3 버퍼 절연막(625), 및 제 1 패드들(626)을 포함할 수 있다. 제 1 버퍼 절연막(621)은 제 1 반도체층(611)의 제 1 면(611a) 상에 배치될 수 있다. 제 1 버퍼 절연막(621)은 예를 들어, 실리콘 질화막 또는 실리콘 탄화 질화막을 포함할 수 있다. 제 1 층간 절연막(622)이 제 1 버퍼 절연막(621)의 상면 상에 배치될 수 있다. 제 1 층간 절연막(622)은 예를 들어, PETOS막 또는 실리콘 산화막을 포함할 수 있다. 제 2 버퍼 절연막(623)은 제 2 층간 절연막(624)의 상면 상에 배치될 수 있다. 제 2 버퍼 절연막(623)은 예를 들어, 실리콘 질화막 또는 실리콘 탄화 질화막을 포함할 수 있다. 제 2 층간 절연막(624)은 제 2 버퍼 절연막(623)의 상면 상에 배치될 수 있다. 제 2 층간 절연막(624)은 예를 들어, PETOS막 또는 실리콘 산화막을 포함할 수 있다. 제 3 버퍼 절연막(625)이 제 2 층간 절연막(624)의 상면 상에 배치될 수 있다. 제 3 버퍼 절연막(625)는 예를 들어, 실리콘 질화막 또는 실리콘 탄화 질화막을 포함할 수 있다.
제 1 패드들(626)이 제 1 버퍼 절연막(621) 및 제 1 층간 절연막(622) 내에 배치될 수 있다. 예를 들어, 제 1 패드들(626) 각각은 제 1 버퍼 절연막(621) 및 제 1 층간 절연막(622)을 관통하는 제 1 트렌치(TH1) 내에 배치될 수 있다. 제 1 패드(626)는 제 1 금속 패드(627) 및 제 1 금속 베리어막(629)을 포함할 수 있다. 제 1 금속 베리어막(629)는 제 1 트렌치(TH1)의 바닥면 및 측벽들 상에 배치될 수 있다. 제 1 금속 베리어막(629)은 제 1 반도체층(611)의 제 1 면(611a)과 접촉할 수 있다. 제 1 금속 패드(627)는 제 1 트렌치(TH1) 내에 배치될 수 있다. 제 1 금속 패드(627)의 제 1 면(627a)은 제 1 층간 절연막(622)의 일면과 공면을 가질 수 있다. 제 1 금속 베리어막(629)는 제 1 금속 패드(627)의 측벽들 및 제 1 면(627a)과 대향하는 제 2 면을 감쌀 수 있다. 제 1 금속 베리어막(629)은 티타늄(Ti) 또는 탄탈륨(Ta)을 포함할 수 있다. 제 1 금속 패드(627)는 예를 들어, 구리(Cu), 알루미늄(Al), 니켈(Ni), 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다.
제 2 반도체 칩(710)이 제 1 배선 구조체(620) 상에 배치될 수 있다. 제 2 반도체 칩(710)은 제 2 반도체층(711), 제 2 배선 구조체(715), 및 제 3 배선 구조체(810)를 포함할 수 있다. 제 2 배선 구조체(715)는 제 2 반도체층(711)과 제 1 배선 구조체(620) 사이에 배치될 수 있다. 제 2 반도체층(711)은 예를 들어, 반도체 물질을 포함할 수 있다. 제 2 배선 구조체(715)가 제 2 반도체층(711)의 제 1 면(711a) 상에 배치될 수 있다. 제 2 배선 구조체(715)는 제 2 패드(721), 제 3 패드(722), 제 4 패드들(723), 제 4 층간 절연막(724), 제 3 버퍼 절연막(726), 제 5 층간 절연막(727), 제 4 버퍼 절연막(728), 제 6 층간 절연막(729), 제 5 버퍼 절연막(730), 제 7 층간 절연막(731), 제 6 버퍼 절연막(732), 제 1 비아들(733), 및 제 2 비아들(734)를 포함할 수 있다. 제 4 층간 절연막(724), 제 3 버퍼 절연막(726), 제 5 층간 절연막(727), 제 4 버퍼 절연막(728), 제 6 층간 절연막(729), 제 5 버퍼 절연막(730), 제 7 층간 절연막(731), 및 제 6 버퍼 절연막(732)이 제 2 반도체층(711)의 제 1 면(711a) 상에 차례로 배치될 수 있다. 제 6 버퍼 절연막(732)은 제 3 버퍼 절연막(625)과 접촉할 수 있다. 제 3 내지 제 6 버퍼 절연막들(726, 728, 730, 732)은 예를 들어, 실리콘 질화막 또는 실리콘 탄화 질화막을 포함할 수 있다. 제 4 내지 제 7 층간 절연막들(724, 727, 729, 731)은 예를 들어, 실리콘 산화막 또는 PETEOS막을 포함할 수 있다.
제 2 패드(721)가 제 2 반도체층(711)의 제 1 면(711a) 상에 배치될 수 있다. 제 2 패드(721)는 제 4 층간 절연막(724)에 의해 덮일 수 있다. 제 2 패드(721)는 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 및 탄탈륨(Ta) 중 적어도 하나를 포함할 수 있다. 제 1 비아들(733)이 제 4 층간 절연막(724) 내에 배치될 수 있다. 제 1 비아들(733)은 제 2 패드(721)와 접촉할 수 있다. 제 1 비아들(733)은 예를 들어, 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 및 탄탈륨(Ta) 중 적어도 하나를 포함할 수 있다. 제 3 패드들(722)가 제 5 층간 절연막(727) 내에 배치될 수 있다. 제 3 패드들(722)은 제 1 비아들(733)과 접촉할 수 있다. 제 3 패드들(722)는 예를 들어, 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 및 탄탈륨(Ta) 중 적어도 하나를 포함할 수 있다. 제 2 비아들(734)이 제 5 층간 절연막(727) 내에 배치될 수 있다. 제 2 비아들(734)은 제 3 패드들(722)와 접촉할 수 있다. 제 2 비아들(734)은 예를 들어, 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 및 탄탈륨(Ta) 중 적어도 하나를 포함할 수 있다.
제 4 패드들(723)이 제 4 버퍼 절연막(728) 및 제 6 층간 절연막(729) 내에 배치될 수 있다. 예를 들어, 제 4 패드들(723) 각각은 제 4 버퍼 절연막(728) 및 제 6 층간 절연막(729)을 관통하는 제 2 트렌치(TH2) 내에 배치될 수 있다. 제 4 패드(723)는 제 2 금속 베리어막(723a) 및 제 2 금속 패드(723b)를 포함할 수 있다. 제 2 금속 베리어막(723a)은 제 2 트렌치(TH2)의 바닥면 및 측벽들 상에 배치될 수 있다. 제 2 금속 베리어막(723a)은 제 2 비아들(734) 각각과 접촉할 수 있다. 제 2 금속 패드(723b)는 제 2 금속 베리어막(723a)의 상면을 덮고, 제 2 트렌치(TH2) 내에 배치될 수 있다. 제 2 금속 패드(723b)의 제 1 면(723c)는 제 6 층간 절연막(729)의 일면과 공면을 가질 수 있다. 제 2 금속 베리어막(623a)는 제 2 금속 패드(723b)의 측벽들 및 제 1 면(723c)에 대향하는 제 2 면을 감쌀 수 있다. 제 2 금속 베리어막(623a)은 티타늄(Ti) 또는 탄탈륨(Ta)을 포함할 수 있다. 제 2 금속 패드(723b)는 예를 들어, 구리(Cu), 알루미늄(Al), 니켈(Ni), 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다.
제 1 연결 구조체들(ICS1)이 제 1 배선 구조체(620) 및 제 2 배선 구조체(715) 내에 배치될 수 있다. 예를 들어, 제 1 연결 구조체들(ICS1) 각각은 제 1 패드들(626) 각각과 제 4 패드들(723) 각각 사이에 배치될 수 있다. 제 1 연결 구조체(ICS1)는 제 1 금속 패드(627)의 제 1 면(627a)과 제 2 금속 패드(723b)의 제 1 면(723c)과 접촉할 수 있다. 제 1 연결 구조체(ICS1)는 제 5 버퍼 절연막(730), 제 7 층간 절연막(731), 제 6 버퍼 절연막(732), 제 2 버퍼 절연막(623), 제 2 층간 절연막(624), 및 제 3 버퍼 절연막(625)을 관통할 수 있다. 제 1 연결 구조체(ICS1)는 제 1 패드 연결부(740) 및 제 1 연결 금속 베리어막(750)을 포함할 수 있다. 제 1 연결 금속 베리어막(750)은 제 1 패드 연결부(740)를 감쌀 수 있다. 제 1 패드 연결부(740)는 도 1 및 도 2에 도시된 패드 연결부(210)에 해당할 수 있고, 제 1 연결 금속 베리어막(750)은 도 1 및 도 2에 도시된 연결 금속 베리어막(220)에 해당할 수 있다. 제 1 패드 연결부(740)는 예를 들어, 구리(Cu) 및 주석(Sn)을 포함할 수 있다. 제 1 연결 금속 베리어막(750)은 예를 들어, 티타늄 또는 탄탈륨을 포함할 수 있다.
몰딩막(650)이 패키지 기판(500) 상에 배치될 수 있다. 몰딩막(650)은 제 1 반도체층(611)의 측벽들, 접착막(601)의 측벽들, 및 제 1 배선 구조체(620)의 측벽들을 감쌀 수 있다. 몰딩막(650)는 제 2 배선 구조체(715)의 일면과 접촉할 수 있다. 예를 들어, 몰딩막(650)은 제 2 배선 구조체(715)의 제 6 버퍼 절연막(732)과 접촉할 수 있다. 몰딩막(650)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다.
도 8을 같이 참조하면, 제 2 반도체층(711)의 제 2 면(711b) 상에 제 3 배선 구조체(810)이 배치될 수 있다. 제 2 반도체층(711)의 제 2 면(711b)는 제 2 반도체층(711)의 제 1 면(711a)에 대향할 수 있다. 집적 소자들(미도시)이 제 2 반도체층(711)의 제 2 면(711b) 상에 배치될 수 있다. 예를 들어, 트랜지스터(미도시)의 게이트 전극(미도시)이 제 2 반도체층(711)의 제 2 면(711b) 상에 배치될 수 있다. 트랜지스터의 게이트 전극은 제 3 배선 구조체(810)에 의해 덮일 수 있다.
제 3 배선 구조체(810)는 제 8 내지 제 11 층간 절연막들(821, 823, 825, 827), 제 7 내지 제 10 버퍼 절연막들(822, 824, 826, 828), 제 1 관통 비아(829), 제 3 비아(831), 제 5 및 제 6 패드들(830, 840)을 포함할 수 있다. 제 8 층간 절연막(821), 제 7 버퍼 절연막(822), 제 8 버퍼 절연막(824), 제 10 층간 절연막(825), 제 9 버퍼 절연막(826), 제 11 층간 절연막(827), 및 제 10 버퍼 절연막(828)이 제 2 반도체층(711)의 제 2 면(711b) 상에 차례로 배치될 수 있다. 제 8 내지 제 11 층간 절연막들(821, 823, 825, 827)은 예를 들어, 실리콘 산화막 또는 PETOS막을 포함할 수 있다. 제 7 내지 제 10 버퍼 절연막들(822, 824, 826, 828)은 예를 들어, 실리콘 질화막 또는 실리콘 탄화 질화막을 포함할 수 있다.
제 1 관통 비아(829)가 제 8 층간 절연막(821), 제 2 반도체층(711)을 관통할 수 있다. 제 1 관통 비아(829)는 제 5 패드(830) 및 제 2 패드(721) 사이를 연결할 수 있다. 제 1 관통 비아(829)는 예를 들어, 도전 물질을 포함할 수 있다. 제 5 패드(830)가 제 9 층간 절연막(823) 내에 배치될 수 있다. 제 5 패드(830)는 제 7 버퍼 절연막(822)를 관통하여 제 1 관통 비아(289)와 접촉할 수 있다. 제 5 패드(830)는 예를 들어, 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 및 탄탈륨(Ta) 중 적어도 하나를 포함할 수 있다. 제 3 비아(831)이 제 9 층간 절연막(823) 내에 배치될 수 있다. 제 3 비아(831)는 제 5 패드(830)와 접촉할 수 있다. 제 3 비아(831)는 예를 들어, 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 및 탄탈륨(Ta) 중 적어도 하나를 포함할 수 있다.
제 6 패드들(840)이 제 8 버퍼 절연막(824) 및 제 10 층간 절연막(825) 내에 배치될 수 있다. 예를 들어, 제 6 패드들(840) 각각은 제 8 버퍼 절연막(824) 및 제 10 층간 절연막(825)을 관통하는 제 3 트렌치(TH3) 내에 배치될 수 있다. 제 6 패드(840)는 제 3 금속 패드(843) 및 제 3 금속 베리어막(845)를 포함할 수 있다. 제 3 금속 베리어막(845)은 제 3 트렌치(TH3)의 바닥면 및 측벽들 상에 배치될 수 있다. 제 3 금속 베리어막(845)은 제 3 비아들(831) 각각과 접촉할 수 있다. 제 3 금속 패드(843)는 제 3 금속 베리어막(845)의 상면을 덮고, 제 3 트렌치(TH3) 내에 배치될 수 있다. 제 3 금속 패드(843)의 제 1 면(843a)는 제 10 층간 절연막(825)의 일면과 공면을 가질 수 있다. 제 3 금속 베리어막(845)는 제 3 금속 패드(843)의 측벽들 및 제 1 면(843a)에 대향하는 제 2 면을 감쌀 수 있다. 제 3 금속 베리어막(845)은 티타늄(Ti) 또는 탄탈륨(Ta)을 포함할 수 있다. 제 3 금속 패드(843)는 예를 들어, 구리(Cu), 알루미늄(Al), 니켈(Ni), 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다.
제 3 반도체 칩(900)이 제 2 반도체 칩(710) 상에 배치될 수 있다. 제 3 반도체 칩(900)은 제 4 배선 구조체(910) 및 제 3 반도체층(930)을 포함할 수 있다. 제 3 반도체 칩(900)은 예를 들어, 이미지 센서 칩일 수 있다. 제 4 배선 구조체(910)는 제 3 반도체층(930)과 제 3 배선 구조체(810) 사이에 배치될 수 있다. 제 4 배선 구조체(910)는 제 3 반도체층(930)의 제 1 면(930a) 상에 배치될 수 있다. 제 4 배선 구조체(910)는 제 12 내지 제 15 층간 절연막들(911, 913, 915, 917), 제 11 내지 제 14 버퍼 절연막들(912, 914, 916, 918), 제 4 비아(920), 및 제 7 및 제 8 패드들(919, 931)을 포함할 수 있다. 제 12 층간 절연막(911), 제 11 버퍼 절연막(812), 제 13 층간 절연막(913), 제 12 버퍼 절연막(914), 제 14 층간 절연막(915), 제 12 버퍼 절연막(914), 제 15 층간 절연막(917), 및 제 14 버퍼 절연막(918)이 제 2 반도체 칩(930)의 제 1 면(930a) 상에 차례로 배치될 수 있다. 제 14 버퍼 절연막(918) 및 제 10 버퍼 절연막(828)은 서로 접촉할 수 있다. 제 12 내지 제 15 층간 절연막들(911, 913, 915, 917)은 예를 들어, 실리콘 산화막 또는 PETOS막을 포함할 수 있다. 제 11 내지 제 14 버퍼 절연막들(912, 914, 916, 918)은 예를 들어, 실리콘 질화막 또는 실리콘 탄화 질화막을 포함할 수 있다.
제 7 패드(919)가 제 13 층간 절연막(913) 내에 배치될 수 있다. 제 7 패드(919)는 제 11 버퍼 절연막(912)를 관통하여 제 4 비아(920)와 접촉할 수 있다. 제 7 패드(919)는 예를 들어, 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 및 탄탈륨(Ta) 중 적어도 하나를 포함할 수 있다. 제 4 비아(920)가 제 13 층간 절연막(913) 내에 배치될 수 있다. 제 4 비아(920)는 예를 들어, 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 및 탄탈륨(Ta) 중 적어도 하나를 포함할 수 있다. 제 8 패드들(938)이 제 12 버퍼 절연막(914) 및 제 14 층간 절연막(915) 내에 배치될 수 있다. 예를 들어, 제 8 패드들(938) 각각은 제 12 버퍼 절연막(914) 및 제 14 층간 절연막(915)을 관통하는 제 4 트렌치(TH4) 내에 배치될 수 있다. 제 8 패드(938)는 제 4 금속 패드(933) 및 제 4 금속 베리어막(935)를 포함할 수 있다. 제 4 금속 베리어막(935)은 제 4 트렌치(TH4)의 바닥면 및 측벽들 상에 배치될 수 있다. 제 4 금속 베리어막(935)은 제 4 비아들(920) 각각과 접촉할 수 있다. 제 4 금속 패드(933)는 제 4 금속 베리어막(935)의 상면을 덮고, 제 4 트렌치(TH4) 내에 배치될 수 있다. 제 4 금속 패드(933)의 제 1 면(933a)는 제 14 층간 절연막(915)의 일면과 공면을 가질 수 있다. 제 4 금속 베리어막(935)는 제 4 금속 패드(933)의 측벽들 및 제 1 면(933a)에 대향하는 제 2 면을 감쌀 수 있다. 제 4 금속 베리어막(935)은 티타늄(Ti) 또는 탄탈륨(Ta)을 포함할 수 있다. 제 4 금속 패드(933)는 예를 들어, 구리(Cu), 알루미늄(Al), 니켈(Ni), 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다.
제 2 연결 구조체들(ICS2)이 제 3 배선 구조체(810) 및 제 4 배선 구조체(910) 내에 배치될 수 있다. 예를 들어, 제 2 연결 구조체들(ICS2) 각각은 제 6 패드들(840) 각각과 제 8 패드들(938) 각각 사이에 배치될 수 있다. 제 2 연결 구조체(ICS2)는 제 3 금속 패드(843)의 제 1 면(843a)과 제 4 금속 패드(933)의 제 1 면(933a)과 접촉할 수 있다. 제 2 연결 구조체(ICS2)는 제 13 버퍼 절연막(916), 제 15 층간 절연막(917), 제 14 버퍼 절연막(918), 제 10 버퍼 절연막(828), 제 11 층간 절연막(827), 및 제 9 버퍼 절연막(826)을 관통할 수 있다. 제 2 연결 구조체(ICS2)는 제 2 패드 연결부(940) 및 제 2 연결 금속 베리어막(950)을 포함할 수 있다. 제 2 연결 금속 베리어막(950)은 제 2 패드 연결부(940)를 감쌀 수 있다. 제 2 패드 연결부(940)는 도 1 및 도 2에 도시된 패드 연결부(210)에 해당할 수 있고, 제 2 연결 금속 베리어막(950)은 도 1 및 도 2에 도시된 연결 금속 베리어막(220)에 해당할 수 있다. 제 2 패드 연결부(940)는 예를 들어, 구리(Cu) 및 주석(Sn)을 포함할 수 있다. 제 2 연결 금속 베리어막(950)은 예를 들어, 티타늄 또는 탄탈륨을 포함할 수 있다.
트랜지스터들(미도시)의 일부가 제 3 반도체층(930)의 제 1 면(930a) 상에 배치될 수 있다. 예를 들어, 트랜지스터들의 게이트 전극들이 제 3 반도체층(930)의 제 1 면(930a) 상에 배치될 수 있다. 광전 변환 소자들(PD)이 제 3 반도체층(930) 내에는 배치될 수 있다. 광전 변환 소자들(PD)은 제 3 반도체층(930)의 도전형과 다른 도전형을 가질 수 있다. 제 3 반도체층(930)은 반도체 물질을 포함할 수 있다. 제 2 관통 비아(941)가 제 3 반도체층(930) 내에 배치될 수 있다. 제 2 관통 비아(941)는 제 3 반도체층(930)을 관통하여 제 7 패드(919)와 접촉할 수 있다. 제 2 관통 비아(941)은 예를 들어, 도전 물질을 포함할 수 있다. 컬러 필터들(CF)이 제 3 반도체층(930)의 제 1 면(930a)에 대향하는 제 2 면(930b) 상에 배치될 수 있다. 컬러 필터들(CF)은 광전 변환 소자들(PD)과 대응되게 배치될 수 있다. 마이크로 렌즈들(MR)이 컬러 필터들(CF) 상에 배치될 수 있다. 마이크로 렌즈들(MR)은 컬러 필터들(CF)과 대응되게 배치될 수 있다. 제 2 본딩 패드들(942)이 제 3 반도체층(930)의 제 2 면(930b) 상에 배치될 수 있다. 제 2 본딩 패드들(942)은 일정 간격으로 이격되어 제 3 반도체층(930)의 둘레에 배치될 수 있다. 본딩 와이어들(943)이 제 1 본딩 패드들(510)과 제 2 본딩 패드들(942) 사이에 배치될 수 있다. 본딩 와이어들(943)은 제 2 반도체 칩(710)과 패키지 기판(500) 사이를 전기적으로 연결할 수 있다.
홀더(980)가 패키지 기판(500) 상에 제공되어, 렌즈(982)를 지지할 수 있다. 홀더(980)는 엔지니어링 플라스틱을 포함할 수 있다. 렌즈(982)는 홀더(980) 상에 배치되며, 제 3 반도체 칩(900)과 이격되어 마주할 수 있다. 렌즈(982)는 유리와 같은 투명물질을 포함하여, 빛을 투과시킬 수 있다.
도 9a 내지 도 9e는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 나타낸 단면도들이다.
도 9a를 참조하면, 제 1 패드(120)가 제 1 절연막(110) 내에 형성될 수 있다. 제 1 패드(120)를 형성하는 것은, 제 1 절연막(110) 내에 제 1 트렌치(T1)를 형성하는 것, 제 1 트렌치(T1)의 바닥면, 측벽들, 및 제 1 절연막(110)의 상면을 덮는 제 1 베리어막(미도시)을 형성하는 것, 제 1 베리어막을 덮고 제 1 트렌치(T1)를 채우는 제 1 금속막(미도시)을 형성하는 것, 및 평탄화 공정을 수행하여 제 1 절연막(110)의 상면이 노출되도록 제 1 금속막 및 제 1 베리어막을 연마하는 것을 포함할 수 있다. 제 1 패드(120)는 제 1 금속 베리어막(123) 및 제 1 금속 패드(121)를 포함할 수 있다. 제 1 금속 베리어막(123)은 제 1 트렌치(T1)의 측벽들 및 바닥면을 컨포말하게 덮을 수 있다. 제 1 금속 패드(121)는 제 1 트렌치(T1)를 완전히 채울 수 있다.
제 1 버퍼 절연막(150), 제 3 절연막(160), 및 제 2 버퍼 절연막(170)이 제 1 절연막(110) 상에 차례로 형성될 수 있다. 제 1 버퍼 절연막(150)은 제 1 절연막(110)의 상면 및 제 1 패드(120)의 상면을 덮을 수 있다. 제 3 절연막(160)은 제 1 버퍼 절연막(150)의 상면을 덮을 수 있고, 제 2 버퍼 절연막(170)은 제 3 절연막(160)의 상면을 덮을 수 있다.
도 9b를 참조하면, 제 3 트렌치(T3)가 제 1 버퍼 절연막(150), 제 3 절연막(160), 및 제 2 버퍼 절연막(170) 내에 형성될 수 있다. 제 3 트렌치(T3)는 제 1 패드(120)의 상면이 노출되도록 제 2 버퍼 절연막(170), 제 3 절연막(160), 및 제 1 버퍼 절연막(150)을 패터닝하여 형성될 수 있다. 제 3 트렌치(T3)의 폭은 제 1 트렌치(T1)의 폭보다 작게 형성될 수 있다.
제 2 베리어막(301), 제 2 금속막(303), 및 제 3 금속막(305)이 제 3 트렌치(T3) 내에 형성될 수 있다. 제 2 베리어막(301)은 제 3 트렌치(T3)의 바닥면, 측벽들, 및 제 2 버퍼 절연막(170)의 상면을 컨포말하게 덮을 수 있다. 제 2 금속막(303)은 제 2 베리어막(301)의 상면을 컨포말하게 덮을 수 있다. 제 3 금속막(305)은 제 2 금속막(303)을 덮고, 제 3 트렌치(T3)를 채울 수 있다. 제 2 금속막(303) 및 제 3 금속막(305)은 도금 공정을 수행하여 형성될 수 있다. 제 2 베리어막(301)은 예를 들어, 티타늄 또는 탄탈륨을 포함할 수 있다. 제 2 금속막(303)은 예를 들어, 주석(Sn)을 포함할 수 있다. 제 3 금속막(305)은 예를 들어, 구리(Cu), 알루미늄(Al), 니켈(Ni), 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다.
도 9c를 참조하면, 제 3 금속막(305)을 식각하여 제 1 본딩 금속 패드(311)가 형성될 수 있다. 제 1 본딩 금속 패드(311)는 제 3 금속막(305)에 평탄화 공정을 수행하여 제 2 금속막(303)의 상면이 노출되도록 식각하여 형성될 수 있다. 제 2 금속막(303)은 식각 정지막으로 사용될 수 있다. 평탄화 공정은 화학적 기계적 연마 공정 또는 습식 식각 공정이 수행될 수 있다. 습식 식각으로 평탄화 공정을 수행할 경우, 불산(HF)을 사용할 수 있다.
제 2 금속막(303)을 연마하여 제 2 본딩 금속 패드(312)가 형성될 수 있다. 제 2 본딩 금속 패드(312)는 제 2 베리어막(301)의 상면이 노출되도록 제 2 금속막(303)을 연마하여 형성될 수 있다. 이 경우, 제 2 금속막(303)을 연마할 때 사용되는 연마제는 제 1 본딩 금속 패드(311)에 대해 식각 선택성을 가질 수 있다. 제 2 본딩 금속 패드(312)와 인접하는 제 1 본딩 금속 패드(311)의 가장자리 상면은 식각될 수 있고, 제 2 본딩 금속 패드(312)와 멀리 배치된 제 1 본딩 금속 패드(311)의 중심부의 상면은 식각되지 않을 수 있다. 이에 따라, 제 1 본딩 금속 패드(311)는 돌출된 곡면을 가질 수 있다. 연마 공정은 예를 들어, 화학적 기계적 연마 공정으로 수행될 수 있다.
제 2 베리어막(301)을 연마하여 제 1 연결 베리어막(313)이 형성될 수 있다. 제 1 연결 베리어막(313)은 제 2 버퍼 절연막(170)의 상면이 노출되도록 제 2 베리어막(301)을 연마하여 형성될 수 있다. 이 경우, 제 2 베리어막(301)을 연마할 때 사용되는 연마제는 제 1 본딩 금속 패드(311) 및 제 2 본딩 금속 패드(312)에 대해 식각 선택성을 가질 수 있다. 연마 공정은 예를 들어, 화학적 기계적 연마 공정으로 수행될 수 있다. 제 1 연결 베리어막(313)는 제 1 금속 패드(121)의 상면과 접촉할 수 있다. 제 1 연결 베리어막(313)이 형성됨으로써, 제 1 패드 구조체(1000)가 형성될 수 있다.
도 9d를 참조하면, 앞서 제조 방법과 동일한 방법으로 제 2 패드 구조체(2000)를 형성할 수 있다. 제 2 트렌치(T2)가 제 2 절연막(130) 내에 형성될 수 있고, 제 2 트렌치(T2) 내에 제 2 금속 베리어막(145) 및 제 2 금속 패드(141)를 형성할 수 있다. 제 2 금속 베리어막(145)은 제 2 트렌치(T2)의 바닥면 및 측벽들을 컨포말하게 덮을 수 있다. 제 2 금속 패드(141)는 제 2 금속 베리어막(145)을 덮고, 제 2 트렌치(T2)를 채울 수 있다. 제 3 버퍼 절연막(180), 제 4 절연막(190), 및 제 4 버퍼 절연막(200)이 제 2 절연막(130)의 상면 상에 차례로 형성될 수 있다. 제 4 트렌치(T4)가 제 4 버퍼 절연막(200), 제 4 절연막(190), 및 제 3 버퍼 절연막(180)을 패터닝하여 형성될 수 있다. 제 4 트렌치(T4)는 제 2 금속 패드(141)의 상면을 노출할 수 있다. 제 4 트렌치(T4)의 폭은 제 2 트렌치(T2)의 폭보다 작게 형성될 수 있다.
제 1 연결 베리어막(316), 제 4 본딩 금속 패드(315), 제 3 본딩 금속 패드(314)가 제 4 트렌치(T4) 내에 차례로 형성될 수 있다. 제 1 연결 베리어막(316)는 제 4 트렌치(T4)의 측벽들 및 바닥면을 컨포말하게 덮을 수 있다. 제 1 연결 베리어막(316)는 제 2 금속 패드(141)의 상면과 접촉할 수 있다. 제 1 연결 베리어막(316)은 제 4 버퍼 절연막(200)의 상면을 노출할 수 있다. 제 1 연결 베리어막(316)은 예를 들어, 티타늄 또는 탄탈륨을 포함할 수 있다. 제 4 본딩 금속 패드(315)는 제 1 연결 베리어막(316)의 상면을 컨포말하게 덮을 수 있다. 제 4 본딩 금속 패드(315)는 제 4 버퍼 절연막(200)의 상면을 노출할 수 있다. 제 4 본딩 금속 패드(315)은 예를 들어, 주석(Sn)을 포함할 수 있다. 제 3 본딩 금속 패드(314)는 제 4 본딩 금속 패드(315)의 상면을 덮고, 제 4 트렌치(T4)를 채울 수 있다. 제 3 본딩 금속 패드(314)는 제 4 버퍼 절연막(200)의 상면을 노출할 수 있다. 제 3 본딩 금속 패드(314)의 상면은 돌출된 곡면을 가질 수 있다. 제 3 본딩 금속 패드(314)는 구리(Cu), 알루미늄(Al), 니켈(Ni), 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다.
도 9e를 참조하면, 제 1 패드 구조체(1000) 상에 제 2 패드 구조체(2000)를 적층할 수 있다. 예를 들어, 제 1 패드 구조체(1000)의 제 1 및 제 2 본딩 금속 패드들(311, 312), 및 제 1 연결 베리어막(313) 상에 제 2 패드 구조체(2000)의 제 3 및 제 4 본딩 금속 패드들(314, 315), 및 제 1 연결 베리어막(316)이 배치될 수 있다. 제 1 연결 베리어막(313)과 제 1 연결 베리어막(316)은 서로 대칭되게 배치될 수 있고, 제 2 본딩 금속 패드(312)와 제 4 본딩 금속 패드(315)는 서로 대칭되게 배치될 수 있다. 제 1 본딩 금속 패드(311)과 제 3 본딩 금속 패드(314)는 서로 대칭되게 배치될 수 있다. 제 1 본딩 금속 패드(311)의 상면과 제 3 본딩 금속 패드(314)의 상면은 서로 볼록한 곡면을 가지고 있어, 이들이 서로 접합될 때, 제 2 버퍼 절연막(170)과 제 4 버퍼 절연막(200) 사이에 틈(G)이 형성될 수 있다. 즉, 제 2 버퍼 절연막(170)과 제 4 버퍼 절연막(200)은 서로 이격될 수 있다.
다시 도 1 및 도 2를 참조하면, 서로 적층된 제 1 패드 구조체(1000) 및 제 2 패드 구조체(2000)에 열처리 공정을 수행할 수 있다. 열처리 공정으로 인해, 제 1 연결 베리어막(313) 및 제 1 연결 베리어막(316)이 결합되어 연결 금속 베리어막(220)이 형성될 수 있다. 열처리 공정으로 인해, 제 1 본딩 금속 패드(311), 제 2 본딩 금속 패드(312), 제 3 본딩 금속 패드(314), 및 제 4 본딩 금속 패드(315)가 결합되어, 패드 연결부(210)가 형성될 수 있다. 열처리 공정은 250도 내지 350도에서 수행될 수 있다. 연결 금속 베리어막(220)은 패드 연결부(210)을 감쌀 수 있다. 패드 연결부(210)는 제 1 내지 제 4 본딩 금속 패드들(311, 312, 313, 314)이 서로 결합되어 형성된 금속간 화합물(Inter Metallic Compound, IMC)일 수 있다. 제 1 및 제 3 본딩 금속 패드들(311, 314)이 구리일 경우, 구리의 격자 구조는 FCC일 수 있다. 제 2 및 제 4 본딩 금속 패드들(312, 314)이 주석일 경우, 주석의 격자 구조는 Tetragonal 구조 또는 Diamond Cubic 구조일 수 있다. 열처리 공정으로 인해 구리의 원자는 주석의 격자 구조 내로 침입할 수 있고, 주석의 원자는 구리의 격자 구조 내로 침입하면서 구리의 격자 구조 및 주석의 격자 구조가 서로 안정적으로 재배치될 수 있다. 이에 따라, 구리와 주석이 결합된 패드 연결부(210)의 부피는 열처리 공정 전의 제 1 본딩 금속 패드(311)의 부피, 제 2 본딩 금속 패드(312)의 부피, 제 3 본딩 금속 패드(314)의 부피, 및 제 4 본딩 금속 패드(315)의 부피의 합보다 작아질 수 있다. 패드 연결부(210)의 부피가 작아짐에 따라, 제 2 버퍼 절연막(170)과 제 4 버퍼 절연막(200) 사이의 틈(G)이 제거되어, 제 2 버퍼 절연막(170)과 제 4 버퍼 절연막(200)은 서로 접촉할 수 있다.
본 발명의 실시예에 따르면, 열처리 공정으로 인해 구리 주석 화합물로 이루어진 패드 연결부(210)의 부피 수축으로 인해, 제 2 버퍼 절연막(170)과 제 4 버퍼 절연막(200) 간의 틈(G)이 제거되어, 접합력을 늘릴 수 있어, 반도체 장치의 수율이 향상될 수 있다.
본 발명의 실시예에 따르면, 제 2 및 제 4 연결 금속 패드들(312, 315)을 구리를 포함하는 제 1 및 제 3 연결 금속 패드들(311, 314)과 제 1 및 제 2 연결 베리어막들(313, 316) 사이에 형성하여, 패드 연결부(210)와 연결 금속 베리어막(220) 사이에 갈바닉 부식(galvanic corrosion)을 억제할 수 있다.
도 10a 내지 도 10c는 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 단면도들이다.
도 10a를 참조하면, 제 2 반도체 칩(710) 및 제 2 반도체 칩(900)을 준비할 수 있다. 제 2 반도체 칩(710)은 제 2 반도체층(711) 및 제 3 배선 구조체(810)를 포함할 수 있다. 제 3 배선 구조체(810)는 제 2 반도체층(711)의 제 1 면(711a)에 대향하는 제 2 면(711b) 상에 형성될 수 있다. 제 3 배선 구조체(810)는 제 8 내지 제 11 층간 절연막들(821, 823, 825, 827), 제 7 내지 제 10 버퍼 절연막들(822, 824, 826, 828), 제 1 관통 비아(829), 제 3 비아(831), 제 5 및 제 6 패드들(830, 840), 제 1 연결 베리어막(2), 제 1 본딩 금속 패드(4), 및 제 2 본딩 금속 패드(6)을 포함할 수 있다. 제 8 층간 절연막(821)이 제 2 반도체층(711)의 제 2 면(711b) 상에 배치될 수 있다. 제 1 관통 비아(829)는 제 8 층간 절연막(821)과 제 2 반도체층(711)의 일부가 관통되게 형성될 수 있다. 제 7 버퍼 절연막(822) 및 제 9 층간 절연막(823)이 제 8 층간 절연막(821) 상에 차례로 형성될 수 있다. 제 5 패드(830) 및 제 3 비아(831)가 제 7 버퍼 절연막(822) 및 제 9 층간 절연막(823) 내에 형성될 수 있다. 제 5 패드(830)는 제 1 관통 비아(829)와 접촉하게 형성될 수 있고, 제 3 비아(831)는 제 5 패드(830)과 접촉하게 형성될 수 있다.
제 8 버퍼 절연막(824) 및 제 10 층간 절연막(825)이 제 9 층간 절연막(823) 상에 차례로 형성될 수 있다. 제 6 패드(840)가 제 8 버퍼 절연막(824) 및 제 10 층간 절연막(825)을 관통하여 형성될 수 있다. 제 6 패드(840)는 제 3 비아(831)과 접촉하게 형성될 수 있다. 제 9 버퍼 절연막(826), 제 11 층간 절연막(827), 및 제 10 버퍼 절연막(828)이 제 10 층간 절연막(825) 상에 차례로 형성될 수 있다. 제 1 트렌치(T1)가 제 9 버퍼 절연막(826), 제 11 층간 절연막(827), 및 제 10 버퍼 절연막(828)을 패터닝하여 형성될 수 있다. 제 1 트렌치(T1)는 제 6 패드(840)를 노출할 수 있다. 제 1 연결 베리어막(2), 제 1 본딩 금속 패드(4), 및 제 2 본딩 금속 패드(6)가 제 1 트렌치(T1) 내에 형성될 수 있다. 제 1 연결 베리어막(2), 제 1 본딩 금속 패드(4) 및 제 2 본딩 금속 패드(6)는 제 1 트렌치(T1) 내에 제 1 금속막(미도시), 제 2 금속막(미도시), 및 제 3 금속막(미도시)을 차례로 형성한 후, 평탄화 공정을 수행하여 형성될 수 있다. 평탄화 공정으로 인해, 제 2 본딩 금속 패드(6)의 상면은 볼록한 곡면을 가질 수 있다. 제 1 연결 베리어막(2)은 예를 들어, 티타늄(Ti) 또는 탄탈륨(Ta)을 포함할 수 있다. 제 1 본딩 금속 패드(4)는 예를 들어, 주석(Sn)을 포함할 수 있다. 제 2 본딩 금속 패드(6)는 예를 들어, 구리(Cu), 알루미늄(Al), 니켈(Ni), 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다.
제 3 반도체 칩(900)은 제 3 반도체층(930) 및 제 4 배선 구조체(910)를 포함할 수 있다. 광전 변환 소자들(PD)이 제 3 반도체층(930) 내에 배치될 수 있다. 광전 변환 소자들(PD)은 제 3 반도체층(930) 내에 이온 주입 공정으로 불순물을 도핑하여 형성될 수 있다. 컬러 필터들(CF)이 제 3 반도체층(930)의 제 2 면(930b) 상에 형성될 수 있고, 마이크로 렌즈들(MR)이 컬러 필터들(CF) 상에 형성될 수 있다. 제 2 본딩 패드들(942)이 제 3 반도체층(930)의 제 2 면(930b) 상에 형성될 수 있다. 캐리어 접착층(960)이 제 3 반도체층(930)의 제 2 면(930b) 상에 형성될 수 있다. 캐리어 접착층(960)은 컬러 필터들(CF) 및 마이크로 렌즈들(MR)을 덮을 수 있다. 캐리어 기판(970)이 캐리어 접착층(960) 상에 형성될 수 있다.
제 4 배선 구조체(910)가 제 3 반도체층(930)의 제 1 면(930a) 상에 형성될 수 있다. 제 4 배선 구조체(910)는 제 12 내지 제 15 층간 절연막들(911, 913, 915, 917), 제 11 내지 제 14 버퍼 절연막들(912, 914, 916, 918), 제 4 비아(920), 제 7 및 제 8 패드들(919, 938), 제 2 연결 베리어막(12), 제 3 본딩 금속 패드(14), 및 제 4 본딩 금속 패드(16)를 포함할 수 있다. 제 12 층간 절연막(911)이 제 3 반도체층(930)의 제 1 면(930a) 상에 형성될 수 있다. 제 2 관통 비아(941)이 제 3 반도체층(930) 및 제 12 층간 절연막(911) 내에 형성될 수 있다. 제 2 관통 비아(941)는 제 2 본딩 패드들 각각(942)과 접촉할 수 있다. 제 11 버퍼 절연막(912) 및 제 13 층간 절연막(913)이 제 12 층간 절연막(911) 상에 형성될 수 있다. 제 7 패드(919)가 제 11 버퍼 절연막(912) 및 제 13 층간 절연막(913) 내에 형성될 수 있다. 제 7 패드(919)는 제 2 관통 비아(941)와 접촉할 수 있다. 제 4 비아(920)가 제 13 층간 절연막(913) 내에 형성될 수 있다. 제 4 비아(290)는 제 7 패드(919)와 접촉할 수 있다.
제 12 버퍼 절연막(914) 및 제 14 층간 절연막(915)이 제 13 층간 절연막(913) 상에 형성될 수 있다. 제 8 패드(938)가 제 12 버퍼 절연막(914) 및 제 14 층간 절연막(915)을 관통하며 형성될 수 있다. 제 8 패드(938)는 제 4 비아(920)와 접촉할 수 있다. 제 13 버퍼 절연막(916), 제 15 층간 절연막(917), 및 제 14 버퍼 절연막(918)이 제 14 층간 절연막(915) 상에 형성될 수 있다. 제 2 트렌치(T2)가 제 13 버퍼 절연막(916), 제 15 층간 절연막(917), 및 제 14 버퍼 절연막(918)을 패터닝하여 형성될 수 있다. 제 2 트렌치(T2)는 제 8 패드(938)를 노출할 수 있다. 제 2 연결 베리어막(12), 제 3 본딩 금속 패드(14), 및 제 4 본딩 금속 패드(16)가 제 2 트렌치(T2) 내에 형성될 수 있다. 제 2 연결 베리어막(12), 제 3 본딩 금속 패드(14), 및 제 4 본딩 금속 패드(16)는 제 2 트렌치(T2) 내에 제 4 금속막(미도시), 제 5 금속막(미도시), 및 제 6 금속막(미도시)을 차례로 형성한 후, 평탄화 공정을 수행하여 형성될 수 있다. 평탄화 공정으로 인해, 제 4 본딩 금속 패드(16)의 상면은 볼록한 곡면을 가질 수 있다. 제 2 연결 베리어막(12)은 예를 들어, 티타늄(Ti) 또는 탄탈륨(Ta)을 포함할 수 있다. 제 3 본딩 금속 패드(14)는 예를 들어, 주석(Sn)을 포함할 수 있다. 제 4 본딩 금속 패드(16)는 예를 들어, 구리(Cu), 알루미늄(Al), 니켈(Ni), 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다.
도 10b를 참조하면, 제 2 반도체 칩(710)과 제 3 반도체 칩(900)을 서로 결합할 수 있다. 예를 들어, 제 2 반도체 칩(710)과 제 3 반도체 칩(900)을 결합하는 것은 제 2 반도체 칩(710)의 제 1 연결 베리어막(2), 제 1 본딩 금속 패드(4), 및 제 2 본딩 금속 패드(6)를 제 3 반도체 칩(900)의 제 2 연결 베리어막(12), 제 3 본딩 금속 패드(14), 및 제 4 본딩 금속 패드(16) 상에 배치시키는 것, 및 열처리 공정으로 제 1 및 제 2 연결 베리어막들(2, 12) 및 제 1 내지 제 4 본딩 금속 패드들(4, 6, 14, 16)을 결합하여 제 2 연결 구조체(ICS2)를 형성하는 것을 포함할 수 있다. 열처리 공정은 약 250°C 내지 약 350°C에서 수행될 수 있다. 제 2 연결 구조체(ICS2)는 제 2 패드 연결부(940) 및 제 2 연결 금속 베리어막(950)을 포함할 수 있다. 제 10 버퍼 절연막(828)과 제 14 버퍼 절연막(918)은 서로 접촉할 수 있다.
도 10c를 참조하면, 제 2 반도체층(711)의 제 1 면(711a)에 연마 공정을 수행할 수 있다. 연마 공정은 제 1 관통 비아(829)가 노출될 때까지 수행될 수 있다. 이에 따라, 제 2 반도체층(711)의 두께는 감소될 수 있다.
제 2 배선 구조체(715)가 제 2 반도체층(711)의 제 1 면(711a) 상에 형성될 수 있다. 제 2 반도체 칩(710)은 제 2 배선 구조체(715)를 더 포함할 수 있다. 제 2 배선 구조체(715)는 제 2 내지 제 4 패드들(721, 722, 723), 제 4 층간 절연막(724), 제 3 버퍼 절연막(726), 제 5 층간 절연막(727), 제 4 버퍼 절연막(728), 제 6 층간 절연막(729), 제 5 버퍼 절연막(730), 제 7 층간 절연막(731), 제 6 버퍼 절연막(732), 제 1 비아(733), 제 2 비아(734), 제 3 연결 베리어막(22), 제 5 본딩 금속 패드(24), 및 제 6 본딩 금속 패드(26)를 포함할 수 있다. 제 2 패드(721)가 제 2 반도체층(711)의 제 1 면(711a) 상에 형성될 수 있다. 제 2 패드(721)는 제 1 관통 비아(829)와 접촉할 수 있다. 제 4 층간 절연막(724)이 제 2 반도체층(711)의 제 1 면(711a) 상에 형성될 수 있다. 제 4 층간 절연막(724)는 제 2 패드(721)를 덮을 수 있다. 제 1 비아(733)가 제 4 층간 절연막(724) 내에 형성될 수 있다. 제 1 비아(733)는 제 2 패드(721)와 접촉할 수 있다. 제 3 버퍼 절연막(726) 및 제 5 층간 절연막(727)이 제 4 층간 절연막(724) 상에 차례로 형성될 수 있다. 제 3 패드(722)는 제 3 버퍼 절연막(726) 및 제 5 층간 절연막(727) 내에 형성될 수 있고, 제 2 비아(734)는 제 5 층간 절연막(727) 내에 형성되어, 제 3 패드(722)와 접촉할 수 있다. 제 4 버퍼 절연막(728) 및 제 6 층간 절연막(729)이 제 5 층간 절연막(727) 상에 차례로 형성될 수 있다. 제 4 패드(723)가 제 4 버퍼 절연막(728)과 제 6 층간 절연막(729)을 관통하여 형성될 수 있다. 제 4 패드(723)는 제 2 비아(734)과 접촉할 수 있다.
제 5 버퍼 절연막(730), 제 7 층간 절연막(731), 및 제 6 버퍼 절연막(732)가 제 6 층간 절연막(729) 상에 차례로 형성될 수 있다. 제 3 트렌치(T3)가 제 5 버퍼 절연막(730), 제 7 층간 절연막(731), 및 제 6 버퍼 절연막(732)을 패터닝하여 형성될 수 있다. 제 3 트렌치(T3)는 제 4 패드(723)를 노출할 수 있다. 제 3 연결 베리어막(22), 제 5 본딩 금속 패드(24), 및 제 6 본딩 금속 패드(26)가 제 3 트렌치(T3) 내에 형성될 수 있다. 제 3 연결 베리어막(22), 제 5 본딩 금속 패드(24), 및 제 6 본딩 금속 패드(26)는 제 3 트렌치(T3) 내에 제 7 금속막(미도시), 제 8 금속막(미도시), 및 제 9 금속막(미도시)을 차례로 형성한 후, 평탄화 공정을 수행하여 형성될 수 있다. 평탄화 공정으로 인해, 제 6 본딩 금속 패드(26)의 상면은 볼록한 곡면을 가질 수 있다. 제 3 연결 베리어막(22)은 예를 들어, 티타늄(Ti) 또는 탄탈륨(Ta)을 포함할 수 있다. 제 5 본딩 금속 패드(24)는 예를 들어, 주석(Sn)을 포함할 수 있다. 제 6 본딩 금속 패드(26)는 예를 들어, 구리(Cu), 알루미늄(Al), 니켈(Ni), 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다.
제 1 반도체 칩(600)을 준비할 수 있다. 제 1 반도체 칩(600)은 제 1 반도체층(611) 및 제 1 배선 구조체(620)를 포함할 수 있다. 제 1 배선 구조체(620)는 제 1 반도체층(611)의 제 1 면(611a) 상에 형성될 수 있다. 제 1 배선 구조체(620)는 제 1 버퍼 절연막(621), 제 1 층간 절연막(622), 제 2 버퍼 절연막(623), 제 2 층간 절연막(624), 제 3 버퍼 절연막(625), 제 1 패드(626), 제 4 연결 베리어막(32), 제 7 본딩 금속 패드(34), 및 제 8 본딩 금속 패드(36)을 포함할 수 있다. 제 1 버퍼 절연막(621) 및 제 1 층간 절연막(622)이 제 1 반도체층(611)의 제 1 면(611a) 상에 차례로 형성될 수 있다. 제 1 패드(626)가 제 1 버퍼 절연막(621) 및 제 1 층간 절연막(622)을 관통하여 형성될 수 있다. 제 1 패드(626)은 제 1 반도체층(611)의 제 1 면(611a)과 접촉할 수 있다. 제 2 버퍼 절연막(623), 제 2 층간 절연막(624), 및 제 3 버퍼 절연막(625)이 제 1 층간 절연막(622) 상에 차례로 형성될 수 있다. 제 4 트렌치(T4)가 제 2 버퍼 절연막(623), 제 2 층간 절연막(624), 및 제 3 버퍼 절연막(625)을 패터닝하여 형성될 수 있다. 제 4 트렌치(T4)는 제 1 패드(626)를 노출할 수 있다. 제 4 연결 베리어막(32), 제 7 본딩 금속 패드(34), 및 제 8 본딩 금속 패드(36)가 제 4 트렌치(T4) 내에 형성될 수 있다. 제 4 연결 베리어막(32), 제 7 본딩 금속 패드(34), 및 제 8 본딩 금속 패드(36)는 제 4 트렌치(T4) 내에 제 10 금속막(미도시), 제 11 금속막(미도시), 및 제 12 금속막(미도시)을 차례로 형성한 후, 평탄화 공정을 수행하여 형성될 수 있다. 평탄화 공정으로 인해, 제 8 본딩 금속 패드(36)의 상면은 볼록한 곡면을 가질 수 있다. 제 4 연결 베리어막(32)은 예를 들어, 티타늄(Ti) 또는 탄탈륨(Ta)을 포함할 수 있다. 제 7 본딩 금속 패드(34)는 예를 들어, 주석(Sn)을 포함할 수 있다. 제 8 본딩 금속 패드(36)는 예를 들어, 구리(Cu), 알루미늄(Al), 니켈(Ni), 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다.
다시 도 6을 참조하면, 제 2 반도체 칩(710)과 제 1 반도체 칩(600)을 서로 결합할 수 있다. 예를 들어, 제 2 반도체 칩(710)과 제 1 반도체 칩(600)을 결합하는 것은 제 2 반도체 칩(710)의 제 3 연결 베리어막(22), 제 5 본딩 금속 패드(24), 및 제 6 본딩 금속 패드(26)를 제 1 반도체 칩(600)의 제 4 연결 베리어막(32), 제 7 본딩 금속 패드(34), 및 제 8 본딩 금속 패드(36) 상에 배치시키는 것, 및 열처리 공정으로 제 3 및 제 4 연결 금속 베리어막들(22, 32) 및 제 5 내지 제 8 본딩 금속 패드들(24, 26, 34, 36)을 결합하여 제 1 연결 구조체(ICS1)를 형성하는 것을 포함할 수 있다. 열처리 공정은 약 250°C 내지 약 350°C 에서 수행될 수 있다. 제 1 연결 구조체(ICS1)는 제 1 패드 연결부(740) 및 제 1 연결 금속 베리어막(750)을 포함할 수 있다. 제 3 버퍼 절연막(625)과 제 6 버퍼 절연막(732)는 서로 접촉할 수 있다.
제 1 내지 제 3 반도체 칩들(600, 710, 900)이 결합된 칩 구조체를 패키지 기판(500) 상에 실장할 수 있다. 칩 구조체는 제 1 반도체 칩(600)의 제 1 면(611a)에 대향하는 제 2 면 상에 접착막(601)을 제공하고, 접착막(601)에 의해 패키지 기판(500) 상에 실장될 수 있다. 몰딩막(650)이 패키지 기판(500) 상에 형성될 수 있다. 몰딩막(650)은 제 1 반도체 칩(600)의 측벽들을 덮을 수 있다. 패키지 기판(500)은 패키지 기판(500)의 상면 상에 형성된 제 1 본딩 패드들(510), 패키지 기판(500)의 상면에 대향하는 하면 상에 형성된 범프들(520)을 포함할 수 있다. 캐리어 접착층(960)과 캐리어 기판(970)이 제거되어, 마이크로 렌즈들(MR) 및 제 2 본딩 패드들(942)가 노출될 수 있다. 본딩 와이어들(943)이 제 1 본딩 패드들(510)과 제 2 본딩 패드들(942) 사이에 형성될 수 있다. 홀더(980)가 패키지 기판(500) 상에 제공될 수 있다. 홀더(980)는 렌즈(982)를 지지할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 제 1 절연막 상에 배치된 제 1 버퍼 절연막;
    상기 제 1 버퍼 절연막 상에 차례로 배치된 제 2 절연막 및 제 2 버퍼 절연막, 상기 제 2 버퍼 절연막과 상기 제 1 버퍼 절연막은 서로 접촉하고; 및
    상기 제 1 버퍼 절연막 및 상기 제 2 버퍼 절연막을 관통하는 패드 연결 구조체를 포함하되,
    상기 패드 연결 구조체는 구리 및 주석을 포함하고,
    상기 패드 연결 구조체는 패드 연결부 및 상기 패드 연결부를 감싸는 연결 금속 베리어막을 포함하고,
    상기 패드 연결부는:
    중심부;
    상기 중심부를 감싸는 제 1 중간부;
    상기 제 1 중간부를 감싸는 제 2 중간부; 및
    상기 제 2 중간부를 감싸는 외각부를 포함하고,
    상기 외각부의 결정입도는 상기 제 2 중간부의 결정입도보다 작고, 상기 제 2 중간부의 상기 결정입도는 상기 제 1 중간부의 결정입도보다 작고, 상기 제 1 중간부의 상기 결정입도는 상기 중심부의 결정입도 크기보다 작은 반도체 장치.
  2. 제 1 항에 있어서,
    상기 패드 연결부는 상기 구리 및 상기 주석을 포함하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 주석의 함유량은 상기 패드 연결부의 외각부에서 상기 패드 연결부의 중심부로 갈수록 작아지고,
    상기 구리 함유량은 상기 외각부에서 상기 중심부로 갈수록 커지는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 패드 연결 구조체는 패드 연결부 및 상기 패드 연결부를 감싸는 연결 금속 베리어막을 포함하되,
    상기 패드 연결부의 결정 입도는 상기 패드 연결부의 외각부에서 상기 연결부의 중심부로 갈수록 커지는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 연결 금속 베리어막은 상기 패드 연결부의 상기 외각부를 감싸는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제 1 중간부는 Cu3Sn이고,
    상기 제 2 중간부는 Cu6Sn5인 반도체 장치.
  7. 제 5 항에 있어서,
    상기 중심부의 상기 구리 함유량은 상기 외각부의 상기 구리 함유량보다 크고,
    상기 중심부의 상기 주석 함유량은 상기 외각부의 상기 주석 함유량보다 작은 반도체 장치.
  8. 제 1 항에 있어서,
    상기 제 1 절연막 내에 형성된 제 1 트렌치 내에 배치된 제 1 패드; 및
    상기 제 2 절연막 내에 형성된 제 2 트렌치 내에 배치된 제 2 패드를 더 포함하되,
    상기 제 1 패드와 상기 제 2 패드는 상기 패드 연결 구조체와 접촉하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제 1 패드는 상기 제 1 트렌치 내에 배치된 제 1 금속 패드 및 상기 제 1 트렌치 내에서, 상기 제 1 금속 패드와 상기 제 1 절연막 사이에 개재되는 제 1 금속 베리어막을 포함하고,
    상기 제 2 패드는 상기 제 2 트렌치 내에 배치된 제 2 금속 패드 및 상기 제 2 트렌치 내에서, 상기 제 2 금속 패드와 상기 제 2 절연막 사이에 개재되는 제 2 금속 베리어막을 포함하는 반도체 장치.
  10. 제 1 항에 있어서,
    상기 패드 연결 구조체는 패드 연결부 및 상기 패드 연결부를 감싸는 연결 금속 베리어막을 포함하되,
    상기 반도체 장치는:
    상기 제 1 절연막과 상기 제 1 버퍼 절연막 사이에 배치된 제 3 절연막; 및
    상기 제 2 절연막과 상기 제 2 버퍼 절연막 사이에 배치된 제 4 절연막을 더 포함하되,
    상기 패드 연결부는:
    상기 제 3 절연막과 제 1 버퍼 절연막을 관통하는 제 1 부분; 및
    상기 제 4 절연막과 제 2 버퍼 절연막을 관통하는 제 2 부분을 포함하고,
    상기 제 1 부분과 상기 제 2 부분은 대칭선에 대해 선대칭을 이루는 반도체 장치.
  11. 제 1 항에 있어서,
    상기 패드 연결 구조체는 패드 연결부 및 상기 패드 연결부를 감싸는 연결 금속 베리어막을 포함하되,
    상기 반도체 장치는:
    상기 제 1 절연막과 상기 제 1 버퍼 절연막 사이에 배치된 제 3 절연막; 및
    상기 제 2 절연막과 상기 제 2 버퍼 절연막 사이에 배치된 제 4 절연막을 더 포함하되,
    상기 패드 연결부는:
    상기 제 3 절연막과 제 1 버퍼 절연막을 관통하는 제 1 부분; 및
    상기 제 4 절연막과 제 2 버퍼 절연막을 관통하는 제 2 부분을 포함하고,
    상기 제 1 부분 및 상기 제 2 부분은 서로 반대 방향으로 시프트되는 반도체 장치.
  12. 제 1 항에 있어서,
    상기 제 1 절연막 및 상기 제 2 절연막은 실리콘 산화막 또는 PETOS막을 포함하고,
    상기 제 1 버퍼 절연막 및 상기 제 2 버퍼 절연막은 실리콘 질화막 또는 실리콘 탄화 질화막을 포함하는 반도체 장치.
  13. 제 1 절연막;
    상기 제 1 절연막 상의 제 2 절연막; 및
    상기 제 1 절연막과 상기 제 2 절연막 사이의 패드 연결부를 포함하되,
    상기 패드 연결부는:
    중심부;
    상기 중심부를 감싸는 제 1 중간부;
    상기 제 1 중간부를 감싸는 제 2 중간부;
    상기 제 2 중간부를 감싸는 외각부를 포함하되,
    상기 외각부의 결정입도는 상기 제 2 중간부의 결정입도보다 작고,
    상기 제 2 중간부의 상기 결정입도는 상기 제 1 중간부의 결정입도보다 작고,
    상기 제 1 중간부의 상기 결정입도는 상기 중심부의 결정입도 크기보다 작은 반도체 장치.
  14. 제 13 항에 있어서,
    상기 패드 연결부는 주석 및 구리를 포함하되,
    상기 구리의 함유량은 상기 외각부에서 상기 중심부로 갈수록 커지고,
    상기 주석의 함유량은 상기 외각부에서 상기 중심부로 갈수록 작아지는 반도체 장치.
  15. 삭제
  16. 제 13 항에 있어서,
    상기 제 1 중간부는 Cu3Sn이고,
    상기 제 2 중간부는 Cu6Sn5인 반도체 장치.
  17. 삭제
  18. 제 13 항에 있어서,
    상기 패드 연결부는 감싸는 연결 금속 베리어막을 더 포함하되,
    상기 연결 금속 베리어막은 탄탈륨을 포함하는 반도체 장치.
  19. 제 13 항에 있어서,
    상기 제 1 절연막 내에 배치되는 제 1 패드; 및
    상기 제 2 절연막 내에 배치되는 제 2 패드를 더 포함하되,
    상기 제 1 패드는:
    상기 제 1 절연막 내에 배치되며, 상기 패드 연결부와 접촉하는 제 1 면을 포함하는 제 1 금속 패드; 및
    상기 제 1 금속 패드의 상기 제 1 면에 대향하는 제 2 면과 상기 제 1 금속 패드의 측벽들을 덮는 제 1 금속 베리어막을 포함하고,
    상기 제 2 패드는:
    상기 제 2 절연막 내에 배치되며, 상기 패드 연결부와 접촉하는 제 1 면을 포함하는 제 2 금속 패드; 및
    상기 제 2 금속 패드의 상기 제 1 면에 대향하는 제 2 면과 상기 제 2 금속 패드의 측벽들을 덮는 제 2 금속 베리어막을 포함하는 반도체 장치.
  20. 패키지 기판;
    상기 패키지 기판 상에 배치되며, 제 1 반도체층, 상기 제 1 반도체층의 제 1 면 상에 적층된 제 1 버퍼 절연막을 포함하는 제 1 반도체 칩;
    상기 제 1 반도체 칩 상에 배치되며, 제 2 반도체층, 상기 제 2 반도체층의 제 1 면 상에 적층된 제 2 버퍼 절연막을 포함하는 제 2 반도체 칩, 상기 제 2 버퍼 절연막은 상기 제 1 버퍼 절연막과 접촉하고; 및
    상기 제 1 버퍼 절연막 및 상기 제 2 버퍼 절연막을 관통하는 제 1 패드 연결 구조체를 포함하되,
    상기 제 1 패드 연결 구조체는 구리 및 주석을 포함하고,
    상기 패드 연결 구조체는 패드 연결부 및 상기 패드 연결부를 감싸는 연결 금속 베리어막을 포함하고,
    상기 패드 연결부는:
    중심부;
    상기 중심부를 감싸는 제 1 중간부;
    상기 제 1 중간부를 감싸는 제 2 중간부; 및
    상기 제 2 중간부를 감싸는 외각부를 포함하고,
    상기 외각부의 결정입도는 상기 제 2 중간부의 결정입도보다 작고, 상기 제 2 중간부의 상기 결정입도는 상기 제 1 중간부의 결정입도보다 작고, 상기 제 1 중간부의 상기 결정입도는 상기 중심부의 결정입도 크기보다 작은 반도체 패키지.
KR1020180113157A 2018-09-20 2018-09-20 반도체 장치 및 이를 포함하는 반도체 패키지 KR102661959B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020180113157A KR102661959B1 (ko) 2018-09-20 2018-09-20 반도체 장치 및 이를 포함하는 반도체 패키지
US16/404,841 US11152317B2 (en) 2018-09-20 2019-05-07 Semiconductor device including interconnection structure including copper and tin and semiconductor package including the same
CN201910835996.0A CN110931443A (zh) 2018-09-20 2019-09-05 半导体装置和包括其的半导体封装件
US17/501,133 US20220068852A1 (en) 2018-09-20 2021-10-14 Method of fabricating a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180113157A KR102661959B1 (ko) 2018-09-20 2018-09-20 반도체 장치 및 이를 포함하는 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20200034078A KR20200034078A (ko) 2020-03-31
KR102661959B1 true KR102661959B1 (ko) 2024-04-30

Family

ID=69848683

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180113157A KR102661959B1 (ko) 2018-09-20 2018-09-20 반도체 장치 및 이를 포함하는 반도체 패키지

Country Status (3)

Country Link
US (2) US11152317B2 (ko)
KR (1) KR102661959B1 (ko)
CN (1) CN110931443A (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10790262B2 (en) * 2018-04-11 2020-09-29 Invensas Bonding Technologies, Inc. Low temperature bonded structures
EP3734652A1 (en) * 2019-05-02 2020-11-04 ams AG Semiconductor device and method for manufacturing a semiconductor device
US20200411317A1 (en) * 2019-06-26 2020-12-31 Intel Corporation Integrated circuit package assemblies with high-aspect ratio metallization features
KR20210151569A (ko) * 2020-06-05 2021-12-14 삼성전자주식회사 반도체 장치 및 이를 포함하는 반도체 패키지
KR102712153B1 (ko) 2020-07-29 2024-09-30 삼성전자주식회사 본딩 신뢰성을 향상시킬 수 있는 반도체 패키지
US20220208702A1 (en) * 2020-12-30 2022-06-30 Invensas Bonding Technologies, Inc. Structure with conductive feature and method of forming same
CN115565977B (zh) * 2021-07-01 2024-06-07 长鑫存储技术有限公司 半导体结构及半导体结构的制作方法
CN115565978B (zh) * 2021-07-01 2024-09-27 长鑫存储技术有限公司 半导体结构及半导体结构的制作方法
CN117280483A (zh) * 2022-03-25 2023-12-22 厦门三安光电有限公司 一种半导体发光元件及发光器件

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6069068A (en) * 1997-05-30 2000-05-30 International Business Machines Corporation Sub-quarter-micron copper interconnections with improved electromigration resistance and reduced defect sensitivity
US6130161A (en) 1997-05-30 2000-10-10 International Business Machines Corporation Method of forming copper interconnections with enhanced electromigration resistance and reduced defect sensitivity
KR20020053610A (ko) 2000-12-27 2002-07-05 박종섭 반도체장치의 배선 및 배선연결부 제조방법
KR100443796B1 (ko) 2002-06-29 2004-08-11 주식회사 하이닉스반도체 구리 금속 배선 형성방법
KR20050067830A (ko) 2003-12-29 2005-07-05 매그나칩 반도체 유한회사 반도체 소자의 금속배선 형성방법
JP4377788B2 (ja) * 2004-09-27 2009-12-02 株式会社神戸製鋼所 半導体配線用Ｃｕ合金、Ｃｕ合金配線の製法、該製法で得られたＣｕ合金配線を有する半導体装置、並びに半導体のＣｕ合金配線形成用スパッタリングターゲット
TWI631854B (zh) 2013-08-05 2018-08-01 日商新力股份有限公司 Conversion device, imaging device, electronic device, conversion method
KR102136845B1 (ko) * 2013-09-16 2020-07-23 삼성전자 주식회사 적층형 이미지 센서 및 그 제조방법
KR102275705B1 (ko) 2014-07-11 2021-07-09 삼성전자주식회사 웨이퍼 대 웨이퍼 접합 구조
KR102267168B1 (ko) * 2014-12-02 2021-06-21 삼성전자주식회사 반도체 장치의 제조 방법
US9728521B2 (en) 2015-07-23 2017-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid bond using a copper alloy for yield improvement
US9953941B2 (en) 2015-08-25 2018-04-24 Invensas Bonding Technologies, Inc. Conductive barrier direct hybrid bonding
US9837356B1 (en) 2016-06-07 2017-12-05 International Business Machines Corporation Interconnect structures with enhanced electromigration resistance

Also Published As

Publication number Publication date
KR20200034078A (ko) 2020-03-31
US11152317B2 (en) 2021-10-19
CN110931443A (zh) 2020-03-27
US20220068852A1 (en) 2022-03-03
US20200098711A1 (en) 2020-03-26

Similar Documents

Publication Publication Date Title
KR102661959B1 (ko) 반도체 장치 및 이를 포함하는 반도체 패키지
US10566374B2 (en) Via support structure under pad areas for BSI bondability improvement
US9099541B2 (en) Method of manufacturing semiconductor device
US9159602B2 (en) Apparatus and methods for constructing semiconductor chip packages with silicon space transformer carriers
CN102332435B (zh) 电子元件及其制作方法
WO2017074390A1 (en) Alternative surfaces for conductive pad layers of silicon bridges for semiconductor packages
JP2012253392A (ja) モールド再構成ウェハーを利用したスタックパッケージ及びその製造方法
CN102931102A (zh) 多芯片晶圆级封装的方法
US20220310577A1 (en) Semiconductor package
US9257338B2 (en) TSV substrate structure and the stacked assembly thereof
KR20130082315A (ko) 집적회로 소자
US10770383B2 (en) Semiconductor device having flexible interconnection and method for fabricating the same
CN103824867A (zh) 电连接晶圆的方法和用该方法制造的半导体设备
KR20140144524A (ko) 적층 반도체 패키지 및 이의 제조방법
CN104733398A (zh) 一种晶圆三维集成引线工艺
US11688667B2 (en) Semiconductor package including a pad pattern
US11842979B2 (en) Semiconductor device and method of manufacturing the same
KR102041373B1 (ko) 반도체 소자 및 제조 방법
US20230154910A1 (en) Semiconductor chip, semiconductor package, and method of manufacturing the same
CN211088246U (zh) 半导体芯片封装结构
CN116114396A (zh) 前道工艺互连结构以及相关联的系统和方法
CN113130411A (zh) 半导体芯片封装结构及其制备方法
CN210052731U (zh) 半导体结构
KR20140038195A (ko) Ｔｓｖ구조 형성 방법
CN213071121U (zh) 扇出型封装结构

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant