CN112838005A - 用于混合键合的晶圆表面处理方法 - Google Patents

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Abstract

本发明提供一种用于混合键合的晶圆表面处理方法,包括:在晶圆表面形成图形化的顶层金属层;在晶圆表面和顶层金属层上形成第一层间介质层;刻蚀第一层间介质层,暴露出顶层金属层;在剩余的第一层间介质层和顶层金属层上形成刻蚀停止层;在刻蚀停止层上形成第二层间介质层,平坦化第二层间介质层表面,既实现了晶圆表面平坦化,便于键合时晶圆之间的紧密贴合,又形成了顶层金属层上直接覆盖刻蚀停止层的结构,便于后续形成晶圆之间互联的刻蚀步骤的进行,满足混合键合技术的要求。

Description

用于混合键合的晶圆表面处理方法
技术领域
本发明涉及一种用于混合键合的晶圆表面处理方法。
背景技术
随着半导体技术的不断发展,3D-IC(三维集成电路)技术得到了广泛的应用,其是利用晶圆级封装技术将不同的晶圆堆叠键合在一起,该技术具有高性能、低成本且高集成度的优点。
3D堆叠技术正成为高端应用和成像应用的新标准,例如3维堆栈式CMOS图像传感器(3D-Stack CIS)被开发出来,以支持对更高质量影像的需求。具体而言,3D-Stack CIS可以对逻辑晶圆以及像素晶圆分别进行制作,进而将所述逻辑晶圆的正面以及所述像素晶圆的正面键合,由于像素部分和逻辑电路部分相互独立,因此可针对高画质的需求对像素部分进行优化,针对高性能的需求对逻辑电路部分进行优化。
混合键合技术已经在CMOS图像传感器(CIS)中取代了硅通孔(TSV)互联,在该应用中实现了占用面积小,成本低等优点,因此被广泛用于高端便携电子设备的CIS制造。混合键合技术包含直接堆叠的两片晶圆,这些晶圆具有平面绝缘表面和隔离的金属互联,彼此正面相对进行键合,因此要求两片晶圆的正面均是平坦的,而且在顶层金属上直接覆盖SiN,SiON,TiN等材料作为后续步骤的刻蚀停止层,以实现晶圆之间的互联。
现有工艺能实现Cu 后段平坦化,且顶层金属上直接覆盖SiN,SiON,TiN等刻蚀停止层。但是对于AL后段工艺,现有的平坦化工艺是先利用HDP(高密度等离子体)+TEOS(四乙基正硅酸盐)沉积形成氧化物层,再CMP(化学机械研磨),后续再沉积SiN的方式,虽然这样能满足表面平坦化的要求,但在顶层金属表面的膜层依次是氧化物层和SiN层,不满足混合键合技术的要求。
发明内容
本发明的目的在于提供一种用于混合键合的晶圆表面处理方法,既能实现晶圆表面平坦化,又能便于后续形成晶圆之间互联的刻蚀步骤的进行,满足混合键合技术的要求。
基于以上考虑,本发明提供一种用于混合键合的晶圆表面处理方法,包括:在晶圆表面形成图形化的顶层金属层;在晶圆表面和顶层金属层上形成第一层间介质层;刻蚀第一层间介质层,暴露出顶层金属层;在剩余的第一层间介质层和顶层金属层上形成刻蚀停止层;在刻蚀停止层上形成第二层间介质层,平坦化第二层间介质层表面。
优选的,过刻蚀顶层金属层周围的第一层间介质层以使顶层金属层上方的第一层间介质层刻蚀干净。
优选的,所述过刻蚀步骤中,所述顶层金属层周围的第一层间介质层低于顶层金属层表面的高度为0-500nm。
优选的,所述第一层间介质层、第二层间介质层的材质为介电常数K值大于3.9的高介电常数薄膜中的任意一种或多种组合。
优选的,所述高介电常数薄膜包括ZrO2,Al2O3,Si3N4,HfO2,Y2O3,SiO2,Ta2O5,La2O3,TiO2。
优选的,所述刻蚀停止层的材质为SiN,SiON,TiN中的任意一种或多种组合。
优选的,所述顶层金属层的材质为铝。
优选的,采用化学气相沉积的方法形成第一层间介质层、第二层间介质层、刻蚀停止层。
优选的,采用化学机械研磨的方法平坦化第一层间介质层、第二层间介质层表面。
本发明的用于混合键合的晶圆表面处理方法,通过在晶圆表面形成图形化的顶层金属层;在晶圆表面和顶层金属层上形成第一层间介质层;刻蚀第一层间介质层,暴露出顶层金属层;在剩余的第一层间介质层和顶层金属层上形成刻蚀停止层;在刻蚀停止层上形成第二层间介质层,平坦化第二层间介质层表面,既实现了晶圆表面平坦化,便于键合时晶圆之间的紧密贴合,又形成了顶层金属层上直接覆盖刻蚀停止层的结构,便于后续形成晶圆之间互联的刻蚀步骤的进行,满足混合键合技术的要求。
附图说明
通过参照附图阅读以下所作的对非限制性实施例的详细描述,本发明的其它特征、目的和优点将会变得更明显。
图1为本发明的用于混合键合的晶圆表面处理方法的流程图;
图2-图6为根据本发明一个优选实施例的用于混合键合的晶圆表面处理方法的过程示意图。
在图中,贯穿不同的示图,相同或类似的附图标记表示相同或相似的装置(模块)或步骤。
具体实施方式
为解决上述现有技术中的问题,本发明提供一种用于混合键合的晶圆表面处理方法,通过在晶圆表面形成图形化的顶层金属层;在晶圆表面和顶层金属层上形成第一层间介质层;刻蚀第一层间介质层,暴露出顶层金属层;在剩余的第一层间介质层和顶层金属层上形成刻蚀停止层;在刻蚀停止层上形成第二层间介质层,平坦化第二层间介质层表面,既实现了晶圆表面平坦化,便于键合时晶圆之间的紧密贴合,又形成了顶层金属层上直接覆盖刻蚀停止层的结构,便于后续形成晶圆之间互联的刻蚀步骤的进行,满足混合键合技术的要求。
在以下优选的实施例的具体描述中,将参考构成本发明一部分的所附的附图。所附的附图通过示例的方式示出了能够实现本发明的特定的实施例。示例的实施例并不旨在穷尽根据本发明的所有实施例。可以理解,在不偏离本发明的范围的前提下,可以利用其他实施例,也可以进行结构性或者逻辑性的修改。因此,以下的具体描述并非限制性的,且本发明的范围由所附的权利要求所限定。
下面结合具体实施例对本发明进行详细阐述。
参见图1,本发明的用于混合键合的晶圆表面处理方法,包括如下步骤:在晶圆表面形成图形化的顶层金属层;在晶圆表面和顶层金属层上形成第一层间介质层;刻蚀第一层间介质层,暴露出顶层金属层;在剩余的第一层间介质层和顶层金属层上形成刻蚀停止层;在刻蚀停止层上形成第二层间介质层,平坦化第二层间介质层表面。本发明的用于混合键合的晶圆表面处理方法,既实现了晶圆表面平坦化,便于键合时晶圆之间的紧密贴合,又形成了顶层金属层上直接覆盖刻蚀停止层的结构,便于后续形成晶圆之间互联的刻蚀步骤的进行,满足混合键合技术的要求。
具体参见图2,首先提供晶圆100,在晶圆100上形成器件结构(未示出)。本发明的方法尤其适用于金属层材质为铝的制程,按照正常的Al后段制程,一直到顶层金属沉积、刻蚀完成,即在晶圆100表面形成图形化的顶层金属层101。
参见图3,在晶圆100表面和顶层金属层101上形成第一层间介质层102。第一层间介质层102可以为介电常数K值大于3.9的高介电常数薄膜例如ZrO2,Al2O3,Si3N4,HfO2,Y2O3,SiO2,Ta2O5,La2O3,TiO2中的任意一种或多种组合。优选的,用化学气相沉积(CVD)的方法沉积形成第一层间介质层102,并用化学机械研磨(CMP)的方法平坦化第一层间介质层102。
参见图4,刻蚀第一层间介质层102,暴露出顶层金属层101。优选的,过刻蚀顶层金属层101周围的第一层间介质层102,以使顶层金属层101周围的第一层间介质层102低于顶层金属层101表面的高度H为0-500nm,从而将顶层金属层101上方的第一层间介质层102刻蚀干净,充分暴露出顶层金属层101的表面。
参见图5,在剩余的第一层间介质层102和顶层金属层101上形成刻蚀停止层103。所述刻蚀停止层103的材质可以为SiN,SiON,TiN中的任意一种或多种组合。优选的,用CVD的方法沉积形成刻蚀停止层103。
参见图6,在刻蚀停止层103上形成第二层间介质层104,平坦化第二层间介质层表面104。第二层间介质层104可以为介电常数K值大于3.9的高介电常数薄膜例如ZrO2,Al2O3,Si3N4,HfO2,Y2O3,SiO2,Ta2O5,La2O3,TiO2中的任意一种或多种组合。优选的,用CVD的方法沉积形成第二层间介质层104,并用CMP的方法平坦化第二层间介质层104。于是,既通过平坦化第二层间介质层104实现了晶圆表面平坦化,便于键合时晶圆之间的紧密贴合,又形成了顶层金属层101上直接覆盖刻蚀停止层103的结构,便于后续形成晶圆之间互联的刻蚀步骤停止于刻蚀停止层103,满足混合键合技术的要求。
综上所示,本发明的用于混合键合的晶圆表面处理方法,通过在晶圆表面形成图形化的顶层金属层;在晶圆表面和顶层金属层上形成第一层间介质层;刻蚀第一层间介质层,暴露出顶层金属层;在剩余的第一层间介质层和顶层金属层上形成刻蚀停止层;在刻蚀停止层上形成第二层间介质层,平坦化第二层间介质层表面,既实现了晶圆表面平坦化,便于键合时晶圆之间的紧密贴合,又形成了顶层金属层上直接覆盖刻蚀停止层的结构,便于后续形成晶圆之间互联的刻蚀步骤的进行,满足混合键合技术的要求。
对于本领域技术人员而言,显然本发明不限于上述示范性实施例的细节,而且在不背离本发明的精神或基本特征的情况下,能够以其他的具体形式实现本发明。因此,无论如何来看,均应将实施例看作是示范性的,而且是非限制性的。此外,明显的,“包括”一词不排除其他元素和步骤,并且措辞“一个”不排除复数。装置权利要求中陈述的多个元件也可以由一个元件来实现。第一,第二等词语用来表示名称,而并不表示任何特定的顺序。

Claims (9)

1.一种用于混合键合的晶圆表面处理方法,其特征在于,包括:
在晶圆表面形成图形化的顶层金属层;
在晶圆表面和顶层金属层上形成第一层间介质层;
刻蚀第一层间介质层,暴露出顶层金属层;
在剩余的第一层间介质层和顶层金属层上形成刻蚀停止层;
在刻蚀停止层上形成第二层间介质层,平坦化第二层间介质层表面。
2.如权利要求1所述的用于混合键合的晶圆表面处理方法,其特征在于,过刻蚀顶层金属层周围的第一层间介质层以使顶层金属层上方的第一层间介质层刻蚀干净。
3.如权利要求2所述的用于混合键合的晶圆表面处理方法,其特征在于,所述过刻蚀步骤中,所述顶层金属层周围的第一层间介质层低于顶层金属层表面的高度为0-500nm。
4.如权利要求1所述的用于混合键合的晶圆表面处理方法,其特征在于,所述第一层间介质层、第二层间介质层的材质为介电常数K值大于3.9的高介电常数薄膜中的任意一种或多种组合。
5.如权利要求4所述的用于混合键合的晶圆表面处理方法,其特征在于,所述高介电常数薄膜包括ZrO2,Al2O3,Si3N4,HfO2,Y2O3,SiO2,Ta2O5,La2O3,TiO2
6.如权利要求1所述的用于混合键合的晶圆表面处理方法,其特征在于,所述刻蚀停止层的材质为SiN,SiON,TiN中的任意一种或多种组合。
7.如权利要求1所述的用于混合键合的晶圆表面处理方法,其特征在于,所述顶层金属层的材质为铝。
8.如权利要求1所述的用于混合键合的晶圆表面处理方法,其特征在于,采用化学气相沉积的方法形成第一层间介质层、第二层间介质层、刻蚀停止层。
9.如权利要求1所述的用于混合键合的晶圆表面处理方法,其特征在于,采用化学机械研磨的方法平坦化第一层间介质层、第二层间介质层表面。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160155862A1 (en) * 2014-12-02 2016-06-02 Samsung Electronics Co., Ltd. Methods of manufacturing a semiconductor device
CN105679654A (zh) * 2016-01-27 2016-06-15 武汉新芯集成电路制造有限公司 一种用于混合式键合工艺的晶圆预处理工艺
US20180047682A1 (en) * 2016-08-15 2018-02-15 Taiwan Semiconductor Manufacturing Co., Ltd. Composite bond structure in stacked semiconductor structure
CN108028246A (zh) * 2015-09-28 2018-05-11 英帆萨斯公司 集成电路晶粒构件的电容性耦合

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160155862A1 (en) * 2014-12-02 2016-06-02 Samsung Electronics Co., Ltd. Methods of manufacturing a semiconductor device
CN108028246A (zh) * 2015-09-28 2018-05-11 英帆萨斯公司 集成电路晶粒构件的电容性耦合
CN105679654A (zh) * 2016-01-27 2016-06-15 武汉新芯集成电路制造有限公司 一种用于混合式键合工艺的晶圆预处理工艺
US20180047682A1 (en) * 2016-08-15 2018-02-15 Taiwan Semiconductor Manufacturing Co., Ltd. Composite bond structure in stacked semiconductor structure

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