TWI536497B - Semiconductor device manufacturing method and semiconductor device - Google Patents

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TWI536497B
TWI536497B TW101102926A TW101102926A TWI536497B TW I536497 B TWI536497 B TW I536497B TW 101102926 A TW101102926 A TW 101102926A TW 101102926 A TW101102926 A TW 101102926A TW I536497 B TWI536497 B TW I536497B
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Tota Maitani
Yutaro Ebata
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Renesas Electronics Corp
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Description

半導體裝置之製造方法及半導體裝置
本發明涉及一種半導體裝置之製造方法及半導體裝置，尤其涉及一種適用於具有Cu-Ni佈線之半導體裝置之製造方法及具有Cu-Ni佈線之半導體裝置結構之有效技術。
半導體裝置具有形成在半導體基板上之MISFET(Metal Insulator Semiconductor Field Effect Transistor：金屬絕緣半導體場效應電晶體)等半導體元件和形成在前述半導體元件上方之後多層佈線。而且，在最上層佈線上，例如形成有由Cu-Ni佈線構成之再佈線。前述再佈線之一端成為與最上層佈線連接之連接部，而再佈線之另一端成為焊墊區域。因此，再佈線具有連接最上層佈線之端部與半導體晶片規定位置之焊墊區域之作用。
例如，在以下專利文獻1(日本特開2005-38932號公報)中公開了一種具有再佈線層之半導體裝置，並公開了在形成前述再佈線層時具有以下(1)~(5)所示製程之半導體裝置之製造技術(特別參照專利文獻1中第72至第77段)。
(1)在基底金屬層[6b]上塗敷第1感光性樹脂，並藉由曝光及顯影，在除了主導體層[6a]形成部分以外之部分形成第1感光性抗蝕劑[11a][圖2(d)]。在形成第1感光性抗蝕劑[11a]之後，進行臨時硬化[圖2(e)]。
(2)利用第1感光性抗蝕劑[11a]形成主導體層[6a]。具體做法係在第1感光性抗蝕劑[11a]之開口部，例如藉由使用由硫酸銅構成之鍍銅液來進行電解電鍍，從而形成由Cu構成之主導體層[6a][圖2(f)]。之後再除去感光性抗蝕劑[11a][圖2(g)]。
(3)在主導體層[6a]上塗敷第2感光性樹脂，並藉由曝光及顯影，以使主導體層[6a]之上表面中除了為形成金屬柱[9]而露出之主導體層[6a]之一部分以外之部分或者以僅使表面露出之方式形成第2感光性抗蝕劑[11b]。之後再進行臨時硬化[圖2(h)]。
(4)接下來，利用第2感光性抗蝕劑[11b]形成金屬層[7]。具體為在第2感光性抗蝕劑[11b]之開口部，例如藉由電解電鍍法形成膜厚為1 μm~3 μm之Ni層。之後再藉由剝離液除去第2感光性抗蝕劑[11b][圖3(i)]。
(5)接下來，例如使用以過硫酸銨為主成分之蝕刻液以及以過氧化氫水或無機氨為主成分、較為理想者為包含具有保護作用之添加劑之蝕刻液來進行以下處理，前述保護作用係在主導體層[6a]上暫時形成表面保護層以使其不被蝕刻液腐蝕。藉由蝕刻除去再佈線層部分以外，即未形成金屬層[7]之部分之基底金屬層[6b]及位於前述部分下方之阻隔金屬層[5][圖3(j)]。另外，[括弧]內是專利文獻1中公開之符號或附圖編號。
[先前技術文獻] [專利文獻]
日本特開2005-38932號公報
本案發明人從事具有如上述再佈線之半導體裝置之研究和開發。上述再佈線係在下層使用銅膜(Cu)而在上層使用鎳膜(Ni)之Cu-Ni再佈線，並藉由電鍍法形成前述金屬膜。
但是，如後文之詳細說明部分前述，在對藉由電鍍法形成金屬膜時形成之Cu籽晶層進行蝕刻時，將出現以下問題，即，Cu-Ni再佈線之Ni膜也將受到蝕刻，從而造成Ni膜之膜損耗。
此外，如果考慮到Ni膜之膜損耗而預先使Ni膜較厚形成，則存在如下問題，即，因Ni膜之應力導致基板(半導體裝置)產生變形，從而有可能在製造製程中出現不良或對元件特性造成影響。
因此，本發明之目的在於提供一種特性良好之半導體裝置之製造方法。提供可提高半導體裝置製造製程之處理率以及可降低製造成本之半導體裝置之製造方法。
而且，本發明之另一目的在於提供一種特性良好之半導體裝置以及可降低製造成本之半導體裝置。
本發明之上述以及其他目的和新特徵在本說明書之描述及附圖說明中寫明。
下面簡要說明關於本專利申請書所公開之發明中具有代表性之實施方式之概要。
本專利申請書所公開之發明中具有代表性之實施方式所示之半導體裝置之製造方法包括製程(a)~製程(f)。製程(a)係在基板之上方形成由導電性膜構成之第1佈線之製程。製程(b)係在上述第1佈線上形成第1絕緣膜之製程，其中，前述第1絕緣膜中露出上述第1佈線之第1區域。製程(c)係形成從上述第1佈線之上述第1區域延伸到上述第1絕緣膜上之第2佈線之製程。而且，前述製程(c)包括製程(c1)至製程(c4)，並由此形成由上述第1銅膜、上述第2銅膜及上述鎳膜構成之上述第2佈線；其中，前述製程(c1)係在上述第1區域及上述第1絕緣膜上形成以銅為主成分之第1銅膜之製程；製程(c2)係在上述第1銅膜上形成將上述第2佈線之形成區域開口之第1遮罩之製程；製程(c3)係在上述第2佈線之形成區域之上述第1銅膜上藉由電鍍成長而形成以銅為主成分之第2銅膜之製程；製程(c4)係在上述第2銅膜上形成以鎳為主成分之第1鎳膜之製程。製程(d)係在上述第2佈線上之焊墊區域形成以金為主成分之金膜之製程。製程(e)係在上述製程(d)後除去上述第1遮罩，並對上述第1鎳膜實施鈍化處理，從而在上述第1鎳膜之表面形成鎳鈍化膜之製程。製程(f)係在上述製程(e)後對前述第1銅膜進行蝕刻之製程。
本專利申請書所公開之發明中具有代表性之實施方式所示之半導體裝置之製造方法包括製程(a)~製程(g)。製程(a)係在基板之上方形成第1導電性膜之製程。製程(b)係在上述第1導電性膜上形成第1絕緣膜之製程，其中，前述第1絕緣膜中露出上述第1導電性膜之第1區域。製程(c)係形成位於上述第1導電性膜之第1區域及上述第1絕緣膜上之第2導電性膜之製程。而且，前述製程(c)包括製程(c1)至製程(c4)，並由此形成由上述第1銅膜、上述第2銅膜及上述鎳膜構成之上述第2導電性膜；其中，前述製程(c1)係在上述第1區域及上述第1絕緣膜上形成以銅為主成分之第1銅膜之製程；製程(c2)係在上述第1銅膜上形成將上述第2導電性膜之形成區域開口之第1遮罩之製程；製程(c3)係在上述第2導電性膜之形成區域之上述第1銅膜上藉由電鍍成長而形成以銅為主成分之第2銅膜之製程；製程(c4)係在上述第2銅膜上形成以鎳為主成分之鎳膜之製程。製程(d)係在上述製程(c)後除去上述第1遮罩，並對上述鎳膜實施鈍化處理，從而在上述鎳膜之表面形成鎳鈍化膜之製程。製程(e)係在上述製程(d)後對上述第1銅膜進行蝕刻之製程。製程(f)係除去上述第2導電性膜之焊墊區域上之上述鈍化膜之製程。製程(g)係在上述製程(f)後，在上述焊墊區域形成以金為主成分之金膜之製程。
本專利申請書所公開之發明中具有代表性之實施方式所示之半導體裝置為包括(a)~(e)之結構。(a)係由配置在基板上方之導電性膜構成之第1佈線；(b)係配置在上述第1佈線上，且具有使上述第1佈線之第1區域露出之開口部之第1絕緣膜；(c)係從上述導電性膜之第1區域延伸到上述第1絕緣膜之第2佈線，且包括以銅為主成分之銅膜(c1)及配置在上述銅膜上且以鎳為主成分之第1鎳膜(c2)；(d)係在上述第2佈線之焊墊區域上且配置在上述第1鎳膜上以金為主成分之金膜；(e)係配置在上述第2佈線之上述第1鎳膜上之鎳鈍化膜。並且，在上述第1鎳膜之表面形成有上述鈍化膜和上述金膜。
本專利申請書所公開之發明中具有代表性之實施方式所示之半導體裝置為包括(a)~(f)之結構。(a)係配置在基板上方之第1導電性膜；(b)係配置在上述第1導電性膜上，且具有使上述第1導電性膜之第1區域露出之開口部之第1絕緣膜；(c)係配置在上述第1導電性膜之第1區域及上述第1絕緣膜上之第2導電性膜，且包括以銅為主成分之銅膜(c1)及配置在上述銅膜上且以鎳為主成分之鎳膜(c2)；(d)係具有使上述第2導電性膜之焊墊區域露出之開口之第2絕緣膜；(e)係在上述第2導電性膜之焊墊區域上且配置在上述鎳膜之上方之突起(bump)電極；(f)係配置在由上述鎳膜與上述第2絕緣膜所包夾之區域內之鎳鈍化膜。
根據本專利申請書所公開之發明中具有代表性實施方式之半導體裝置，可提高半導體裝置之特性及降低半導體裝置之製造成本。
根據本專利申請書所公開之發明中具有代表性實施方式之半導體裝置之製造方法，可製造特性良好之半導體裝置。而且，在半導體裝置之製造製程中，可提高處理率及降低製造成本。
在以下實施方式中，為了方便，在必要時將幾個部分或將實施方式分割來說明，除了需要特別說明之部分以外，這些都不是彼此獨立且無關係的，而係與其他一部分或者全部之變形例、應用例、詳細內容及補充說明等相互關聯的。另外，在以下實施方式中提及要素數等(包括個數、數值、量、範圍等)時，除了特別說明及原理上已經明確限定了特定數量等除外，前述特定數並非指固定之數量，而係可大於等於該特定數或可小於等於該特定數。
另外，在以下實施方式中提及要素數等(包括個數、數值、量、範圍等)時，除了特別說明及原理上經明確限定了特定之數量等除外，前述之特定數並非指固定之數量，而係可大於等於前述特定數或可小於等於前述特定數。而且，在以下實施方式中，除了特別說明及原理上經明確了是必要時除外，前述之構成要素(包括要素步驟等)也並非必須之要素。同樣地，在以下實施方式中提及之構成要素等形狀、位置關係等時，除了特別說明時及原理上經明確了並非如此時，實質上包括與前述形狀等相近或者類似的。同理，前述之數值及範圍也同樣包括與其相近的。
以下根據附圖詳細說明本發明之實施方式。為了說明實施方式之所有圖中，原則上對具有同一功能之構件採用同一符號，並省略掉重複之說明。另外，在除了需要特別說明之部分以外，對具有同樣內容之部分原則上不進行重複說明。
另外，在實施方式所用之所有圖中，為了使圖面簡單易懂，有時會省略掉剖面圖之剖面線或者給平面圖加上剖面線。
(實施方式1)
以下，參照附圖詳細說明本實施方式中半導體裝置之結構和製造方法。圖1係本實施方式中半導體裝置結構之主要部分剖面圖。圖2~圖12係本實施方式中半導體裝置製造製程之主要部分剖面圖或主要部分平面圖。
[結構說明]
首先，參照圖1說明本實施方式中半導體裝置之特徵性結構。
如圖1所示，本實施方式之半導體裝置例如為在半導體基板(基板)1上形成有p溝道型MISFETQp及n溝道型MISFETQn等半導體元件。除了前述MISFET以外，也可以具有其他元件，例如電容元件、電阻元件或存儲單元等各種元件。
在前述MISFET(Metal Insulator Semiconductor Field Effect Transistor：場效應電晶體)上，配置有層間絕緣膜ID1。而且，在上述MISFET之源極/漏極區域(3n、3p)上，經由插塞P1配置有第1層佈線M1。而且，在第1層佈線M1上形成有第2層佈線M2。在第1層佈線M1與第2層佈線M2之間藉由插塞P2而電連接，插塞P2以外之區域藉由層間絕緣膜ID2被電絕緣。
第1層佈線M1及第2層佈線M2係由鋁(以Al為主成分之導電性膜)構成之佈線。所謂主成分，係至少以50%之構成比率混合之成分。
在前述第2層佈線(最上層佈線)M2上形成有保護絕緣膜(21、23、絕緣膜)，並從保護絕緣膜之開口部(本實施方式中為第1保護絕緣膜21之開口部)OA1露出第2層佈線(Al膜)M2。
從前述露出部(開口部OA1、第1焊墊區域)到保護絕緣膜(21、23)上配置有再佈線31。前述再佈線31具有將上述露出部(開口部OA1、第1焊墊區域)迂回佈置到半導體基板(半導體晶片)上所想設置之區域之作用。如前前述，藉由將再佈線31之端部作為焊墊區域Pd(開口部OA2、第2焊墊區域)，便可容易實現佈線基板等外部連接端子與半導體基板(半導體晶片)之間之電連接。
前述再佈線31由銅膜(以Cu為主成分之導電性膜)31a及鎳膜(以Ni為主成分之導電性膜)31b之層疊膜(Cu-Ni佈線)構成。Cu膜31a係從下層之籽晶層即銅薄膜電鍍成長而成之膜，在Cu膜31a之下層配置有籽晶層(圖1中未示出，請參照圖12)。而且，在籽晶層之下部，配置有阻隔膜(圖1中未示出，請參照圖12)。另外，Ni膜31b係在上述Cu膜31a上電鍍成長而成之膜。此後，有時將籽晶層(籽晶膜)27稱作Cu籽晶層27。另外，由於前述Cu籽晶層及上述阻隔膜也具有導電性，因此也可將其考慮為包含在再佈線31中。
而且，在上述再佈線31之端部上，配置有焊墊圖形33。焊墊圖形33是用於實現與引線W之連接之基底層(焊墊區域之基底層)，前述焊墊圖形33之表面成為焊墊區域(與引線之連接部、與外部連接端子之連接部)Pd。前述焊墊圖形33由鎳膜(以Ni為主成分之導電性膜)33a和金膜(以Au為主成分之導電性膜)33b之層疊膜構成。
前述焊墊圖形33之形成區域比再佈線31之端部區域大，且包含再佈線31之端部區域外圍之區域(請參照圖8)。因而，焊墊圖形33以不僅覆蓋再佈線31之端部區域之上表面而且覆蓋其側面之方式而配置(請參照圖1)。再佈線31與焊墊圖形33之接觸面積因前述結構而變大，因此可降低焊墊圖形33之剝離性。
本實施方式中半導體裝置之特徵性結構係，在構成再佈線31之Ni膜31b表面中之焊墊圖形33(焊墊區域Pd、開口部OA2)之形成區域以外之區域，配置有Ni之鈍化膜35。而且，在構成焊墊圖形33之Ni膜33a之表面中未被Au膜33b覆蓋之區域，即Ni膜33a之側面(露出區域、露出面)，也配置有Ni之鈍化膜35。
Ni之鈍化膜35係Ni之氧化膜(NixOy)，係藉由鈍化處理而形成之膜。鈍化處理例如可藉由使鎳膜與氧化性之溶液接觸來進行處理。氧化性之溶液例如為含有過氧化氫水之溶液(處理液)，更具體是，含有氨和過氧化氫水之溶液(氨-過氧化氫混合物)適合用作鎳之鈍化處理液。而且，藉由在氧化性氣體環境中對鎳膜進行電漿處理，即可對鎳膜進行鈍化處理。
上述Ni之鈍化膜係氧化膜，但與Ni之自然氧化膜不同，係緻密且穩定之膜。因而，Ni之自然氧化膜比Ni之鈍化膜更容易被蝕刻，例如當使用上述氨-過氧化氫混合物作為蝕刻液來進行蝕刻時，Ni之自然氧化膜之蝕刻速率(蝕刻速度)至少為Ni之鈍化膜之蝕刻速率之100倍。即，Ni之鈍化膜之蝕刻速率最大為Ni之自然氧化膜之蝕刻速率之百分之一。而且，上述Ni之鈍化膜與Ni之自然氧化膜不同，係緻密且穩定之膜，因此即便使用硫酸或鹽酸等強酸也難以溶解。
如上前述，藉由配置Ni之鈍化膜35，將可提高Ni膜31b之耐蝕性。而且，如後文之製造製程部分中所詳細說明的，對Cu籽晶層27進行蝕刻時還可減少Ni膜31b之膜損耗。因此，可預先使Ni膜31b較薄形成，從而能夠減少對下層之佈線或元件(MISFET)等造成之應力。
而且，在焊墊圖形33(焊墊區域Pd)上，配置有用於實現與後述之佈線基板之外部連接端子電連接之引線(導電性部件)W。
[製造方法說明]
接下來，參照圖1~圖12說明本實施方式中半導體裝置之製造製程，以使前述半導體裝置之結構更加明確。
首先，準備圖1所示在半導體元件(n溝道型MISFETQn及p溝道型MISFETQp)之上方形成有多條佈線(M1、M2)之半導體基板1。
[Qn、Qp形成製程]
半導體元件(n溝道型MISFETQn及p溝道型MISFETQp)之形成方法並無限制，例如可以藉由以下製程來形成前述半導體元件(請參照圖1)。
例如藉由對由p型單晶矽構成之半導體基板1進行蝕刻以形成槽，並在槽內部埋入如氧化矽膜作為絕緣膜，從而形成元件隔離區域2。藉由前述元件隔離區域2劃分出形成n溝道型MISFETQn之活性區域及形成p溝道型MISFETQp之活性區域。
接下來，向半導體基板1中形成有n溝道型MISFETQn之活性區域注入p型雜質離子後，藉由熱處理使雜質擴散，從而形成p型井。而且，在向半導體基板1中形成有p溝道型MISFETQp之活性區域注入n型雜質離子之後，藉由熱處理使雜質擴散，從而形成n型井。接下來，例如對半導體基板1(p型井及n型井)之表面進行熱氧化，從而形成柵極絕緣膜。
接下來，在柵極絕緣膜上，例如堆積摻雜有雜質之多晶矽膜作為導電性膜，例如進而在其上部堆積氮化矽膜以作為絕緣膜。接下來，在對氮化矽膜進行蝕刻之後，將前述氮化矽膜作為掩模來對多晶矽膜進行蝕刻，從而形成柵極電極G。如上前述，將以所需形狀之膜(遮罩、光致抗蝕劑膜)作為掩模而選擇性地除去下層之膜之製程稱作「圖案化」。
接下來，向柵極電極G兩側之p型井注入n型雜質離子，從而形成n-型半導體區域，向柵極電極G兩側之n型井注入p型雜質離子，從而形成p-型半導體區域。
接下來，在半導體基板1之整個面上例如堆積氮化矽膜作為絕緣膜後，進行異向性蝕刻，從而在柵極電極G之側壁上形成側壁隔離層。
接下來，將柵極電極G及側壁隔離層作為掩模，向p型井注入n型雜質離子，從而形成雜質濃度比n-型半導體區域高之n+型半導體區域，將柵極電極G及側壁隔離層作為掩模，向n型井注入p型雜質離子，從而形成雜質濃度比p-型半導體區域高之p+型半導體區域。
藉由以上製程，形成具備由n-型半導體區域及n+型半導體區域構成之LDD(Lightly Doped Drain：輕摻雜漏極)結構之源極/漏極區域3n之n溝道型MISFETQn、以及具備由p-型半導體區域及p+型半導體區域構成之LDD結構之源極/漏極區域3p之p溝道型MISFETQp(請參照圖1)。
[M1、M2形成製程]
多條佈線(M1、M2)之形成方法並無限制，例如可以藉由以下製程來形成前述多條佈線(請參照圖1)。
首先，在圖1所示之n溝道型MISFETQn及p溝道型MISFETQp上，例如藉由CVD(Chemical Vapor deposition：化學氣相沉積)法等堆積氧化矽膜作為絕緣膜。隨後，根據需要藉由化學機械研磨(CMP：Chemical Mechanical Polishing)法等研磨氧化矽膜之表面以使其表面平坦化，從而形成層間絕緣膜ID1。
接下來，藉由對層間絕緣膜ID1進行圖案化，從而在源極/漏極區域3n、3p上分別形成接觸孔(連接孔)。接下來，在包含接觸孔內之層間絕緣膜ID1上，例如藉由CVD法等堆積鎢(W)膜作為導電性膜，並藉由CMP法等對前述W膜進行研磨直至使層間絕緣膜ID1露出為止，從而在接觸孔內埋入導電性膜。藉由前述製程，形成插塞(連接部、接觸塞)P1。另外，在W膜之下層，例如也可以設置由氮化鈦(TiN)膜或鈦(Ti)膜等構成之單層膜或由前述單層膜之層疊膜構成之阻隔膜。
接下來，在包含插塞P1上之層間絕緣膜ID1上，例如藉由濺鍍法等形成TiN膜作為阻隔膜(圖中未示出)。接下來，在阻隔膜上，藉由濺鍍法等形成A1膜。接下來，在A1膜上，藉由濺鍍法等形成TiN膜作為抗反射膜(圖中未示出)。
接下來，藉由對阻隔膜、A1膜及抗反射膜之層疊膜進行圖案化，從而形成第1層佈線M1。另外，也可以在形成上述接觸孔後，在包含接觸孔內之層間絕緣膜ID1上形成上述層疊膜後再進行圖案化，也可同時形成插塞P1與第1層佈線M1。藉由上述製程，形成以A1為主成分之第1層佈線M1。另外，由於TiN膜具有導電性，因此也可以將TiN膜/A1膜/TiN膜之層疊膜作為第1層佈線M1來處理。
接下來，在第1層佈線M1上，例如藉由CVD法等堆積氧化矽膜作為絕緣膜，隨後，根據需要對氧化矽膜之表面進行研磨，從而形成層間絕緣膜ID2。
接下來，藉由對層間絕緣膜ID2進行蝕刻，從而在第1層佈線M1上形成接觸孔。接下來，與形成插塞P1之方法相同，藉由在接觸孔內埋入導電性膜，從而形成插塞P2。
接下來，在包含插塞P2上之層間絕緣膜ID2上，與形成第1層佈線M1之方法相同，形成TiN膜/A1膜/TiN膜之層疊膜，並進行圖案化，從而形成第2層佈線M2。
[保護絕緣膜、再佈線及焊墊圖形形成製程]
接下來，在第2層佈線M2上形成保護絕緣膜(21、23、絕緣膜)及再佈線31等。下面參照圖2~圖12說明前述製程。在圖2~圖12中，詳細示出了圖1所示之半導體裝置之最上層佈線(本實施方式中為第2層佈線M2)及再佈線31之開口部OA1附近之區域。另外，在圖2~圖12中，為了使圖面簡單易懂，將第2層佈線M2畫得比圖1所示之第2層佈線M2短。
首先，如圖2所示，在第2層佈線M2及層間絕緣膜ID2上，例如形成氧化矽膜及氮化矽膜之層疊膜作為第1保護絕緣膜21。例如，藉由CVD法等堆積氧化矽膜後，再藉由CVD法等在氧化矽膜之上部堆積氮化矽膜，從而能夠形成上述層疊膜。
接著在第1保護絕緣膜21上塗敷光致抗蝕劑膜(圖中未示出)，並對前述光致抗蝕劑膜進行曝光及顯影，從而除去開口部OA1之光致抗蝕劑膜。接下來，將殘存之光致抗蝕劑膜作為掩模，對第1保護絕緣膜(氧化矽膜及氮化矽膜之層疊膜)21進行蝕刻，從而在第1保護絕緣膜21上形成開口部OA1。較為理想之情況為也對位於開口部OA1之抗反射膜進行蝕刻。因而，從前述開口部(第1焊墊區域)OA1露出構成第2層佈線M2之A1膜。
如上前述，上述開口部OA1對應於第2層佈線(A1膜)M2之露出部(露出區域)，並成為第2層佈線(A1膜)M2與再佈線31之連接部(連接區域)。
接下來，除去上述光致抗蝕劑膜之後，例如在包含開口部OA1上之第1保護絕緣膜21上塗敷感光性聚醯亞胺膜(PIQ膜：Polyimide-isoindoloquinazolinedion膜)作為第2保護絕緣膜23。接下來，對感光性聚醯亞胺膜進行曝光及顯影，從而除去至少包含開口部OA1之區域之感光性聚醯亞胺膜。藉由前述製程，從開口部OA1再次露出第2層佈線(A1膜)M2。接下來，藉由實施熱處理(固化處理)，使感光性聚醯亞胺膜硬化。
接下來，如圖3所示，在包含上述開口部OA1上之第2保護絕緣膜23上，例如藉由濺鍍法等堆積由鉻(Cr)膜構成之阻隔膜25，進而在阻隔膜25上，藉由濺鍍法等形成銅之薄膜(銅膜)作為電解電鍍用之Cu籽晶層27。
接下來，如圖4所示，在Cu籽晶層27上塗敷光致抗蝕劑膜PR1，對光致抗蝕劑膜PR1進行曝光及顯影，從而除去再佈線形成區域A31之光致抗蝕劑膜PR1。如圖5所示，再佈線形成區域A31係寬度為W1長度為L且接近矩形形狀。前述再佈線形成區域A31係包含開口部OA1之區域。接下來，在殘存之光致抗蝕劑膜(遮罩)PR1之內部，即再佈線形成區域A31之Cu籽晶層27上，藉由電解電鍍法形成Cu膜(銅膜)31a。接下來，在上述光致抗蝕劑膜PR1之內部，即再佈線形成區域A31之Cu膜31a上，藉由電解電鍍法形成Ni膜(鎳膜)31b。結果如圖6所示，形成Cu膜31a與Ni膜31b之層疊膜。另外，Cu膜31a之膜厚度例如為8.0 μm左右。Ni膜31b之膜厚度例如為10 nm~3.5 μm左右，更理想之情況為Ni膜31b之膜厚度不超過3.0 μm。
Cu為低電阻，因而適合將Cu膜31a用於再佈線31。而且，藉由在Cu膜31a上形成Ni膜31b，從而能夠保護Cu膜31a，因此，可提高Cu膜31a之耐蝕性。而且，能夠減少Cu膜31a之電遷移。
接下來，如圖7~圖9所示，在再佈線31之端部上形成焊墊圖形33。焊墊圖形33例如藉由以下製程形成。首先，如圖7所示，在包含再佈線形成區域A31之光致抗蝕劑膜PR1上塗敷光致抗蝕劑膜(遮罩)PR2，對光致抗蝕劑膜PR2進行曝光及顯影，從而除去焊墊圖形形成區域OA2之光致抗蝕劑膜PR2。此時，在焊墊圖形形成區域(開口部)OA2內，光致抗蝕劑膜PR2下層之光致抗蝕劑膜PR1也被除去。
即，如圖8所示，焊墊圖形形成區域(焊墊區域)OA2配置在再佈線形成區域A31之端部區域上。如果設定再佈線形成區域A31之端部區域為寬度W1及長度L1之區域(圖8之斜線部)，則焊墊圖形形成區域OA2比端部區域大一圈。具體是，在接近矩形狀之上述端部區域之三邊上以寬度α之量進行加大設定。換言之，成為包含上述端部區域及其周邊(寬度α)，寬度為(W1+2α)且長度為(L1+α)之區域。
接下來，如圖9所示，在殘存光致抗蝕劑膜PR2之內部，即焊墊圖形形成區域OA2之Ni膜31b上(不僅包括其表面，還包括其側面)，藉由電解電鍍法形成Ni膜(鎳膜)33a。接下來，在上述光致抗蝕劑膜PR2之內部，即焊墊圖形形成區域A33之Ni膜33a上(不僅包括其表面，還包括其側面)，藉由電解電鍍法形成Au膜33b。Ni膜33a之膜厚度例如為0.1~1 μm左右，Au膜33b之膜厚度例如為1~3 μm左右。
如上前述，藉由使焊墊圖形形成區域OA2形成得比再佈線形成區域A31之端部區域大一圈(請參照圖8)，從而在焊墊圖形形成區域A33，由焊墊圖形33覆蓋與再佈線形成區域A31之端部區域之三邊接觸之側面(側壁)(請參照圖8及圖9)。因此，加大了再佈線31與焊墊圖形33之接觸面積，從而提高了密接性。換言之就是，降低了焊墊圖形33之剝離性。
接下來，如圖10所示，除去光致抗蝕劑膜PR1、PR2。結果，在再佈線形成區域A31及焊墊圖形形成區域OA2中露出Ni膜31b及Au膜33b之表面與Cu膜31a、Ni膜31b、Au膜33b及Ni膜33a之側面。而且，在再佈線形成區域A31以外之區域中露出Cu籽晶層27。
接下來，如圖11所示，對構成再佈線31及焊墊圖形33之Ni膜(31b、33a)實施鈍化處理。例如，將半導體基板1浸漬到含有氨和過氧化氫水之處理液(氨-過氧化氫混合物)中，使Ni膜(31b、33a)與處理液接觸，從而使Ni膜(31b、33a)之露出面發生鈍化反應(氧化反應)，形成Ni之鈍化膜35。此時，如將處理液加熱到室溫(25℃)以上，更為理想之情況為加熱到50℃以上，則能夠促進鈍化反應，因而較為適宜。
用於進行鈍化處理之處理液，也可使用氨-過氧化氫混合物以外之過氧化氫混合物(含有過氧化氫水之處理液)。或可使用硫酸過氧化氫混合物(含有硫酸和過氧化氫水之處理液)作為其他過氧化氫混合物。但是，由於硫酸過氧化氫混合物可能會蝕刻Cu膜(31a)，因此更理想之情況為使用氨-過氧化氫混合物。
而且，也可以使用電漿氧化法進行鈍化處理，即，也可藉由在氧化性氣體環境(例如，含有氧之環境)中產生電漿，並在其內部配置半導體基板1，使氧電漿(氧自由基)與Ni膜(31b、33a)發生反應，從而在Ni膜(31b、33a)之露出面上形成Ni之鈍化膜35。而且，也可以在含有氧之環境中(氮中含有微量(不超過1%)氧之環境)中以150℃~400℃之溫度範圍進行氧化退火處理而形成鈍化膜35。
接下來，如圖12所示，藉由濕式蝕刻依序除去再佈線形成區域A31以外之區域之Cu籽晶層27及其下層之阻隔膜(Cr膜)25。
Cu籽晶層27之蝕刻例如使用含有硫酸過氧化氫混合物(含有硫酸和過氧化氫水之溶液)或者硝酸過氧化氫混合物(含有硝酸和過氧化氫水之溶液)之蝕刻液來進行。在除去Cu籽晶層27之後，例如使用含有高錳酸鉀之溶液對阻隔膜(Cr膜)25進行蝕刻。另外，當使用Ti類之膜(由TiN膜或Ti膜構成之單層膜及其層疊膜)作為阻隔膜時，能夠藉由氨-過氧化氫混合物來進行蝕刻。
此時，也可使用硫酸過氧化氫混合物或硝酸過氧化氫混合物等作為上述Cu籽晶層27之蝕刻液，不僅可溶解Cu，也可溶解Ni。但是，在本實施方式中，在Ni膜(31b、33a)之表面形成有Ni之鈍化膜35，因此能夠防止Ni膜(31b、33a)被蝕刻(膜損耗)。
結果，可獲得如下效果。
(1)由於可防止Ni膜(31b、33a)被蝕刻，所以可從開始時就將Ni膜(31b、33a)較薄形成，因此可降低成本。
(2)如果考慮到Ni膜(31b、33a)之膜損耗(根據本案發明人之研究，為0.8 μm左右)而使Ni膜(31b、33a)較厚形成(如為1.0 μm左右)，則前述膜之應力(膜應力)將變大，從而會使半導體基板1產生變形。結果，在從Ni膜31b成膜到上述Cu籽晶層27之蝕刻製程期間、曝光製程等處理製程或處理裝置間之搬送製程中，半導體基板1之固定或搬送產生錯誤。結果將導致製造製程之處理率(throughput：單位時間之處理能力)降低。而且，如果變形過大，則會造成不良，從而導致製造成品率降低。而且，也可能會造成下層之半導體元件(如Qn、Qp等)之特性惡化或佈線(如M1、M2)斷線等。對此，在本實施方式中，如上前述，由於可預先使Ni膜(31b、33a)較薄形成，因此能夠避免出現上述問題。
而且，在考慮到蝕刻不均勻之情形，將膜損耗量設定得較多時，Cu籽晶層27之蝕刻製程之後殘存之Ni膜之膜厚度也會變得比所需膜厚大。結果將導致在以後之製程中仍將持續膜應力較大之狀態。因而，在以後之製程，例如後述之探針測試製程或鐳射補救製程(熔絲編程製程)中，半導體基板1之固定(例如吸附固定)或搬送都可能產生錯誤。因此，將降低製造製程之處理率。
對此，在本實施方式中，藉由對Ni膜(31b、33a)之膜厚度進行最佳化，從而能夠提高製造製程之處理率，而且，藉由降低Ni膜(31b、33a)之膜應力，即可提高半導體裝置之特性。
(3)而且，由於在焊墊圖形33之側面也形成有Ni之鈍化膜35(請參照圖11)，因此能夠減少Ni膜33a之側面蝕刻。即，當未形成Ni之鈍化膜35時，焊墊圖形33之Ni膜33a之側面會曝露於硫酸過氧化氫混合物或硝酸過氧化氫混合物中，因此會從上述側面進行Ni膜之蝕刻(侵蝕)。前述侵蝕部成為基點而使焊墊圖形33變得易於剝離。特別是由於焊墊圖形33之圖形面積小，因此更易於剝離。本實施方式可減少Ni膜33a之側面被蝕刻，從而可降低焊墊圖形33之剝離性。
[探針測試及熔絲編程製程]
隨後，根據需要利用焊墊圖形33進行半導體裝置之動作測試。將前述之在半導體裝置製造製程之前製程(切割前、晶片狀態)中判定半導體裝置(積體電路)等之良好性之做法稱作「晶片測試」。
例如可使用設有與焊墊圖形33對應之探針之探針卡來進行之「探針測試」。藉由前述探針對焊墊圖形33施加電信號，而且藉由檢測從焊墊圖形33所得之信號，可以確認半導體裝置之電特性。根據其測試結果，能夠判斷半導體裝置(積體電路)之良好性。
接下來，根據需要進行熔絲元件之編程。例如，在佈線(M1或M2)之同一層中，設有由相同導電性部件形成之熔絲元件(圖中未示出)。藉由蝕刻使前述熔絲元件上之層間絕緣膜(ID1、ID2)或保護絕緣膜(21、23)薄膜化。隨後，對作為切斷對象之熔絲元件，例如藉由照射鐳射等高能量射線，從而切斷熔絲元件。如前前述，根據熔絲元件有無切斷進行編程，例如可基於上述探針測試結果進行缺陷補救(冗餘補救)或進行與半導體裝置之規格(頻率或對應電壓)對應之電路切換等。
在上述探針測試製程或熔絲編程製程中，在本實施方式中，可減少半導體基板1之變形現象，由此可減少半導體基板1固定(例如吸附固定)或搬送時之錯誤。
[安裝製程]
接下來，切斷(切割)半導體基板(晶片)1而分割(劃片)成多個半導體晶片。另外，在切割之前，也可以對半導體基板(晶片)1之背面進行研削而將半導體基板1薄膜化。接下來，在佈線基板(安裝基板)上搭載(粘接)半導體晶片(晶片焊接)。在前述佈線基板之晶片安裝面側形成外部連接端子(外部端子、端子)。接下來，藉由由金線等構成之引線(導線、導電性部件)W來連接(引線接合)半導體晶片上之焊墊圖形33與形成在佈線基板上之外部連接端子。
隨後，根據需要以覆蓋半導體晶片或引線之方式由密封樹脂(模壓樹脂)等密封。
另外，在本實施方式中，焊墊圖形33由Ni膜33a和Au膜33b之層疊膜構成，但也可省略Ni膜33a。即，在光致抗蝕劑膜PR2內部，換言之即在焊墊圖形形成區域OA2之Ni膜31b上(不僅在其表面，也在其側面)，也可以直接藉由電解電鍍法形成Au膜33b。
其中，在Au膜33b之下層設置Ni膜33a並連續進行電解電鍍處理之做法能夠提高Au膜33b與Ni膜33a之密接性，以及降低Au膜33b之剝離性。
而且，使用電解電鍍法來形成焊墊圖形33，但也可以使用無電解電鍍法形成。但是，當Au膜33b之膜厚度相對較大時，宜用電解電鍍法最適宜。
(實施方式2)
在實施方式1中，在再佈線31之端部上設有焊墊圖形33，並利用引線W來連接焊墊圖形33與佈線基板等外部連接端子(請參照圖1)，但也可以在再佈線31之端部上設置突起電極BP(請參照圖13)，並連接前述突起電極BP與佈線基板等外部連接端子。
以下，參照附圖詳細說明本實施方式中半導體裝置之結構和製造方法。圖13係本實施方式中半導體裝置結構之主要部分剖面圖。圖14~圖23係本實施方式中半導體裝置製造製程之主要部分剖面圖。
[結構說明]
首先，參照圖13說明本實施方式中半導體裝置之特徵性結構。
如圖13所示，本實施方式之半導體裝置與實施方式1情況相同，如在半導體基板(基板)1上形成有p溝道型MISFETQp及n溝道型MISFETQn等半導體元件。除了前述MISFET以外，也可以具有如電容元件、電阻元件或存儲單元等各種其他元件元件。在前述MISFET上，配置有層間絕緣膜ID1。而且，在上述MISFET之源極/漏極區域(3n、3p)上，經由插塞P1配置有第1層佈線M1。
在前述第1層佈線M1上，配置有多條佈線層(第2層佈線M2~第4層佈線M4)。各佈線層間藉由插塞P2~插塞P4而電連接，除此以外之區域藉由層間絕緣膜ID2~ID4而電絕緣。第1層佈線M1~第4層佈線M4是以Cu為主成分之導電性膜構成之Cu佈線，為所謂鑲嵌(damascene)佈線。
作為最上層佈線之第5層佈線M5是以A1為主成分之導電性膜構成之A1佈線。另外，也可以將第1層佈線M1~第4層佈線M4設為A1佈線。
在前述第5層佈線(最上層佈線)M5上形成保護絕緣膜(21、23、24、絕緣膜)，並從保護絕緣膜之開口部(本實施方式中為第3保護絕緣膜24之開口部)OA1露出第5層佈線(A1膜)M5。
從前述露出部(開口部OA1、第1焊墊區域)到保護絕緣膜(21、23、24)上配置有再佈線31。前述再佈線31具有將上述露出部(開口部OA1、第1焊墊區域)迂回佈置到半導體基板(半導體晶片)上所想設置之區域之作用。如前前述，藉由將再佈線31之端部設為焊墊區域(開口部OA2、第2焊墊區域)Pd，便可容易實現佈線基板等外部連接端子與半導體基板(半導體晶片)之電連接。
前述再佈線31由銅膜(以Cu為主成分之導電性膜)31a和鎳膜(以Ni為主成分之導電性膜)31b之層疊膜構成。Cu膜31a是從下層之籽晶層即銅薄膜電鍍成長而成之膜，在Cu膜31a之下層配置有Cu籽晶層(圖13中未示出，請參照圖23)。而且，在籽晶層之下部，配置有阻隔膜(圖13中未示出，請參照圖23)。另外，Ni膜31b係在上述Cu膜31a上電鍍成長而成之膜。另外，後文中有時將籽晶層(籽晶膜)27稱作Cu籽晶層27。而且，由於前述Cu籽晶層及上述阻隔膜也具有導電性，因此可認為其包含在再佈線31中。
而且，在上述再佈線31(Ni膜31b)上配置有表面保護絕緣膜(41、絕緣膜)，從表面保護絕緣膜41之開口部OA2露出再佈線31。在前述開口部OA2內，形成有Au膜(圖13中未示出，請參照圖23)。前述開口部OA2為焊墊區域Pd。在前述焊墊區域Pd上，配置有突起電極(凸塊電極)BP，經由前述突起電極BP實現後述之佈線基板等外部連接端子與半導體裝置之電連接。
作為本實施方式中半導體裝置之特徵性結構，在構成再佈線31之Ni膜31b之表面中之開口部OA2以外之區域，配置有Ni之鈍化膜35。換言之就是，在由Ni膜31b與表面保護絕緣膜(41、絕緣膜)包夾之區域，配置有Ni之鈍化膜35。
如上前述，藉由配置Ni之鈍化膜35，可提高Ni膜31b之耐蝕性。而且，如後述之製造製程中所詳細說明的，在對Cu籽晶層27進行蝕刻時還可減少Ni膜31b之膜損耗。因此，可使Ni膜31b預先較薄形成，從而可降低對下層佈線或元件(MISFET)等施加之應力。
[製造方法說明]
接下來，參照圖13~圖23說明本實施方式中之半導體裝置之製造製程，並且使前述半導體裝置之結構更加明確。
首先，準備圖13所示之在半導體元件(n溝道型MISFETQn及p溝道型MISFETQp)之上方形成有多條佈線(M1~M5)之半導體基板1。
[Qn、Qp形成製程]
半導體元件(n溝道型MISFETQn及p溝道型MISFETQp)之形成方法並無限制，例如可藉由實施方式1中所說明之製程形成n溝道型MISFETQn及p溝道型MISFETQp(請參照圖13、圖1)。
[M1~M4形成製程]
多條佈線(M1~M4)之形成方法並無限制，例如可以藉由以下所示之製程形成前述多條佈線(請參照圖13)。
首先，在上述圖13所示之n溝道型MISFETQn及p溝道型MISFETQp上，例如藉由CVD法堆積氧化矽膜作為絕緣膜。隨後，根據需要藉由化學機械研磨法研磨氧化矽膜之表面以使其表面平坦化，從而形成層間絕緣膜ID1a。
接下來，藉由對層間絕緣膜ID1a進行蝕刻，從而在源極/漏極區域3n、3p上分別形成接觸孔(連接孔)。接下來，在包含接觸孔內之層間絕緣膜ID1a上，例如藉由CVD法堆積W膜作為導電性膜，並藉由CMP法研磨前述W膜直至層間絕緣膜ID1a露出，從而在接觸孔內埋入導電性膜。藉由前述製程，形成插塞(連接部、接觸塞)P1。另外，在W膜之下層，也可以設置例如由TiN膜、Ti膜等單層膜或由前述單層膜之層疊膜構成之阻隔膜。
接下來，在層間絕緣膜ID1a及插塞P1上，例如藉由CVD法依序堆積氮化矽膜及氧化矽膜作為絕緣膜，形成由前述單層膜之層疊膜構成之佈線槽用絕緣膜ID1b。另外，氮化矽膜成為蝕刻阻擋層膜。而且，有時將上述層間絕緣膜ID1a和佈線槽用絕緣膜ID1b並稱為層間絕緣膜ID1(對於ID2~ID4也是同樣的)。
接下來，藉由對佈線槽用絕緣膜ID1b進行蝕刻而形成佈線槽。接下來，在包含佈線槽內之佈線槽用絕緣膜ID1b上，例如藉由濺鍍法堆積由氮化鈦構成之阻隔膜(圖中未示出)，並且，在阻隔膜上，例如藉由濺鍍法或CVD法形成銅之薄膜作為電解電鍍用之Cu籽晶層(圖中未示出)。接下來，在Cu籽晶層上，例如藉由電解電鍍法形成銅膜作為導電性膜。
接下來，藉由CMP法除去佈線槽以外之銅膜及阻隔膜，從而形成第1層佈線M1。如上前述，將在佈線槽之內部埋入導電性膜之方法稱作鑲嵌法，尤其是將以不同製程形成插塞與佈線之方法稱作單鑲嵌法。而且，將後文之形成第2層佈線M2~第4層佈線M4之方法，即藉由在接觸孔及佈線槽內同時埋入導電性膜而一次形成插塞與佈線之方法稱作雙鑲嵌法。
接下來，使用雙鑲嵌法形成第2層佈線M2~第4層佈線M4。首先，在第1層佈線M1及佈線槽用絕緣膜ID1b上，例如藉由CVD法依次堆積氮化矽膜、氧化矽膜、氮化矽膜及氧化矽膜作為絕緣膜，從而形成層間絕緣膜ID2。前述膜中之下層之氮化矽膜具有防止構成第1層佈線M1之銅擴散之功能。而且，在形成後述之接觸孔時下層之氮化矽膜被用作蝕刻阻擋層，在形成後述之佈線槽時上層之氮化矽膜被用作蝕刻阻擋層。
接下來，藉由對層間絕緣膜ID2中從上數起之兩層絕緣膜即氧化矽膜及氮化矽膜之層疊膜ID2b進行蝕刻，從而形成佈線槽。接下來，在包含佈線槽內之層間絕緣膜ID2上，堆積第1光致抗蝕劑膜(圖中未示出)，並進行回蝕刻，從而以第1光致抗蝕劑膜埋入佈線槽。然後，在第1光致抗蝕劑膜上形成將後述之插塞P2之形成區域開口之第2光致抗蝕劑膜(圖中未示出)，並將前述第2光致抗蝕劑膜作為掩模，對第1光致抗蝕劑膜及從下數起之兩層氧化矽膜及氮化矽膜之層疊膜ID2a進行蝕刻，從而形成接觸孔。
另外，此處，在形成佈線槽之後形成接觸孔，但也可以在藉由對插塞P2之形成區域之層間絕緣膜ID2(四層膜、ID2a及ID2b)進行蝕刻而形成接觸孔之後，藉由對從上數起之兩層絕緣膜即氧化矽膜及氮化矽膜之層疊膜ID2b進行蝕刻而形成佈線槽。
接下來，在包含上述接觸孔及佈線槽內之層間絕緣膜ID2上，例如藉由濺鍍法堆積由氮化鈦構成之阻隔膜(圖中未示出)，並且，在阻隔膜上，例如藉由濺鍍法或CVD法形成銅之薄膜作為電解電鍍用之Cu籽晶層(圖中未示出)。接下來，在Cu籽晶層上，例如藉由電解電鍍法形成銅膜作為導電性膜。
接下來，藉由CMP法除去佈線槽以外之銅膜及阻隔膜，從而形成插塞P2及第2層佈線M2。
接下來，以與形成層間絕緣膜ID2(ID2a、ID2b)、插塞P2及第2層佈線M2同樣之方法，形成層間絕緣膜ID3(ID3a、ID3b)，插塞P3及第3層佈線M3。以與形成層間絕緣膜ID2(ID2a、ID2b)、插塞P2及第2層佈線M2同樣之方法，形成層間絕緣膜ID4(ID4a、ID4b)、插塞P4及第4層佈線M4。
接著，在第4層佈線M4上，例如以與形成層間絕緣膜ID1a同樣之方法形成層間絕緣膜ID5，在前述層間絕緣膜ID5中，以與形成插塞P1同樣之方法形成插塞P5。然後，在層間絕緣膜ID5及插塞P5上，形成第5層佈線(Al佈線)M5。
例如，在層間絕緣膜ID5及插塞P5上，例如藉由濺鍍法等形成TiN膜作為阻隔膜(圖中未示出)，接下來，在阻隔膜上，藉由濺鍍法形成Al膜，然後，在Al膜上，藉由濺鍍法等形成TiN膜作為抗反射膜(圖中未示出)。
接下來，對阻隔膜、Al膜及抗反射膜之層疊膜進行圖案化，從而形成第5層佈線M5。另外，也可以在形成上述接觸孔後，在包含接觸孔內之層間絕緣膜ID5上形成上述層疊膜之後進行圖案化，從而同時形成插塞P5與第5層佈線M5。藉由上述製程，形成以Al為主成分之第5層佈線M5。另外，由於TiN膜具有導電性，因此也可以將TiN膜/Al膜/TiN膜之層疊膜作為第5層佈線M5。
[保護絕緣膜、再佈線及焊墊圖形形成製程等]
接下來，在第5層佈線M5上形成保護絕緣膜(21、23、24、絕緣膜)及再佈線31等。參照圖14~圖23說明前述製程。在圖14~圖23中，詳細示出了圖1所示之半導體裝置之最上層佈線(本實施方式中為第5層佈線M5)及再佈線31之開口部OA1附近之區域。另外，在圖14~圖23中，為使圖面簡單易懂，將第5層佈線M5畫得比圖13所示之第5層佈線M5短。
首先，如圖14所示，在第5層佈線M5及層間絕緣膜ID5上，例如形成氧化矽膜及氮化矽膜之層疊膜作為第1保護絕緣膜21。例如，藉由CVD法等堆積氧化矽膜之後，在氧化矽膜之上部藉由CVD法等堆積氮化矽膜，從而能夠形成上述層疊膜。
接下來，對第1保護絕緣膜21進行圖案化，從而形成開口部OA1a。另外，較為理想之情況為也對位於開口部OA1a之抗反射膜進行蝕刻。因而，從前述開口部OA1a露出構成第5層佈線M5之Al膜。
接下來，在包含開口部OA1a上之第1保護絕緣膜21上，例如塗敷感光性聚醯亞胺膜作為第2保護絕緣膜23。接下來，對感光性聚醯亞胺膜進行曝光及顯影，從而除去包含開口部OA1a之區域之感光性聚醯亞胺膜。藉由前述製程，從開口部OA1a再次露出第5層佈線(Al膜)M5。
接下來，如圖15所示，在包含開口部OA1a上之第1及第2保護絕緣膜(21、23)上，例如塗敷感光性聚醯亞胺膜作為第3保護絕緣膜24。接著對感光性聚醯亞胺膜進行曝光及顯影，從而除去開口部OA1a內之感光性聚醯亞胺膜，由此形成開口部OA1。藉由前述製程，從開口部OA1再次露出第5層佈線(Al膜)M5。接下來，藉由實施熱處理(固化處理)，使感光性聚醯亞胺膜(23、24)硬化。另外，在上述製程中，雖然開口部OA1a比OA1大，但也可使開口部OA1a形成為與開口部OA1同等大小。即，只要在保護絕緣膜(21、23、24)中所希望之區域上開口而使第5層佈線(Al膜)M5露出之結構即可。前述所希望之區域(在圖15中為開口部OA1)成為第5層佈線(Al膜)M5與再佈線31之連接部(連接區域)。
接下來，如圖16所示，在包含上述開口部OA1上之第3保護絕緣膜24上，例如藉由濺鍍法等堆積由Cr膜或Ti/TiN/Ti之層疊膜(Ti類膜)構成之阻隔膜25，然後，在阻隔膜25上，藉由濺鍍法等形成銅之薄膜(銅膜)作為電解電鍍用之Cu籽晶層27。
接下來，如圖17所示，在Cu籽晶層27上塗敷光致抗蝕劑膜PR1，並對光致抗蝕劑膜PR1進行曝光及顯影，從而除去再佈線形成區域A31之光致抗蝕劑膜PR1。前述再佈線形成區域A31是包含開口部OA1之區域。
接下來，如圖18所示，在殘存之光致抗蝕劑膜(遮罩)PR1之內部，即再佈線形成區域A31之Cu籽晶層27上，藉由電解電鍍法形成Cu膜(銅膜)31a。接著在上述光致抗蝕劑膜PR1之內部，即再佈線形成區域A31之Cu膜31a上，藉由電解電鍍法形成Ni膜(鎳膜)31b。Cu膜31a之膜厚度例如為4~7 μm左右，Ni膜31b之膜厚度為2~4 μm左右。
由於Cu為低電阻，因此宜將Cu膜31a用於再佈線31。而且，藉由在Cu膜31a上形成Ni膜31b，可以保護Cu膜31a，從而能夠提高Cu膜31a之耐蝕性。而且，還可減少Cu膜31a之電遷移。
接下來，如圖19所示，除去光致抗蝕劑膜PR1。結果，在再佈線形成區域A31上露出Ni膜31b之上表面與Cu膜31a及Ni膜31b之側面，而在再佈線形成區域A31以外之區域露出Cu籽晶層27露出。
接下來，如圖20所示，對構成再佈線31之Ni膜31b實施鈍化處理。例如，將半導體基板1浸漬到含有氨和過氧化氫水之處理液(氨-過氧化氫混合物)中，使Ni膜31b與處理液接觸，使Ni膜31b之露出面發生鈍化反應(氧化反應)，從而形成Ni之鈍化膜35。由此，在Ni膜31b之上表面與側面形成Ni之鈍化膜35。此時，如將處理液加熱到室溫(25℃)以上，更為理想之情況為加熱到50℃以上，就可促進鈍化反應。
用於鈍化處理之處理液，也可以使用氨-過氧化氫混合物以外之過氧化氫混合物(含有過氧化氫水之處理液)。如可以使用硫酸過氧化氫混合物(含有硫酸和過氧化氫水之處理液)作為其他過氧化氫混合物。但是，由於硫酸過氧化氫混合物可能會蝕刻Cu膜(31a)，因此更理想之情況為使用氨-過氧化氫混合物。
進行鈍化處理之方法，也可以使用電漿氧化法。即，也可以使氧化性氣體環境(例如，含有氧之環境)中產生電漿，在其內部配置半導體基板1，使氧電漿(氧自由基)與Ni膜31b發生反應，從而在Ni膜31b之露出面上形成Ni之鈍化膜35。
接下來，如圖21所示，藉由濕式蝕刻依次除去再佈線形成區域A31以外之區域之Cu籽晶層(Cu膜)27和阻隔膜(Cr膜)25。
Cu籽晶層27之蝕刻例如使用含有硫酸過氧化氫混合物(含有硫酸和過氧化氫水之溶液)或者硝酸過氧化氫混合物(含有硝酸和過氧化氫水之溶液)之蝕刻液來進行。接下來，在除去Cu籽晶層27後，例如使用含有高錳酸鉀之溶液對阻隔膜(Cr膜)25進行蝕刻。另外，當使用上述Ti類膜(由TiN膜或Ti膜構成之單層膜或前述單層膜之層疊膜)作為阻隔膜時，能夠藉由氨-過氧化氫混合物來進行蝕刻。
本實施方式中，使用硫酸過氧化氫混合物或硝酸過氧化氫混合物等作為上述Cu籽晶層27之蝕刻液，不僅可溶解Cu，也可溶解Ni。因此，Ni也常被Cu之蝕刻液溶解。但是，在本實施方式中，由於在Ni膜31b之表面形成有Ni之鈍化膜35，因此能夠防止Ni膜31b之蝕刻(膜損耗)。
結果，可獲得以下效果。
(1)由於可防止對Ni膜31b之蝕刻，因此能夠從一開始就將Ni膜31b較薄形成，從而可降低成本。
(2)如果考慮到Ni膜31b之膜損耗而將Ni膜31b較厚形成時，前述膜之應力(膜應力)將變大，從而導致半導體基板1產生變形。結果，在從Ni膜31b成膜到上述Cu籽晶層27之蝕刻製程之間的、曝光製程等處理製程或處理裝置間之搬送製程等時，半導體基板1之固定或搬送時會產生錯誤。因此將導致製造製程之處理率降低。而且，如果變形較大，將會造成不良，從而導致製造成品率降低。另外，還可能會造成下層之半導體元件(例如Qn、Qp等)特性之惡化或佈線(例如M1~M5)斷線等。對此，在本實施方式中，如上前述，由於可使Ni膜31b預先較薄形成，因此可避免發生上述問題。
而且，在考慮到蝕刻不均等而將膜損耗量設定得略多之情況下，Cu籽晶層27之蝕刻製程之後殘存之Ni膜之膜厚度也會變得比所需膜厚大。結果，在之後之製程中，膜應力較大之狀態仍將持續。因此，在以後之製程如後述之探針測試製程或鐳射補救製程(熔絲編程製程)中，在固定(例如吸附固定)或搬送半導體基板1時可能產生錯誤。此時，將導致製造製程之處理率下降。
對此，在本實施方式中，由於可使Ni膜31b之膜厚度達到最佳，從而能夠提高製造製程之處理率，而且，藉由降低Ni膜31b之膜應力，從而能夠提高半導體裝置之特性。
(3)而且，由於在構成再佈線31之Ni膜31b之側面也形成有Ni之鈍化膜35，因此能夠減少Ni膜31b之側面蝕刻。即，當未形成有Ni之鈍化膜35時，再佈線31之Ni膜31b之側面會曝露於硫酸過氧化氫混合物或硝酸過氧化氫混合物中，因此會從上述側面對Ni膜進行蝕刻(侵蝕)。如果前述Ni膜31b之側面蝕刻進一步深入，則下層之Cu膜31a之側面蝕刻也可能深入。與實施方式1之焊墊圖形(33)相比，由於再佈線31之圖形面積較大，因此因上述Ni膜31b及Cu膜31a之側面蝕刻造成之問題雖較小，但較為理想之情況為上述側面蝕刻之量較少，以對應於佈線之低電阻化或佈線寬度之細微化等。如上前述，在本實施方式中，可減少Ni膜31b之側面蝕刻，而且，也可減少Cu膜31a之側面蝕刻(另外，前述效果在實施方式1中也同樣)。
接下來，在除去再佈線形成區域A31以外之區域之Cu籽晶層(Cu膜)27與阻隔膜(Cr膜)25之後，如圖21所示，例如可在包含Ni之鈍化膜35上之第3保護絕緣膜24上塗敷感光性聚醯亞胺膜作為表面保護絕緣膜41。接下來，對感光性聚醯亞胺膜進行曝光及顯影，從而選擇性地除去感光性聚醯亞胺膜，以形成開口部OA2。前述開口部OA2位於再佈線31之上部，且與焊墊區域Pd對應。
接下來，如圖22所示，除去從表面保護絕緣膜41之開口部OA2露出之Ni之鈍化膜35。除去Ni之鈍化膜35可以藉由還原性氣體環境下之電漿處理來進行。例如，在含有氫(H2)之環境中產生電漿，使氫電漿(氫自由基)與Ni之鈍化膜(Ni之氧化膜)35發生反應，從而還原Ni之鈍化膜35。由此，可除去Ni之鈍化膜35，並使Ni膜31b從表面保護絕緣膜41之開口部OA2露出。也可以以氨電漿處理來取代上述氫環境中之電漿處理(氫電漿處理)。此時，在含有氨(NH3)之環境中產生電漿，並使氫自由基或氮化氫自由基與Ni之鈍化膜(Ni之氧化膜)35發生反應。
接下來，如圖23所示，在表面保護絕緣膜41之開口部OA2內部之Ni膜31b上，藉由無電解電鍍法(取代電鍍法)形成Au膜33b。Au膜33b之膜厚度為10~200 nm左右。前述Au膜33b之表面成為焊墊區域(突起電極形成區域)Pd。
隨後，在焊墊區域Pd上形成突起電極BP。例如，在Au膜33b(焊墊區域Pd)上，藉由助焊劑等臨時固定焊錫球，並進行焊錫回流處理(回流處理、熱處理)，以使焊錫熔融及再固化，從而在焊墊區域Pd上形成由焊錫構成之突起電極BP。也可以藉由印刷法等將焊錫膏供應到焊墊區域Pd上並進行固化，從而形成由焊錫構成之突起電極BP以取代焊錫球。而且，在形成由焊錫構成之突起電極BP時，相對較薄之上述Au膜33b融入焊錫之內部，有時在最終結構中無法辨識出Au膜33b(請參照圖1)。
[安裝製程]
接下來，根據需要進行探針測試及熔絲編程製程之後，切斷(切割)半導體基板(晶片)1以將之分割(劃片)成多個半導體晶片。另外，在切割之前，也可以進行半導體基板(晶片)1之背面研削而將半導體基板1薄膜化。接下來，將半導體晶片安裝到佈線基板上。在前述佈線基板之晶片安裝面側形成外部連接端子(外部端子、端子)。因而，在搭載時，使半導體晶片之突起電極BP與佈線基板之外部連接端子位置對齊而進行安裝(面朝下接合)。接著，對突起電極BP進行加熱回流後，利用樹脂等將半導體晶片與佈線基板之間進行固定。
另外，在本實施方式中，在再佈線形成區域A31內配置開口部OA2，並在開口部OA2內部形成Au膜33b，但也可以使開口部OA2比再佈線31之端部區域大。圖24係本實施方式中半導體裝置之其他結構之主要部分剖面圖。
如實施方式1之圖8所示，也可以將包含再佈線31之端部區域外圍之區域設為開口部OA2，並在其內部形成Au膜33b。結果，如圖24所示，Au膜33b不僅覆蓋再佈線31之端部區域之上表面，也覆蓋其側面，因此再佈線31與Au膜33b之接觸面積變大，因而可降低Au膜33b之剝離性。
(實施方式3)
實施方式2中，在由Cu膜31a及Ni膜31b之層疊膜構成之再佈線31之端部上形成有突起電極BP，但也可在作為最上層佈線之第5層佈線M5之開口部OA1之正上方形成突起電極BP。此時，可在突起電極BP之下層配置Cu膜30a及Ni膜30b之層疊膜作為焊墊圖形30。
以下，參照附圖詳細說明本實施方式中半導體裝置之結構和製造方法。圖25~圖30係本實施方式中半導體裝置製造製程之主要部分剖面圖。
[結構說明]
首先，參照表示本實施方式中半導體裝置製造製程之主要部分剖面圖之最終製程圖即圖30來說明本實施方式中半導體裝置之特徵性結構。本實施方式與實施方式2之不同處在於：本施方式中配置有焊墊圖形30而實施方式2中配置再佈線31，此外之其他結構與實施方式2一樣，因此在此僅對焊墊圖形30之結構進行詳細說明。
本實施方式之半導體裝置也與實施方式2相同，例如在半導體基板(基板)1上形成有p溝道型MISFETQp及n溝道型MISFETQn等半導體元件(請參照圖13)。除了前述MISFET以外，也可以具有其他元件，例如電容元件、電阻元件或存儲單元等各種元件。
前述MISFET上配置有層間絕緣膜ID1。而且，在上述MISFET之源極/漏極區域(3n、3p)上，經由插塞P1配置有第1層佈線M1。
此外，在本實施方式之半導體裝置也與實施方式2之半導體裝置相同，在第1層佈線M1上形成有多條佈線層(第2層佈線M2~第4層佈線M4)。各佈線層間藉由插塞P2~插塞P4而被電連接，除此以外之區域藉由層間絕緣膜ID2~ID4而被電絕緣。
第1層佈線M1~第4層佈線M4係由以Cu為主成分之導電性膜構成之Cu佈線，是所謂鑲嵌佈線。作為最上層佈線之第5層佈線M5係由以Al為主成分之導電性膜構成之Al佈線。另外，也可以將第1層佈線M1~第4層佈線M4設為Al佈線。
在前述第5層佈線(最上層佈線)M5上形成保護絕緣膜(21、23、24、絕緣膜)，從保護絕緣膜之開口部(本實施方式中為第3保護絕緣膜24之開口部)OA1露出第5層佈線(Al膜)M5。
以比前述露出部(開口部OA1、第1焊墊區域)大一圈且其周邊疊在保護絕緣膜(21、23、24)上之方式配置焊墊圖形30。焊墊圖形30由銅膜(以Cu為主成分之導電性膜)30a和鎳膜(以Ni為主成分之導電性膜)30b之層疊膜構成。Cu膜30a是從下層之籽晶層即銅薄膜電鍍成長而成之膜，在Cu膜31a之下層配置有籽晶層27。而且，在Cu籽晶層27之下部，配置有阻隔膜25。另外，Ni膜30b係在上述Cu膜30a上電鍍成長而成之膜。而且，由於上述籽晶層27及上述阻隔膜25也具有導電性，因此可認為其包含在焊墊圖形30中。
另外，在上述焊墊圖形30(Ni膜30b)上形成有表面保護絕緣膜(41、絕緣膜)，並從表面保護絕緣膜41之開口部OA2露出焊墊圖形30。在前述開口部OA2內，配置有Au膜33b。前述開口部OA2為焊墊區域Pd。在焊墊區域Pd上，配置有突起電極BP，經由前述突起電極BP實現後述之佈線基板等外部連接端子與半導體裝置之電連接。
本實施方式中半導體裝置之特徵性結構為在構成焊墊圖形30之Ni膜30b表面中之開口部OA2以外之區域，配置有Ni之鈍化膜35。換言之就是，在由Ni膜30b與表面保護絕緣膜(41、絕緣膜)包夾之區域配置有Ni之鈍化膜35。
如上前述，藉由配置Ni之鈍化膜35可提高Ni膜30b之耐蝕性。而且，如在後述之製造製程中所詳細說明的，在對Cu籽晶層27進行蝕刻時可減少Ni膜30b之膜損耗。
[製造方法說明]
接下來，參照圖25~圖30說明本實施方式中半導體裝置之製造製程，並且使前述半導體裝置之結構更加明確。
首先，與實施方式2一樣，準備在半導體元件(n溝道型MISFETQn及p溝道型MISFETQp)之上方形成有多條佈線(M1~M5)之半導體基板1。半導體元件(n溝道型MISFETQn及p溝道型MISFETQp)之形成製程及第1層佈線M1~第5層佈線M5之形成製程與實施方式2一樣，因此省略其說明。
[保護絕緣膜、再佈線及焊墊圖形形成製程等]
如圖25所示，在形成第5層佈線M5之後，再形成第1保護絕緣膜21、第2保護絕緣膜23及第3保護絕緣膜24。前述保護絕緣膜(21、23、24)之層疊膜具有開口部OA1，從開口部OA1露出第5層佈線(Al膜)M5。保護絕緣膜(21、23、24)及開口部OA1能夠以與實施方式2同樣之製程形成。
接下來，在包含上述開口部OA1上之第3保護絕緣膜24上，例如藉由濺鍍法等堆積由Cr膜或Ti/TiN/Ti之層疊膜(Ti類之膜)構成之阻隔膜25，然後，在阻隔膜25上，例如藉由濺鍍法等形成銅之薄膜(銅膜)作為電解電鍍用之Cu籽晶層27。
接下來，在Cu籽晶層27上塗敷光致抗蝕劑膜PR1，並對光致抗蝕劑膜PR1進行曝光及顯影，從而除去焊墊圖形形成區域A30之光致抗蝕劑膜PR1。前述焊墊圖形形成區域A30為包含開口部OA1之區域。
接下來，如圖26所示，在殘存之光致抗蝕劑膜(遮罩)PR1之內部，即焊墊圖形形成區域A30之Cu籽晶層27上，藉由電解電鍍法形成Cu膜(銅膜)30a。接下來，在上述光致抗蝕劑膜PR1之內部，即焊墊圖形形成區域A30之Cu膜30a上，藉由電解電鍍法形成Ni膜(鎳膜)30b。Cu膜30a之膜厚度例如為4~7 μm左右，Ni膜30b之膜厚度為2~4 μm左右。
由於Cu為低電阻，因此宜將Cu膜30a用於焊墊圖形30。而且，藉由在Cu膜30a上形成Ni膜30b，從而能夠保護Cu膜30a，能夠提高Cu膜30a之耐蝕性。
接下來，如圖27所示，除去光致抗蝕劑膜PR1。結果，在焊墊圖形形成區域A30中，Ni膜30b之表面與Cu膜30a及Ni膜30b之側面露出，在焊墊圖形形成區域A30以外之區域，有Cu籽晶層27露出。
接下來，對構成焊墊圖形30之Ni膜30b進行與實施方式2同樣之處理，形成Ni之鈍化膜35。
接下來，如圖28所示，藉由與實施方式2同樣之濕式蝕刻，依序除去焊墊圖形形成區域A30以外之區域之Cu籽晶層27與阻隔膜(Cr膜)25。
由上述Cu之薄膜構成之Cu籽晶層27之蝕刻液，如實施方式2中所詳細說明的，可使用硫酸過氧化氫混合物或硝酸過氧化氫混合物，不僅可溶解Cu，也可溶解Ni。但是，在本實施方式中，由於在Ni膜30b之表面及側面形成有Ni之鈍化膜35，因此能夠防止Ni膜30b被蝕刻(膜損耗)。
結果，可獲得如下效果。
(1)由於可防止Ni膜30b被蝕刻，所以可從開始就將Ni膜30b較薄形成，從而可抑制成本。
(2)因考慮到Ni膜31b之膜損耗而將Ni膜31b較厚形成時，如實施方式2前述，前述膜之應力將變大，與之相比，本實施方式可獲得降低膜應力，減少搬送錯誤以及提高半導體裝置之特性等效果。
(3)而且，由於在焊墊圖形30之側面也形成有Ni之鈍化膜35，因此能夠減少Ni膜30b之側面蝕刻。即，當未形成有Ni之鈍化膜35時，焊墊圖形30之Ni膜30b之側面會曝露於硫酸過氧化氫混合物或硝酸過氧化氫混合物中，因此Ni膜30b之蝕刻(侵蝕)將從上述側面開始。前述侵蝕部成為基點而使焊墊圖形30變得易於剝離。尤其是由於焊墊圖形30之圖形面積小，因此更易於剝離。對此，在本實施方式可減少Ni膜30b之側面蝕刻，從而可降低焊墊圖形30之剝離性。
接下來，在除去焊墊圖形形成區域A30以外之區域之Cu籽晶層27與阻隔膜(Cr膜)25後，如圖29所示，在包含Ni之鈍化膜35上之第3保護絕緣膜24上，例如塗敷感光性聚醯亞胺膜作為表面保護絕緣膜41。接下來，對感光性聚醯亞胺膜進行曝光及顯影，從而選擇性地除去感光性聚醯亞胺膜，由此形成開口部OA2。前述開口部OA2位於焊墊圖形30之上部，並與焊墊區域(Pd)對應。
接下來，除去從開口部OA2露出之Ni之鈍化膜35。除去鈍化膜35可以實施方式2前述之方式，在還原性氣體環境下之電漿處理進行。
接下來，如圖30所示，在開口部OA2之內部之Ni膜31b上，藉由無電解電鍍法(取代電鍍法)形成Au膜33b。Au膜33b之膜厚度為10~200 nm左右。前述Au膜33b之表面成為焊墊區域(突起電極形成區域)Pd。
之後之步驟圖中雖未示出，但與實施方式2同樣，在焊墊區域Pd上形成突起電極BP。例如，在Au膜33b(焊墊區域Pd)上，利用助焊劑等臨時固定焊錫球，並進行焊錫回流處理(回流處理、熱處理)，使焊錫熔融、再固化，從而在焊墊區域Pd上形成由焊錫構成之突起電極BP(請參照圖13)。
[安裝製程]
接下來，根據需要進行探針測試及熔絲編程製程之後，如實施方式2前述切斷半導體基板(晶片)1，且以面朝下接合於佈線基板上。
以上，基於前述實施方式1~3具體說明了由本案發明人完成之發明，但本發明並不限定於上述實施方式1~3，當然能夠在不脫離其主旨之範圍內實施種種變更。
例如，在實施方式1中，形成有兩層佈線層(M1、M2)，而在實施方式2及3中，形成有五層佈線層(M1~M5)，但佈線層之數量並無限制，而且，構成佈線之導電性材料也可以適當變更。
[產業上之可利性]
本發明涉及半導體裝置之製造方法及半導體裝置，尤其可適用於具有Cu-Ni佈線之半導體裝置之製造方法以及具有Cu-Ni佈線之半導體裝置之結構。
1．．．半導體基板
2．．．元件隔離區域
3n．．．源極/漏極區域
3p．．．源極/漏極區域
21．．．第1保護絕緣膜
23．．．第2保護絕緣膜
24．．．第3保護絕緣膜
25．．．阻隔膜
27．．．籽晶層(Cu籽晶層)
30．．．焊墊圖形
30a．．．Cu膜
30b．．．Ni膜
31．．．再佈線
31a．．．Cu膜
31b．．．Ni膜
33．．．焊墊圖形
33a．．．Ni膜
33b．．．Au膜
35．．．Ni之鈍化膜
41．．．表面保護絕緣膜
A30．．．焊墊圖形形成區域
A31．．．再佈線形成區域
A33．．．焊墊圖形形成區域
BP．．．突起電極
G．．．柵極電極
ID1．．．層間絕緣膜
ID1a．．．層間絕緣膜
ID1b．．．佈線槽用絕緣膜
ID2．．．層間絕緣膜
ID2a．．．層疊膜
ID2b．．．層疊膜
ID3(ID3a、ID3b)．．．層間絕緣膜
ID4(ID4a、ID4b)．．．層間絕緣膜
ID5．．．層間絕緣膜
L．．．長度
L1．．．長度
M1．．．第1層佈線
M2．．．第2層佈線
M3．．．第3層佈線
M4．．．第4層佈線
M5．．．第5層佈線
OA1．．．開口部
OA1a．．．開口部
OA2．．．開口部(焊墊圖形形成區域)
P1．．．插塞
P2．．．插塞
P2．．．插塞
P4．．．插塞
P5．．．插塞
Pd．．．焊墊區域
PR1．．．光致抗蝕劑膜
PR2．．．光致抗蝕劑膜
Qn．．．n溝道型MISFET
Qp．．．p溝道型MISFET
W．．．引線
W1．．．寬度
α．．．寬度
圖1係實施方式1中半導體裝置結構之主要部分剖面圖。
圖2係實施方式1中半導體裝置製造製程之主要部分剖面圖。
圖3係接著圖2所示製程之製造製程之主要部分剖面圖，係實施方式1中半導體裝置製造製程之主要部分剖面圖。
圖4係接著圖3所示製程之製造製程之主要部分剖面圖，係實施方式1中半導體裝置製造製程之主要部分剖面圖。
圖5係實施方式1中半導體裝置製造製程之主要部分平面圖。
圖6係接著圖4所示製程之製造製程之主要部分剖面圖，係實施方式1中半導體裝置製造製程之主要部分剖面圖。
圖7係接著圖6所示製程之製造製程之主要部分剖面圖，係實施方式1中半導體裝置製造製程之主要部分剖面圖。
圖8係實施方式1中半導體裝置製造製程之主要部分平面圖。
圖9係接著圖7所示製程之製造製程之主要部分剖面圖，係實施方式1中半導體裝置製造製程之主要部分剖面圖。
圖10係接著圖9所示製程之製造製程之主要部分剖面圖，係實施方式1中半導體裝置製造製程之主要部分剖面圖。
圖11係接著圖10所示製程之製造製程之主要部分剖面圖，係實施方式1中半導體裝置製造製程之主要部分剖面圖。
圖12係接著圖11所示製程之製造製程之主要部分剖面圖，係實施方式1中半導體裝置製造製程之主要部分剖面圖。
圖13係實施方式2中半導體裝置結構之主要部分剖面圖。
圖14係實施方式2中半導體裝置製造製程之主要部分剖面圖。
圖15係接著圖14所示製程之製造製程之主要部分剖面圖，係實施方式2中半導體裝置製造製程之主要部分剖面圖。
圖16係接著圖15所示製程之製造製程之主要部分剖面圖，係實施方式2中半導體裝置製造製程之主要部分剖面圖。
圖17係接著圖16所示製程之製造製程之主要部分剖面圖，係實施方式2中半導體裝置製造製程之主要部分剖面圖。
圖18係接著圖17所示製程之製造製程之主要部分剖面圖，係實施方式2中半導體裝置製造製程之主要部分剖面圖。
圖19係接著圖18所示製程之製造製程之主要部分剖面圖，係實施方式2中半導體裝置製造製程之主要部分剖面圖。
圖20係接著圖19所示製程之製造製程之主要部分剖面圖，係實施方式2中半導體裝置製造製程之主要部分剖面圖。
圖21係接著圖20所示製程之製造製程之主要部分剖面圖，係實施方式2中半導體裝置製造製程之主要部分剖面圖。
圖22係接著圖21所示製程之製造製程之主要部分剖面圖，係實施方式2中半導體裝置製造製程之主要部分剖面圖。
圖23係接著圖22所示製程之製造製程之主要部分剖面圖，係實施方式2中半導體裝置製造製程之主要部分剖面圖。
圖24係實施方式2中半導體裝置之其他結構之主要部分剖面圖。
圖25係實施方式3中半導體裝置製造製程之主要部分剖面圖。
圖26係接著圖25所示製程之製造製程之主要部分剖面圖，係實施方式3中半導體裝置製造製程之主要部分剖面圖。
圖27係實施方式3中半導體裝置製造製程之主要部分剖面圖，係接著圖26所示製程之製造製程之主要部分剖面圖。
圖28係接著圖27所示製程之製造製程之主要部分剖面圖，係實施方式3中半導體裝置製造製程之主要部分剖面圖。
圖29係接著圖28所示製程之製造製程之主要部分剖面圖，係實施方式3中半導體裝置製造製程之主要部分剖面圖。
圖30係接著圖29所示製程之製造製程之主要部分剖面圖，係實施方式3中半導體裝置製造製程之主要部分剖面圖。
21．．．第1保護絕緣膜
23．．．第2保護絕緣膜
25．．．阻隔膜
27．．．籽晶層(Cu籽晶層)
31．．．再佈線
31a．．．Cu膜
31b．．．Ni膜
33．．．焊墊圖形
33a．．．Ni膜
33b．．．Au膜
35．．．Ni之鈍化膜
A31．．．再佈線形成區域
ID2．．．層間絕緣膜
M2．．．第2層佈線
OA1．．．開口部
OA2．．．開口部(焊墊圖形形成區域)

Claims (32)

  1. 一種半導體裝置之製造方法，其特徵在於，包括以下製程(a)至製程(f)：製程(a)，即在基板之上方形成由導電性膜構成之第1佈線之製程；製程(b)，即在前述第1佈線上形成第1絕緣膜之製程，其中，前述第1絕緣膜中露出前述第1佈線之第1區域；製程(c)，即形成從前述第1佈線之前述第1區域延伸到前述第1絕緣膜上之第2佈線之製程，並且藉由以下之製程(c1)至製程(c4)形成由第1銅膜、第2銅膜及鎳膜構成之前述第2佈線；製程(c1)，即在前述第1區域及前述第1絕緣膜上形成以銅為主成分之第1銅膜之製程；製程(c2)，即在前述第1銅膜上形成將前述第2佈線之形成區域開口之第1遮罩之製程；製程(c3)，即在前述第2佈線之形成區域之前述第1銅膜上藉由電鍍成長而形成以銅為主成分之第2銅膜之製程；製程(c4)，即在前述第2銅膜上形成以鎳為主成分之第1鎳膜之製程；製程(d)，即在前述第2佈線上之焊墊區域形成以金為主成分之金膜之製程；製程(e)，即在前述製程(d)後除去前述第1遮罩，並 對前述第1鎳膜實施鈍化處理，從而在前述第1鎳膜之表面形成鎳鈍化膜之製程，以及製程(f)，即在前述製程(e)後對前述第1銅膜進行蝕刻之製程。
  2. 如請求項1之半導體裝置之製造方法，其中在前述製程(c)與前述製程(d)之間執行製程(g)，前述製程(g)包括：製程(g1)，即在前述第1鎳膜及前述第1遮罩上形成第2遮罩之製程，前述第2遮罩具有使位於前述第2佈線上之前述焊墊區域露出之開口；及製程(g2)，即在前述焊墊區域藉由電鍍成長而形成以鎳為主成分之第2鎳膜之製程，前述製程(d)係在前述第2鎳膜上形成前述金膜之製程，前述製程(e)係在前述製程(d)後除去前述第1遮罩及前述第2遮罩，並對前述第1鎳膜及前述第2鎳膜實施鈍化處理，從而在前述第1鎳膜之表面及前述第2鎳膜之側面形成鎳鈍化膜之製程。
  3. 如請求項2之半導體裝置之製造方法，其中前述焊墊區域是包括前述第2佈線之端部及其周邊之區域。
  4. 如請求項1之半導體裝置之製造方法，其中前述製程(e)之鈍化處理係藉由使前述第1鎳膜與含有過氧化氫水之處理液接觸而進行。
  5. 如請求項4之半導體裝置之製造方法，其中前述處理液 是含有氨和前述過氧化氫水之處理液。
  6. 如請求項5之半導體裝置之製造方法，其中前述處理液至少加熱到25℃後使用。
  7. 如請求項1之半導體裝置之製造方法，其中前述製程(e)之鈍化處理係藉由在氧化性氣體環境中對前述第1鎳膜進行電漿處理而進行的。
  8. 如請求項1之半導體裝置之製造方法，其中前述製程(f)之蝕刻是使用含有硫酸和過氧化氫水之溶液或者含有硝酸和過氧化氫水之溶液來進行的。
  9. 如請求項1之半導體裝置之製造方法，其中前述製程(c1)係在前述第1區域及前述第1絕緣膜上形成阻隔膜之後，在前述阻隔膜上形成前述第1銅膜之製程。
  10. 如請求項9之半導體裝置之製造方法，其中前述阻隔膜具有以鉻為主成分之鉻膜或者以鈦為主成分之鈦膜。
  11. 如請求項1之半導體裝置之製造方法，其中前述第1佈線是具有以鋁為主成分之鋁膜之佈線。
  12. 如請求項1之半導體裝置之製造方法，其包括製程(h)，即經由導線將前述焊墊區域之金膜與安裝基板之外部端子進行連接之製程。
  13. 一種半導體裝置之製造方法，其特徵在於，包括以下製程：製程(a)，即在基板之上方形成第1導電性膜之製程；製程(b)，即在前述第1導電性膜上形成第1絕緣膜之 製程，其中，前述第1絕緣膜中露出前述第1導電性膜之第1區域；製程(c)，即在前述第1導電性膜之第1區域及前述第1絕緣膜上形成第2導電性膜之製程，並且藉由製程(c1)至製程(c4)形成由第1銅膜、第2銅膜及鎳膜構成之前述第2導電性膜；製程(c1)，即在前述第1區域及前述第1絕緣膜上形成以銅為主成分之第1銅膜之製程；製程(c2)，即在前述第1銅膜上形成將前述第2導電性膜之形成區域開口之第1遮罩之製程；製程(c3)，即在前述第2導電性膜之形成區域之前述第1銅膜上藉由電鍍成長而形成以銅為主成分之第2銅膜之製程；製程(c4)，即在前述第2銅膜上形成以鎳為主成分之鎳膜之製程；製程(d)，即在前述製程(c)後除去前述第1遮罩，並對前述鎳膜實施鈍化處理，從而在前述鎳膜之表面形成鎳鈍化膜之製程；製程(e)，即在前述製程(d)後對前述第1銅膜進行蝕刻之製程；製程(f)，即除去前述第2導電性膜之焊墊區域上之前述鈍化膜之製程；以及製程(g)，即在前述製程(f)後，在前述焊墊區域形成以金為主成分之金膜之製程。
  14. 如請求項13之半導體裝置之製造方法，其中前述製程(f)係藉由在還原性氣體環境中之電漿處理來除去前述焊墊區域上之前述鈍化膜之製程。
  15. 如請求項14之半導體裝置之製造方法，其中在前述還原性氣體環境中之電漿處理為氫電漿處理。
  16. 如請求項14之半導體裝置之製造方法，其中前述還原性氣體環境中之電漿處理為氨電漿處理。
  17. 如請求項13之半導體裝置之製造方法，其中在前述製程(e)與前述製程(f)之間，具有製程(h)，即在前述第2導電性膜上形成具有使前述焊墊區域露出之開口之第2絕緣膜之製程，前述製程(f)係將前述第2絕緣膜作為掩模，以除去前述焊墊區域上之前述鈍化膜之製程。
  18. 如請求項13之半導體裝置之製造方法，其中在前述製程(g)之後，具有製程(i)，即在前述焊墊區域之前述金膜上形成突起電極之製程。
  19. 如請求項18之半導體裝置之製造方法，其中前述第2導電性膜是將前述第1導電性膜之第1區域與前述突起電極進行電連接之佈線。
  20. 如請求項18之半導體裝置之製造方法，其中前述第2導電性膜為前述突起電極之基底層。
  21. 如請求項13之半導體裝置之製造方法，其中前述製程(d)之鈍化處理係藉由使前述第1鎳膜與含有過氧化氫水之處理液接觸而進行的。
  22. 如請求項21之半導體裝置之製造方法，其中前述處理液 為含有氨和前述過氧化氫水之處理液。
  23. 如請求項22之半導體裝置之製造方法，其中前述處理液至少加熱到25℃後使用。
  24. 如請求項13之半導體裝置之製造方法，其中前述製程(d)之鈍化處理係藉由在氧化性氣體環境中對前述第1鎳膜進行電漿處理而進行的。
  25. 如請求項13之半導體裝置之製造方法，其中前述製程(e)之蝕刻是使用含有硫酸和過氧化氫水之溶液或者含有硝酸和過氧化氫水之溶液來進行的。
  26. 一種半導體裝置，其特徵在於，具有：(a)第1佈線，前述第1佈線由配置在基板上方之導電性膜構成；(b)第1絕緣膜，前述第1絕緣膜配置在前述第1佈線上，且具有將前述第1佈線之第1區域露出之開口部；(c)第2佈線，前述第2佈線從前述導電性膜之第1區域延伸到前述第1絕緣膜上，且具有以銅為主成分之銅膜(c1)及配置在前述銅膜上且以鎳為主成分之第1鎳膜(c2)；(d)以金為主成分之金膜，前述金膜位於前述第2佈線之焊墊區域上且配置在前述第1鎳膜上；以及(e)鎳鈍化膜，前述鎳鈍化膜配置在前述第2佈線之前述第1鎳膜上，其中，在前述第1鎳膜之表面形成有前述鈍化膜和前 述金膜，且前述半導體裝置具有：第2鎳膜，前述第2鎳膜位於前述第2佈線之前述焊墊區域上，且配置在前述第1鎳膜與前述金膜之間，並且，在前述第2鎳膜之側面也配置有前述鎳鈍化膜。
  27. 如請求項26之半導體裝置，其中前述焊墊區域為包括前述第2佈線之端部及其周邊之區域，且前述第2鎳膜覆蓋前述第2佈線之側面。
  28. 如請求項26之半導體裝置，其中前述鎳鈍化膜係在使用含有氨和過氧化氫水之蝕刻液進行蝕刻之蝕刻過程中，蝕刻速率為小於等於使用前述蝕刻液對鎳之自然氧化膜進行蝕刻時之蝕刻速率之百分之一之膜。
  29. 如請求項26之半導體裝置，其具有：導線，前述導線連接前述焊墊區域之金膜與安裝基板之外部端子。
  30. 一種半導體裝置，其特徵在於，具有：(a)第1導電性膜，前述第1導電性膜配置在基板之上方；(b)第1絕緣膜，前述第1絕緣膜配置在前述第1導電性膜上，且具有將前述第1導電性膜之第1區域露出之開口部；(c)第2導電性膜，前述第2導電性膜配置在前述第1 導電性膜之第1區域及前述第1絕緣膜上，且具有以銅為主成分之銅膜(c1)及配置在前述銅膜上且以鎳為主成分之鎳膜(c2)；(d)第2絕緣膜，前述第2絕緣膜具有使前述第2導電性膜之焊墊區域露出之開口；(e)突起電極，前述突起電極位於前述第2導電性膜之焊墊區域上且配置在前述鎳膜之上方；以及(f)鎳鈍化膜，前述鎳鈍化膜配置在由前述鎳膜與前述第2絕緣膜所包夾之區域內。
  31. 如請求項30之半導體裝置，其中前述第2導電性膜是將前述第1導電性膜之第1區域與前述突起電極進行電連接之佈線。
  32. 如請求項30之半導體裝置，其中前述第2導電性膜是前述突起電極之基底層。
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