KR100687548B1 - 반도체 웨이퍼 제조 방법, 반도체 장치 제조 방법 및 칩 사이즈의 반도체 웨이퍼 패키지 제조 방법 - Google Patents

반도체 웨이퍼 제조 방법, 반도체 장치 제조 방법 및 칩 사이즈의 반도체 웨이퍼 패키지 제조 방법 Download PDF

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고바야시쓰요시
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신꼬오덴기 고교 가부시키가이샤
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Abstract

본 발명은 그 정상면에 니켈, 팔라듐 및 금 막이 연속적으로 형성되거나 도금 솔더(solder)막이 형성된 원주형 전극이 설치된 반도체 웨이퍼에 관한 것이다. 이러한 반도체 웨이퍼는 원주형 전극이 설치된 칩 사이즈 반도체 장치를 제조하는데 바람직하게 이용될 수 있는데, 여기서 원주형 전극에는 솔더볼(solder ball)과 같은 외부 접속 단자가 접착된다. 또한, 도금에 의하여 반도체 웨이퍼 및 반도체 장치를 제조하는 방법이 개시된다.
원주형 전극, 웨이퍼, 반도체 장치

Description

반도체 웨이퍼 제조 방법, 반도체 장치 제조 방법 및 칩 사이즈의 반도체 웨이퍼 패키지 제조 방법{SEMICONDUCTOR WAFER AND SEMICONDUCTOR DEVICE PROVIDED WITH COLUMNAR ELECTRODES AND METHODS OF PRODUCING THE WAFER AND DEVICE}
도 1 은 본 발명의 반도체 웨이퍼의 일실시예를 도시하는 개략도.
도 2 는 도 1 의 반도체 웨이퍼의 A 로 표시된 부분의 확대도.
도 3a 내지 3d 는 도 1 및 도 2 에 도시된 반도체 웨이퍼를 제조하는 방법을 도시하는 공정흐름도.
도 4 는 본 발명의 반도체 웨이퍼의 다른 실시예를 도시하는 개략도.
도 5 는 본 발명의 원주형 전극의 일례를 도시하는, 도 4 의 반도체 웨이퍼의 B 로 표시된 부분의 확대도.
도 6 은 본 발명의 외부 접속 단자가 설치된 원주형 전극의 단면도.
도 7 은 본 발명의 원주형 전극의 다른 예의 단면도.
도 8 은 본 발명의 원주형 전극의 또 다른 예의 단면도.
도 9a 내지 9d 는 도 4 및 5에 도시된 반도체 웨이퍼를 제조하는 방법을 도시하는 공정흐름도.
도 10a 및 10b 는 본 발명의 반도체 웨이퍼에 사용된 원주형 전극의 사시도.
도 11a 내지 11g 는 원주형 전극이 설치된 반도체 웨이퍼를 제조하는 방법을 도시하는 개략 공정흐름도.
도 12a 및 12b 는 원주형 전극이 설치된 반도체 웨이퍼의 봉합을 도시하는 개략 단면도.
＊ 도면의 주요부분에 대한 부호의 설명 ＊
10 : 반도체 웨이퍼 14 : 패시베이션막
16 : 절연막 24 : 원주형 전극
20, 26 : 레지스트 패턴 27 : 패턴된 배선
28 : 봉합층 41 : 도금막부
42 : 니켈막 44 : 팔라듐막
46 : 금막 47 : 솔더막
본 발명은, 웨이퍼로부터 잘라진 칩의 크기와 거의 동일한 크기를 갖는 반도체 장치인 소위 칩사이즈 패키지(CSP)를 제조하는데 사용되는, 원주형 전극이 설치된 반도체 웨이퍼 및 그 제조방법에 관한 것이다. 본 발명은 또한 원주형 전극이 설치된 반도체장치 및 그 제조방법에 관한 것이다.
도 11a 내지 11g 는 칩사이즈 패키지를 제조하는데 사용되는, 원주형 전극이 설치된 반도체 웨이퍼를 제조하는 방법을 도시한다. 도 11a 는 전극단자(12) (도면에는 그 중 하나만이 도시됨) 및 패시베이션(passivation)막(14)이 형성된 반도체 웨이퍼의 부분 확대 단면도이다. 폴리이미드와 같은 재료가 전극단자(12) 및 패시베이션 막(14)상에 코팅되며, 그 다음에 코팅막을 패터닝하여 전극단자(12)를 노출시키는 절연층(16)을 형성한다 (도 11b). 노출된 전극단자(12) 및 절연층(16)을 덮도록, 도금용 전원층으로서 작용하는 도전층(18)을 스퍼터링에 의하여 형성한다. 레지스트 재료를 도전층(18)에 적층하여 레지스트막을 형성하며, 그 다음에 패터닝하여 배선 패턴 형성용 레지스트 패턴(20)을 형성한다 (도 11d). 레지스트 패턴(20)을 마스크로 하여 도전층(18)을 구리로 전기 도금함으로써 패턴된 구리층(22)을 형성한다 (도11e). 패턴된 구리층(22)은 일단이 하부 도전층(18)을 통하여 전극단자(12)에 접속되며, 타단에 원주형 전극이 형성될 패드부(23)를 갖는다.
이어서, 레지스트 패턴(20)을 제거하고, 패드부(23) 상에 원주형 전극을 형성하기 위한 개구(26a)를 갖는 다른 레지스트 패턴(26)을 형성한다. 레지스트 패턴(26) 막은 이어서 형성될 원주형 전극의 높이보다 다소 큰 두께를 갖는다. 노출된 패드부(23)를 구리로 전기 도금함으로써 개구(26a) 내에 원주형 전극(24)을 형성하며, 형성된 원주형 전극(24)은 100㎛ 정도의 높이를 갖는다. 원주형 전극(24)은, 도 11f 에 도시하지는 않았지만, 그 정상면에 도금된 니켈 및 팔라듐 막과 같은 도금막을 갖는다. 레지스트 패턴(26)을 제거하고 노출된 도전층(18)을 식각 및 제거하여, 구리층(22) 및 하부 도전층(18)으로 이루어지는 패턴된 배선 (27)을 제공한다 (도 11g).
이런 식으로, 그 표면 상에, 일단이 전극단자(12)에 접속되고 타단에 원주형 전극(24)을 갖는 많은 수의 패턴된 배선(27)을 형성한 반도체 웨이퍼(10)를 얻게 된다.
도 12a 및 12b 는 원주형 전극(24)이 형성된 반도체 웨이퍼(10)를 수지로 봉합하는 방법을 도시한다. 원주형 전극(24)을 갖는 면이 위로 향하도록 반도체 웨이퍼(10)를 하부 몰드(31) 상에 놓는다. 봉합용 수지재료(28)를 웨이퍼(10)로 공급한 후에, 도 12a 에 도시된 바와 같이, 클램핑 면에 부착된 봉합막(30)을 갖는 상부 몰드(32)와 하부 몰드(31) 사이에서 수지 재료(28)와 함께 웨이퍼(10)를 클램핑한다. 이러한 클램핑에 의하여, 몰드 수지가 반도체 웨이퍼(10)의 전극 형성면 상에 퍼져서, 도 12b 에 도시된 바와 같이, 웨이퍼를 봉합한다. 봉합 후에, 봉합막(30)이 부착된 웨이퍼(10)를 몰드(31, 32)로부터 제거하고 막(30)을 웨이퍼(10)로부터 박리한다. 이어서, 솔더볼과 같은 장착용 단자(도시되지 않음)를 원주형 전극(24)의 정상면에 접착시키고, 반도체 웨이퍼(10)를 개별 칩으로 절단하여 칩사이즈 패키지를 제공한다.
전술한 방법에서, 반도체 웨이퍼(10)의 봉합 중에 원주형 전극(24)의 정상면을 막(30)으로 덮어서 봉합 수지(28)가 원주형 전극(24)의 정상면에 부착하는 것을 방지한다. 그러나, 원주형 전극(24)의 높이가 균일하지 않기 때문에, 예컨대 봉합 수지가 봉합 중에 원주형 전극(24)의 정상면과 봉합막(30) 사이에 침입할 수도 있으며, 원주형 전극(24)의 정상면에 남아서 고착될 수도 있다.
봉합 후에, 수지를 막(30)에 부착하여 봉합된 반도체 웨이퍼(10)로부터 봉합막(30)을 박리함으로써, 원주형 전극의 정상면에 남겨진 수지를 제거한다. 그러나, 봉합된 반도체 웨이퍼(10)로부터 봉합막(30)을 박리시키는 것만으로는, 원주형 전극(24)의 정상면에 남겨진 수지를 완전히 제거하지는 못한다. 원주형 전극(24)의 정상면은 솔더볼과 같은 접착용 단자를 장착하기 위한 접착면이며, 원주형 전극(24)의 정상면에 부착된 수지는 원주형 전극(24)을 단자에 접착할 때 문제를 일으킨다. 이 때문에, 예컨대 블래스팅(blasting)에 의하여 봉합막(30)을 박리한 후에, 원주형 전극(24)의 정상면을 세정한다.
그러나, 이러한 세정에 의해서는 원주형 전극(24)의 정상면에 남겨진 수지를 항상 완전히 제거할 수는 없으며, 원주형 전극(24)의 정상면으로부터 수지를 완전히 제거하기 위한 과도한 세정은 봉합 수지의 열화와 같은 바람직하지 않은 문제를 일으킨다.
이와 같이, 원주형 전극이 설치된 반도체 웨이퍼를 제조하는 종래의 방법에서는, 원주형 전극의 정상면에 봉합 수지가 남겨져서 원주형 전극과 장착용 단자의 접착을 방해한다는 문제가 있었다.
본 발명은 전술한 종래의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 장착용 단자에 만족스럽게 접착될 수 있으며 높은 신뢰성을 갖는 칩사이즈 패키지를 제공할 수 있는, 원주형 전극이 설치된 반도체 웨이퍼, 및 이러한 반도체 웨이퍼의 제조에 적합한 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 원주형 전극이 설치된 반도체 웨이퍼를 사용하여 제조된 반도체 장치 및 이 장치의 제조에 적합한 방법을 제공하는 것이다.
따라서, 일 실시형태로서, 본 발명에 따른 원주형 전극이 설치된 반도체 웨이퍼는, 그 표면에 형성된 전극 단자, 상기 전극 단자의 정상면을 노출하도록 형성된 절연막, 상기 절연막 상에 형성되며 일단이 상기 전극 단자에 접속되고 타단에 원주형 전극이 형성된 패턴된 배선, 및 상기 원주형 전극의 정상면을 노출시키면서 상기 웨이퍼의 전극 형성면을 덮도록 형성된 봉합층을 구비하고, 상기 원주형 전극의 정상부에는 도금된 니켈이나 니켈 합금, 팔라듐 및 금 막이 연속적으로 형성된다.
상기 도금된 팔라듐막은 0.2㎛ 이하의 두께를 가지며, 상기 도금된 금막은 0.001 내지 0.1㎛ 의 두께를 갖는 것이 바람직하다.
상기 도금된 팔라듐막은 0.05 내지 0.1㎛ 의 두께를 가지며, 상기 도금된 금막은 0.01 내지 0.05㎛ 의 두께를 갖는 것이 더욱 바람직하다.
다른 실시형태로서, 전술한 바와 같은, 원주형 전극이 형성된 반도체 웨이퍼는 본 발명의 반도체 웨이퍼를 제조하는 방법에 의해 제조되는데, 이 방법은, 상기 전극 단자가 형성된 반도체 웨이퍼의 표면 상에 상기 전극 단자의 정상부를 노출시키도록 절연층을 형성하는 단계; 상기 전극 단자 및 상기 절연층 상에 도전층을 형성하는 단계; 상기 도전층 상에 레지스트 패턴을 형성하는 단계; 상기 레지스트 패턴을 마스크로 사용하고 상기 도전층을 전원층으로 사용하여 상기 도전층을 구리로 도금함으로써, 일단이 하부 도전층을 통하여 상기 전극 단자에 접속된 패턴된 구리층을 형성하는 단계; 상기 레지스트 패턴을 제거하는 단계; 상기 패턴된 구리층 및 상기 도전층 상에, 상기 패턴된 구리층의 타단에 원주형 전극 형성용 개구를 갖는 다른 레지스트 패턴을 형성하는 단계; 상기 도전층을 전원층으로 사용하여 도금함으로써, 상기 개구 내의 상기 구리층의 상기 타단에 구리의 원주형 전극을 형성하는 단계; 상기 원주형 전극의 정상면에 도금된 니켈막이나 도금된 니켈 합금막을 형성하는 단계; 상기 니켈막 또는 니켈 합금막 상에 도금된 팔라듐막 및 도금된 금막을 연속하여 형성하는 단계; 상기 다른 레지스트 패턴을 제거하는 단계; 상기 노출된 도전층을 제거하는 단계; 및 상기 원주형 전극의 정상부의 상기 금막을 노출시키도록 상기 웨이퍼의 전극 단자 형성면을 봉합하는 단계를 구비한다.
또 다른 실시형태로서, 본 발명에 따른 원주형 전극이 형성된 반도체 웨이퍼는, 웨이퍼의 표면에 형성된 복수의 전극 단자, 상기 전극 단자의 정상면을 노출시키도록 형성된 절연층, 상기 절연층 상에 형성되며 각각의 일단이 상기 전극 단자에 접속되고 타단에 원주형 전극이 형성된 복수의 패턴된 배선, 및 상기 원주형 전극의 정상면을 노출시키면서 상기 웨이퍼의 전극 형성면을 덮도록 형성된 봉합층을 구비하고, 상기 원주형 전극에는 그 정상부에 도금된 솔더막이 형성된다.
상기 도금된 솔더막은 상기 봉합층의 외부 표면으로 돌출하며, 상기 도금된 솔더막이 형성된 상기 원주형 전극의 하부 막과 상기 도금된 솔더막 사이의 계면이 상기 봉합층의 외부 표면 아래에 위치하는 것이 바람직하다.
도금된 니켈막 또는 도금된 니켈 합금막이 상기 도금된 솔더막의 하부 층으로서 형성되는 것이 바람직하다.
도금된 팔라듐막이 상기 도금된 솔더막의 하부 층으로서 형성되고, 도금된 니켈막 또는 도금된 니켈 합금막이 상기 도금된 팔라듐막의 하부 층으로서 형성되 는 것이 또한 바람직하다.
또한, 도금된 금막이 상기 도금된 솔더막의 하부 층으로서 형성되고, 도금된 니켈막 또는 도금된 니켈 합금막이 상기 도금된 금막의 하부 층으로서 형성되는 것이 바람직하다.
또한, 도금된 금막이 상기 도금된 솔더막의 하부 층으로서 형성되고, 도금된 팔라듐막이 상기 도금된 금막의 하부 층으로서 형성되며, 도금된 니켈막 또는 도금된 니켈 합금막이 상기 팔라듐막의 하부 층으로서 형성되는 것이 바람직하다.
또 다른 실시형태로서, 전술한 바와 같은 원주형 전극이 형성된 반도체 웨이퍼는 본 발명의 반도체 웨이퍼 제조방법에 의하여 제조되는데, 이 방법은, 상기 전극 단자가 형성된 반도체 웨이퍼의 표면 상에 상기 전극 단자의 정상부를 노출시키도록 절연층을 형성하는 단계; 상기 전극 단자 및 상기 절연층 상에 도전층을 형성하는 단계; 상기 도전층 상에 레지스트 패턴을 형성하는 단계; 상기 레지스트 패턴을 마스크로 사용하고 상기 도전층을 전원층으로 사용하여 상기 도전층을 구리로 도금함으로써, 일단이 하부 도전층을 통하여 상기 전극 단자에 접속된 패턴된 구리층을 형성하는 단계; 상기 레지스트 패턴을 제거하는 단계; 상기 패턴된 구리층 및 상기 도전층 상에, 상기 패턴된 구리층의 타단에 원주형 전극 형성용 개구를 갖는 다른 레지스트 패턴을 형성하는 단계; 상기 도전층을 전원층으로 사용하여 도금함으로써, 상기 개구 내의 상기 구리층의 상기 타단에 원주형 전극의 구리부를 형성하는 단계; 상기 원주형 전극의 상기 구리부의 정상면에 도금막을 형성하는 단계; 상기 도금막의 정상부에 도금된 솔더막을 형성하는 단계; 상기 다른 레지스트 패턴을 제거하는 단계; 상기 노출된 도전층을 제거하는 단계; 및 상기 도금된 솔더막의 정상부를 노출시키도록 상기 웨이퍼의 전극 단자 형성면을 봉합하는 단계를 구비한다.
또 다른 실시형태로서, 본 발명은, 많은 수의 반도체 장치가 제조되는 반도체 웨이퍼로부터 분리된 기판과 같은 반도체 기판의 표면에 형성된 복수의 전극 단자, 상기 전극 단자의 정상면을 노출시키도록 형성된 절연층, 상기 절연층 상에 형성되며 각각의 일단이 상기 전극 단자에 접속되고 타단에 원주형 전극이 형성된 복수의 패턴된 배선, 상기 원주형 전극의 정상부에 접착되는 외부 접속 단자, 및 상기 외부 접속 단자를 노출시키면서 상기 반도체 기판의 전극 형성면을 덮도록 형성된 봉합층을 구비하고, 상기 원주형 전극의 정상부와 상기 외부 접속 단자 사이의 계면은 상기 봉합층의 외부 표면 아래에 위치하는 것을 특징으로 하는 반도체 장치를 제공한다.
본 발명의 반도체 장치는, 상기 전극 단자가 형성된 반도체 웨이퍼의 표면 상에 상기 전극 단자의 정상부를 노출시키도록 절연층을 형성하는 단계; 상기 전극 단자 및 상기 절연층 상에 도전층을 형성하는 단계; 상기 도전층 상에 레지스트 패턴을 형성하는 단계; 상기 레지스트 패턴을 마스크로 사용하고 상기 도전층을 전원층으로 사용하여 상기 도전층을 구리로 도금함으로써, 일단이 하부 도전층을 통하여 상기 전극 단자에 접속된 패턴된 구리층을 형성하는 단계; 상기 레지스트 패턴을 제거하는 단계; 상기 패턴된 구리층 및 상기 도전층 상에, 상기 패턴된 구리층의 타단에 원주형 전극 형성용 개구를 갖는 다른 레지스트 패턴을 형성하는 단계; 상기 도전층을 전원층으로 사용하여 도금함으로써, 상기 개구 내의 상기 구리층의 상기 타단에 원주형 전극의 구리부를 형성하는 단계; 상기 원주형 전극의 상기 구리부의 정상면에 도금막을 형성하는 단계; 상기 도금막의 정상부에 도금된 솔더막을 형성하는 단계; 상기 다른 레지스트 패턴을 제거하는 단계; 상기 노출된 도전층을 제거하는 단계; 상기 도금된 솔더막의 정상부를 노출시키도록 상기 웨이퍼의 전극 단자 형성면을 봉합함으로써, 원주형 전극이 형성된 반도체 웨이퍼를 제공하는 단계; 상기 원주형 전극의 상기 도금된 솔더막의 정상부에 외부 접속 단자를 접착하는 단계; 및 상기 웨이퍼를 개별 칩으로 절단하는 단계를 구비하는 방법에 의하여 제조될 수 있다.
이 분야에서 통상의 지식을 가진 자라면, 본 발명의 상기 목적 및 다른 목적과 이점들을 첨부 도면을 참조하여 기재된 이하의 상세한 설명으로부터 잘 이해할 수 있을 것이다.
도 1 및 2 를 참조하여, 원주형 전극을 특징으로 하는, 본 발명의 반도체 웨이퍼의 일실시예를 설명한다. 이 반도체 웨이퍼는 원주형 전극의 정상부에 연속하여 형성된 도금된 막들을 제외하고는 앞에서 기술한 종래의 반도체 웨이퍼의 구성과 동일하다. 따라서, 이하의 기재는 주로 원주형 전극의 정상부의 도금된 막들에 연관된 구조를 다룰 것이며, 도 11 을 참조하여 앞에서 설명한 종래의 반도체 웨이퍼와 동일한 구성요소들에는 동일한 참조번호를 붙인다.
본 발명에 따른 원주형 전극(24)이 설치된 전체 반도체 웨이퍼(10)를 개략적으로 도시하는 도 1 과, 도 1 에서 A 로 표시된 부분의 부분확대도인 도 2 에 도시된 바와 같이, 본 발명의 반도체 웨이퍼(10)는, 그 위에 형성된 전극단자(도시되지 않음)를 노출시키도록 웨이퍼의 표면 상에 형성된 패시베이션막(14), 전극단자의 정상부를 노출시키도록 형성된 절연막(16), 절연막(16) 상에 형성되며 각각의 일단이 전극단자에 접속되며 타단에 원주형 전극(24)이 형성된 패턴된 배선(27), 및 원주형 전극(24)의 정상면을 노출시키면서 웨이퍼의 전극 형성면을 덮도록 형성된 봉합층(28)을 구비한다. 도시된 바와 같이, 인접한 원주형 전극(24) 사이의 모든 공간을 봉합층(28)의 수지로 채우며, 이 수지는 웨이퍼(10)의 전극 형성면을 봉합한다.
본 실시예의 반도체 웨이퍼(10)의 특성은 구리부(40)를 주 도전부로서 갖고 이 구리부(40) 위에 위치한 도금막부(41)를 갖는 원주형 전극(24)에 있는데, 여기서 도금막부(41)는 상기 구리부(40) 정상부의 도금된 니켈막(또는 니켈 합금막)(42), 상기 니켈막(42)상의 도금된 팔라듐막(44) 및 상기 팔라듐막(44) 상의 도금된 금막(46)으로 이루어진다.
원주형 전극의 구리부(40)의 정상부에 도금된 막을 형성하는 것은 종래의 기술이다. 예컨대, 니켈과 금의 두개의 막 또는 니켈과 팔라듐의 두개의 막이 형성된 원주형 전극은 공지되어 있다. 이러한 두개의 금속막이 형성된 종래의 원주형 전극과는 달리, 본 발명의 원주형 전극에는 니켈, 팔라듐 및 금의 세개의 금속막을 형성한다. 본 발명에서, 구리부(40)와 상기 구리부(40) 상에 연속적으로 형성된 니켈막(42), 팔라듐막(44) 및 금막(46)으로 이루어진 도금막부(41)를 갖는 원주형 전극(24)에 의해, 웨이퍼(10)는, 웨이퍼를 기판에 장착하기 위한 솔더볼과 같은 외부 접속 단자에 충분히 접착할 수 있는 원주형 전극을 얻을 수 있다.
종래의 원주형 전극에는 그 정상부에, 전술한 바와 같이, 소위 배리어 금속으로서 작용하는 니켈과 팔라듐 또는 니켈과 금의 두개의 금속막이 형성되어 있다. 니켈막은 솔더(외부 접속 단자용 물질)의 확산을 방지하기 위한 것이며, 팔라듐이나 금막은 솔더에 의한 원주형 전극의 습윤성(wettability)을 향상시켜서 원주형 전극에 솔더를 강하게 접착시키기 위한 것이다. 이러한 형태의 두개의 막이 형성된 원주형 전극에 있어서, 팔라듐이나 금막은, 전극에 대하여 솔더가 충분히 접착되도록, 0.1㎛ 이상의 두께(예컨대, 금막에 대하여는 0.1 내지 0.15㎛, 팔라듐막에 대하여는 0.2㎛ 이상)를 가져야 한다. 그러나, 금뿐만 아니라 팔라듐도 비싸다. 또한, 팔라듐은 솔더 습윤성의 향상에 관하여 효과가 빈약하고, 금은 특히 보다 큰 두께에서, 솔더 리플로우 중에 Au-Sn 합금의 형성으로 인하여 원주형 전극에 대한 솔더의 접착을 약화시킬 수 있다.
이와는 대조적으로, 전술한 본 발명의 실시예에서와 같이 도금막부(41)가 도금된 니켈막(또는 니켈 합금막)(42), 도금된 팔라듐막(44) 및 도금된 금막(46)의 3 층 구조를 갖는 경우에는, 팔라듐막(44)이 2 층 구조의 도금막부의 경우의 팔라듐층의 두께의 대략 반정도인 0.2㎛ 이하, 바람직하게는 0.05 내지 0.1㎛ 의 두께를 가질 수도 있다. 본 발명의 3 층 구조에서, 금막(46)은 또한 0.001 내지 0.1㎛, 바람직하게는 0.01 내지 0.05㎛ 의 매우 작은 두께를 가질 수 있다. 3 층 구조의 팔라듐막(44)이 이렇듯 매우 작은 두께를 가질 수 있는 이유는, 팔라듐막만이 니켈막 상에 사용되는 2 층 구조에 비하여, 팔라듐막(44) 상에 위치하는 금막 (46)에 의해 솔더에 의한 원주형 전극의 습윤성을 효과적으로 향상시킬 수 있기 때문이다. 팔라듐과 금막의 총 두께는 0.1㎛ 미만일 수 있다는 사실에 주목해야 한다.
외부 접속 단자로서의 솔더볼이 원주형 전극에 접착될 때, 도금된 금막(46) 및 도금된 팔라듐막(44)의 재료는 둘 다 용융된 솔더로 확산하여 솔더볼을 도금된 니켈막(또는 Ni-Co 합금과 같은 도금된 니켈 합금막)(42)에 강하게 접착시킨다. 따라서, 도금된 금막(46)과 도금된 팔라듐막(44)은 솔더에 의한 니켈막(42)의 습윤성에 공헌하며, 도금된 금막(46)이 도금막부(41)의 외부 표면에 형성되는 경우, 전술한 실시예에서와 같이, 팔라듐막(44)만이 니켈막(42) 상에 형성된 경우에 비하여 팔라듐막(44)의 두께가 작더라도 충분한 솔더 습윤성을 얻을 수 있다. 또한, 플래쉬 도금막(flash plated film)만큼의 두께를 갖는 금막은 좋은 납땜성을 제공할 수 있다.
도금된 팔라듐막(44) 및 도금된 금막(46)을 사용하여 솔더 습윤성을 향상시킴으로써, 반도체 웨이퍼(10)의 봉합 중에 원주형 전극(24)의 정상부에 형성된 도금막의 표면에 수지(28)가 다소 부착되어 있더라도 솔더볼과 같은 외부 접속 단자를 원주형 전극(24)에 안전하게 접착할 수 있게 된다. 결과적으로, 반도체 웨이퍼(10)의 봉합 후에 도금막부(41)의 표면에 남겨진 수지를 완전히 제거하기 위하여 원주형 전극(24)의 정상부에 형성된 도금막부(41)를 과도하게 세정할 필요가 없어진다.
도금된 금막(46)의 표면에 대한 수지(28)의 부착율은 낮으며, 따라서, 도금 막부(41)의 표면에 도금된 금막(46)을 형성하는 것은, 반도체 웨이퍼(10)의 전극단자 형성측의 봉합 후에 봉합막을 제거하는 경우 수지가 금막(46)보다는 봉합막에 부착하게 함으로써 도금된 금막(46)의 표면과 봉합막 사이에 남겨진 수지의 박리를 용이하게 하고, 수지(28)가 도금된 금막(46)의 표면에 남겨지는 것을 방지할 수 있게 한다.
도 3a 내지 도 3d 는 본 발명의 원주형 전극이 형성된 반도체 웨이퍼를 제조하는 방법의 일실시예를 도시한다. 본 방법은 원주형 전극(24)의 도금막부(41)의 형성을 제외하고는 원주형 전극이 형성된 반도체 웨이퍼를 제조하는 종래의 방법과 유사하다. 따라서, 도 3a 내지 도 3d 는 주로 도금막부(41)의 형성 단계를 도시한다.
도 3a 는, 구리층(22)의 일단이 도전층(18)을 통하여 웨이퍼(10)의 전극 단자 (12)에 전기적으로 접속되도록, 반도체 웨이퍼(10)의 전극단자 형성면의 도전층 (18)상에 패턴된 구리층(22)을 형성하고, 레지스트 패턴이 상기 구리층(22)의 타단에서 원주형 전극이 형성되는 위치에 개구 또는 홀(26a)을 갖도록 레지스트 패턴 (26)을 형성한 상태를 도시한다.
개구(26a)를 갖는 레지스트 패턴(26)을 형성한 후에, 도 3b 에 도시된 바와 같이, 구리층(22)의 노출된 타단을 도전층(18)을 전원층으로 사용하여 구리로 전기 도금함으로써 도금된 구리부(40)를 형성한다. 도금된 구리부(40)는 원주형 전극의 주 도전부를 나타내며, 구리층(22)의 노출부 상에 도금된 구리를, 도금된 구리가 대략 개구(26a)를 채우는 높이까지 적층(depositing) 또는 빌드업(building up)함으로써 도금된 구리부(40)를 형성한다. 일반적으로, 원주형 전극은 약 100㎛ 의 높이를 가지며, 따라서 약 100㎛ 의 두께를 갖도록 레지스트 패턴(26)을 형성한다.
다음으로, 도 3c 에 도시된 바와 같이, 도금된 구리부의 정상부를 니켈, 팔라듐 및 금으로 연속적으로 도금함으로써 도금막부(41)를 형성한다. 따라서, 도금막부(41)는 도금된 니켈막 또는 도금된 니켈 합금막(42), 도금된 팔라듐막(44) 및 도금된 금막(46)의 3 층 구조를 갖는다. 예를 들어, 니켈, 팔라듐 및 금막 (42, 44 및 46)은 약 3㎛, 0.05㎛ 및 0.01㎛ 의 두께를 각각 갖는다.
도금막부(41)를 형성한 후에, 레지스트 패턴(26)을 제거하고, 도 3d 에 도시된 바와 같이, 노출된 도전층(18)을 식각하여 정상부 구리층(22)과 함께 패턴된 배선(27)을 형성하며 그 정상부에 형성된 도금된 니켈, 팔라듐 및 금막(42, 44 및 46)으로 이루어진 3 층 구조의 도금막부(41)를 갖는 원주형 전극(24)을 형성한 반도체 웨이퍼(10)를 제공한다. 도전층(18)은 원주형 전극(24)과 패턴된 구리층 (22)의 두께보다 훨씬 얇은 0.05㎛ 정도의 두께를 가지며, 결과적으로, 원주형 전극(24)과 구리층(22)을 보호용 레지스트와 같은 물질로 덮지 않고 식각함으로써 도전층(18)만을 제거할 수 있다.
본 발명에서 도금막부(41)의 형성을 위하여, 구리층(22)의 노출된 단부를 구리로 도금하기 위한 종래의 공정이 적용될 수 있으며, 도금된 니켈, 팔라듐 및 금막(42, 44 및 46)의 3 층 구조의 적층을 형성하기 용이하다.
이와 같이 원주형 전극(24)을 형성한 후에, 원주형 전극(24)이 그 위에 형성 된 반도체 웨이퍼(10)의 측부를, 도 12 를 참조하여 앞에서 설명한 바와 같이 원주형 전극(24)의 상단에 도금된 금막의 표면이 노출되도록, 봉합 수지로 봉합함으로써 반도체 웨이퍼 제품을 얻는다.
다음에, 솔더볼과 같은 장착용 외부 접속 단자를 봉합된 반도체 웨이퍼(10)의 원주형 전극(24) 각각에 접착하고, 반도체 웨이퍼(10)를 개별 칩으로 절단하여 원주형 전극을 갖는 칩사이즈 반도체 장치를 제공한다.
도 4 및 도 5 를 참조하여, 본 발명의 반도체 웨이퍼의 또 다른 실시예를 설명한다. 칩사이즈 패키지의 제조에 또한 사용할 수 있는 이러한 반도체 웨이퍼는 원주형 전극의 구조를 제외하고는 전술한 종래의 반도체 웨이퍼와 동일한 구성을 갖는다. 따라서, 이하의 설명은 주로 원주형 전극의 구조를 다룰 것이며, 도 11 을 참조하여 앞에서 설명한 종래의 반도체 웨이퍼의 구성요소와 동일한 구성요소에는 동일한 참조번호를 붙여 식별한다.
전술한 바와 같이, 반도체 웨이퍼(10)는, 그 위에 형성된 전극 단자(도시되지 않음)를 노출시키도록 웨이퍼의 표면에 형성된 패시베이션막(14), 상기 전극 단자의 정상부를 노출시키도록 형성된 절연막(16), 상기 절연막(16) 상에 형성되며 각각의 일단이 상기 전극 단자에 접속되고 타단에 원주형 전극(24)이 형성된 패턴된 배선(27), 및 상기 원주형 전극(24)의 정상면을 노출시키면서 웨이퍼(10)의 전극 형성면을 덮도록 형성된 봉합층(28)을 구비한다. 도시된 바와 같이, 인접한 원주형 전극(24)의 모든 공간을 웨이퍼(10)의 전극 형성면을 봉합하는 봉합층 수지 (28)로 채운다.
도 5 는 도 4 의 웨이퍼(10)의 부분확대 단면도를 도시한다. 본 실시예의 반도체 웨이퍼(10)는 원주형 전극(24)의 기저부(주 도전부)가 도금된 구리부 (40)를 형성하는 도금된 구리로 이루어지며 원주형의 도금된 구리부(40)의 정상부에 도금된 니켈막 또는 도금된 니켈 합금막(42), 도금된 팔라듐막(44) 및 도금된 솔더막(47)을 연속적으로 형성하여 도금막부(41)를 형성한다는 점에서 특징이 있다.
전술한 바와 같이, 원주형 전극(24)의 구리부(40)의 정상부에 도금된 막을 형성하는 것은 종래의 기술이다. 예를 들어, 솔더의 확산을 방지하기 위한 도금된 니켈막 또는 도금된 니켈 합금막을 구리부(40) 상에 형성하고, 솔더에 의한 전극(24)의 습윤성을 향상시키기 위한 도금된 팔라듐막을 상기 니켈막 상에 형성하여, 전체적으로 원주형 전극(24)과 솔더의 접착을 향상시킨다.
본 발명의 본 실시예에서는, 원주형 전극(24)의 정상부에 도금된 니켈, 팔라듐 및 솔더막(42, 44 및 47)을 연속적으로 형성한다. 이러한 세개의 막으로 이루어진 도금막부의 구조적인 특징은, 비교적 큰 두께를 갖도록 최외각층에 도금된 솔더막(47)을 형성하고. 도금된 솔더막(47)과 하부 팔라듐막(44) 사이의 계면이 봉합 수지층(28)의 외부 표면의 높이보다 낮은 높이에 위치한다는 것이다. 도 5 에서, 솔더막(47)과 팔라듐막(44)의 계면의 높이 및 봉합 수지층(28)의 외부 표면의 높이 사이의 차이를 d 로 표시한다. 이러한 차이(d)는 주로 봉합 수지층 (28)의 높이를 고려함으로써 결정될 수 있으며, 100㎛ 두께의 봉합 수지층(28)에 대하여 약 10㎛ 일 수 있다.
전술한 바와 같이, 도금된 니켈막(42)은 솔더의 확산을 방지하는 것을 목적으로 하며, 도금된 팔라듐막(44)은 솔더 습윤성을 향상시키는 것을 목적으로 하고, 도금된 솔더막(47)은 솔더볼과 같은 솔더에 기초한 장착 단자에 의한 원주형 전극 (24)의 습윤성을 더 향상시켜서 단자를 원주형 전극에 강하게 접착시키는 것을 목적으로 한다.
도 6 은 원주형 전극(24)에 접착된 솔더볼(50)을 도시한다. 솔더볼(50)을 리플로우시킴으로써, 도금된 솔더막(47)의 솔더 재료(도 5) 및 도금된 팔라듐막 (44)의 팔라듐 재료(도 5)는 솔더볼(50)의 용융된 솔더로 확산되며, 솔더볼(50)을 원주형 전극(24)의 도금된 니켈막(42)에 강하게 접착시킨다. 이런 식으로, 솔더볼을 이용하여, 외부 접속 단자용 솔더범프(solder bump)를 형성한다.
도금된 솔더막(47)과 도금된 팔라듐막(44) 사이의 계면이 솔더볼의 리플로우에 앞서 수지층(28)의 외부 표면 아래에 위치하는 결과, 솔더볼(50)은 그 바닥이 수지층(28)의 내부로 (수지층(28)의 외부 표면 아래로) 침투해 들어가서 원주형 전극(24)에 접착된다. 따라서, 솔더볼(50)이 원주형 전극(24)에 접착되는 부위가 수지층(28)의 측벽과 도금된 니켈막(42)의 바닥부를 갖는 디프레션(depression)내에서 지지되므로, 결과적으로, 외력에 대한 향상된 내구성을 갖도록 솔더볼(50)을 강하게 지지할 수 있다.
도 12 를 참조하여 전술한 바와 같이, 원주형 전극에 형성된 반도체 웨이퍼를 수지 봉합용 봉합막(30)을 사용하여 상부 몰드(32)와 하부 몰드(31)에 의해 클램핑한다. 봉합 중에, 봉합막(30)을 압축하고, 원주형 전극(24)의 상단부가 봉합막(30)으로 다소 침투해 들어간다. 그 결과, 봉합된 반도체 웨이퍼는 수지층 (28)의 외부 표면 상으로 다소 돌출하는 상단부를 갖는 원주형 전극(24)을 갖는다. 이렇게 돌출한 상단부를 갖는 원주형 전극(24)을 이용하여, 솔더볼과 같은 장착용 단자를 상기 원주형 전극(24)의 돌출한 상단부에 접착하고, 원주형 전극(24)의 상단부에 수지가 남아 있다면, 장착용 단자의 바닥부의 원주형 전극(24)의 상단부와의 접촉 면적이 감소하며, 단자와 전극의 접착력이 약해질 수 있다.
이와는 대조적으로, 본 발명에서와 같이, 원주형 전극(24)의 정상부에 도금된 솔더막(47)을 형성하는 경우, 솔더막(47)의 하부에 있는 막 상에 봉합 수지가 남지 않으며, 결과적으로, 도 6 을 참조하여 전술한 바와 같이 솔더볼(50)을 하부 니켈막의 정상부 전체 표면에 강하게 접착할 수 있게 된다. 또한, 본 발명에 따르면, 솔더볼(50)의 바닥부가 수지층(28)의 측벽에 의해 둘러싸인 디프레션에 침투하도록 솔더볼(50)이 원주형 전극(24)에 접착되며, 결과적으로, 접착된 솔더볼(솔더범프) (50)을 측벽으로 확고하게 지지할 수 있다. 이러한 시너지 효과에 의하여, 원주형 전극에 대한 장착용 단자의 접착 강도가 크게 증가할 수 있다.
도금된 니켈, 팔라듐 및 솔더막(42, 44 및 47)은 임의의 적절한 두께를 가질 수 있다. 예를 들어, 도금된 니켈, 팔라듐 및 솔더막(42, 44 및 47)은 각각 3㎛, 0.15㎛ 및 3㎛ 의 두께를 갖는다.
원주형 전극(24)에 대한 솔더볼(50)의 접착 후에 솔더볼(50)과 원주형 전극 (24)의 계면의 높이는, 도금된 팔라듐막(44)의 팔라듐이 솔더볼(50)의 접착 중에 용융된 솔더로 확산하기 때문에, 접착 전에 도금된 니켈막(42)과 도금된 팔라듐막 (44)의 계면의 높이와 정확히 일치한다. 도금된 솔더막(47)의 형성을 위하여는, 도금된 팔라듐막(44)이 도금된 솔더막(47)의 두께 보다 훨씬 작은 두께를 갖기 때문에, 도금된 솔더막(47)의 바닥부의 높이 또는 도금된 니켈막(42)의 정상부의 높이를 고려하여 원주형 전극(24)을 형성하는 것으로 충분하다.
도 5 에 도시된 도금막부(41)의 도금된 팔라듐막(44)을 도금된 금막으로 대체하는 것도 가능하다. 도금된 금막을 사용하는 경우에, 도금된 팔라듐막(44)의 두께와 유사한 두께를 가질 수 있다. 도금된 팔라듐막과 같이, 도금된 금막은 솔더에 의한 니켈막(42)의 습윤성을 향상시킬 수 있으며, 원주형 전극(24)에 대한 솔더볼과 같은 장착용 단자의 만족스러운 접착을 제공할 수 있다.
도 7 은 본 발명에 따른 반도체 웨이퍼의 또 다른 원주형 전극(24)을 도시한다. 본 실시예에서, 원주형 전극(24)은 그 정상부에 순차적으로 형성된 도금된 니켈막(42), 도금된 팔라듐막(44), 도금된 금막(48) 및 도금된 솔더막(47)을 갖는다. 도금된 솔더막(47)과 도금된 금막(48)의 계면의 높이는, 전술한 실시예에서와 같이, 수지층(28)의 외부 표면의 높이보다 낮다.
본 실시예에서와 같이, 도금된 금막(48)을 도금된 팔라듐막(44) 상에 형성하는 경우에, 도금된 팔라듐막(44)은 도금된 금막(48)이 형성되지 않은 경우에 비하 여 보다 작은 두께를 가질 수 있다. 본 실시예에서, 도금된 니켈, 팔라듐, 금 및 솔더막(42, 44, 48 및 47)은, 예를 들어, 3㎛, 0.05㎛, 0.01㎛ 및 3㎛ 의 두께를 각각 갖는다. 따라서, 도금된 팔라듐 및 금막(44 및 48)을 형성하는 경우에, 각각의 막은 보다 작은 두께를 가질 수 있으며, 원주형 전극(24)의 솔더 습윤성이 향상되어 원주형 전극(24)에 대한 솔더볼의 확고한 접착을 초래한다.
도 8 은 본 발명에 따른 반도체 웨이퍼(10)의 또 다른 원주형 전극(24)을 도시한다. 본 실시예에서, 원주형 전극(24)은 도금된 니켈막(42) 및 도금된 솔더막(47)을 갖는다. 따라서, 도금막부는 니켈 및 솔더의 두개의 도금막(42 및 47)으로 이루어지며, 결과적으로, 본 실시예는 반도체 웨이퍼(10)의 제조 공정을 간단하게 하고 제조 비용을 감소시킨다.
본 실시예의 도금된 니켈 및 솔더막(42 및 47)은 둘 다, 예컨대 3㎛ 의 두께를 갖는다. 도금된 솔더막(47)과 도금된 니켈막(42)의 계면의 높이는, 전술한 실시예들에서와 같이, 수지층(28)의 외부 표면의 높이보다 낮다.
전술한 바로부터 알 수 있는 바와 같이, 원주형 전극이 솔더의 정상부 막을 갖는 본 발명의 본 실시예에서는, 원주형 전극의 정상부에 형성된 도금막부가 적어도 니켈막 및 솔더막(42 및 47)을 구비하고, 상기 솔더막(47)이 상기 도금막부의 정상부에 위치하도록 하는 것이 필수적이다. 솔더에 의한 원주형 전극의 습윤성을 향상시키는데 유용한, 전술한 팔라듐이나 금과 같은 물질의 막이 니켈 및 솔더막(42 및 47) 사이에 개재할 수도 있다.
도 9a 내지 9d 는 전술한 바와 같이 그 정상부에 니켈 및 솔더막을 구비한 도금막부를 갖는 원주형 전극이 형성된 반도체 웨이퍼를 제조하는 방법의 일실시예를 도시한다. 이 방법은 원주형 전극(24)의 도금막부의 형성을 제외하고는 원주형 전극이 형성된 반도체 웨이퍼를 제조하는 종래의 방법과 유사하다. 따라서, 도 9a 및 9d 는 주로 도금막부(41)의 형성 과정을 도시하고 있다.
도 9a 는, 일단이 도전층(18)을 통하여 웨이퍼(10)의 전극단자(12)에 전기적으로 접속된 패턴된 구리층(22)을 반도체 웨이퍼(10)의 전극단자 형성면의 절연층(16) 상에 형성하고, 상기 구리층(22)의 타단에 원주형 전극이 형성되는 위치에 개구 또는 홀(26a)을 갖는 레지스트 패턴(26)을 형성한 상태를 도시한다.
개구(26a)를 갖는 레지스트 패턴(26)을 형성한 후에, 도 9b 에 도시된 바와 같이, 구리층(22)의 노출된 단부를, 도전층(18)을 전원층으로 사용하여 구리로 전기 도금함으로써 도금된 구리부(40)를 형성한다. 도금된 구리부(40)는 원주형 전극의 주 도전부를 나타내며, 구리층(22)의 노출된 부분 상에, 도금된 구리를 대략 개구(26a)를 채우는 높이까지 적층 또는 빌드업함으로써 형성된다. 일반적으로, 원주형 전극은 100㎛ 의 높이를 가지며, 이에 따라 레지스트 패턴(26)은 약 100㎛ 의 두께를 갖도록 형성된다.
다음에, 도금에 의하여 도금막부를 형성한다. 여기에 예시된 예에서, 도금된 니켈막(또는 도금된 Ni-Co 합금막)(42), 도금된 팔라듐막(44) 및 도금된 솔더막(47)을 도금된 구리부(40)의 정상부에 순차적으로 형성하여, 도 9c 에 도시된 바와 같이, 도금막부(41)를 제공한다. 본 실시예의 도금된 니켈, 팔라듐 및 솔더막(42, 44 및 47)은 각각 3㎛, 0.15㎛ 및 3㎛ 의 두께를 갖는다.
도금된 구리부(40)와 도금된 니켈, 팔라듐 및 솔더막(42, 44 및 47)이 임의로 선택된 두께를 가질 수도 있지만, 이러한 막들의 두께는, 반도체 웨이퍼(10)를 수지로 봉합한 후에 도금된 솔더막(47)과 도금된 팔라듐막(44)의 계면의 높이가 봉합 수지층의 외부 표면의 높이보다 낮도록, 결정되는 것이 필수적이다.
도금막부(41)를 형성한 후에, 레지스트 패턴(26)을 제거하고 노출된 도전층(18)을 식각하여, 정상부 구리층(22)을 갖는 패턴된 배선(27)을 형성하며, 도 9d 에 도시된 바와 같이, 순차적으로 도금된 니켈, 팔라듐 및 솔더막(42, 44 및 47)으로 이루어진 3 층 구조의 도금막부(41)를 갖는 원주형 전극(24)이 형성된 반도체 웨이퍼를 제공한다. 도전층(18)은 원주형 전극(24)과 패턴된 배선(27)의 두께보다 매우 얇은 0.05㎛ 정도의 두께를 가지며, 결과적으로, 원주형 전극(24) 및 배선(27)을 보호용 레지스트와 같은 물질로 덮지 않고 식각함으로써 도전층(18)만을 제거할 수 있다.
다음으로, 이와 같이 얻어진 반도체 웨이퍼(10)를, 원주형 전극(24)의 도금된 솔더막(47)의 정상부 표면이 노출되도록, 수지로 그 원주형 전극 형성면상을 봉합하여, 도 4 에 도시된 바와 같은 원주형 전극이 형성된 반도체 웨이퍼를 제조한다.
원주형 전극이 형성된 반도체 웨이퍼를 제조하기 위한 종래의 방법은 최소한의 변경을 가하여 전술한 바와 같은 방법에 적용될 수 있다.
본 발명의 도금된 니켈막(42)의 형성을 위하여, 금속 니켈이나, P, S 등을 선택적으로 포함하는 Ni-Co 합금과 같은 니켈 합금을 사용할 수 있다.
도금된 솔더볼(47)의 형성을 위하여, Sn-Pb 솔더와 같은 납 함유 솔더이나, Sn-Ag 솔더와 같은 납 없는 솔더를 사용할 수도 있다.
다음으로, 솔더볼과 같은 장착용 외부 접속 단자를 봉합된 반도체 웨이퍼(10)의 원주형 전극(24) 각각에 접착하고, 이 반도체 웨이퍼(10)를 개별 칩으로 절단하여 본 발명의 원주형 전극을 갖는 칩사이즈 반도체 장치를 제공한다. 반도체 웨이퍼의 절단뿐만 아니라 외부 접속 단자의 접착도 이 분야에서 통상의 지식을 가진 자에게는 잘 알려져 있으며, 여기에 더 이상의 설명을 기재하지 않는다.
본 발명에서, 외부 접속 단자가 접착될 수 있는 전극을 원주형 전극이라고 부르기는 하지만, 전극은 임의의 단면을 갖는다. 일반적으로, 솔더볼과 같은 외부 접속 단자에 접착된 전극은, 패턴된 배선(27)의 일단에서 패드(27a)로부터 직립하도록 형성된 원주형 전극(24)의 확대 사시도인 도 10b 에 도시된 바와 같이, 원형 단면을 갖는다. 원주형 전극(24)이 위치한 반도체 웨이퍼의 측면을 수지로 봉합하고, 도 1 및 도 2 에 도시된 바와 같이, 수지를 인접한 원주형 전극(24) 사이의 공간에 채운다. 그러나, 일반적으로 금속에 대한 수지의 부착은 만족스러울 정도는 아니기 때문에, 원주형 전극(24)의 측벽과 수지층(28) 의 계면이, 원주형 전극(24)에 솔더 물질과 같은 외부 접속 단자를 접착하는데 사용된 물질에 의해 스며들게 되거나 습기를 흡수할 수 있다. 그 결과, 원주형 전극에 대한 외부 접속 단자의 접착의 신뢰성이 낮아진다는 문제가 있었다.
도 10a 는 이러한 문제가 없는 원주형 전극(24)의 구성을 도시하며, 원형이 아닌 단면이나 그 표면이 평탄하지 않은 측벽을 갖는 원주형 전극의 일례를 나타낸다. 따라서, 평탄하지 않은 측벽을 갖는 원주형 전극(24)을 사용하여, 원주형 전극(24)의 측벽의 수지층(28)과의 접촉 면적이 증가되고 원주형 전극(24)의 측벽의 수지층(28)과의 고착 효과(anchoring effect)가 향상되어, 수지층(28)에 대한 원주형 전극(24)의 측벽의 접착력을 증가시킬 수 있다.
원주형 전극(24)은, 도 3 에 도시된 바와 같이, 레지스트 패턴(26)의 개구(26a)의 모양에 의하여 한정되는 측면 구성을 가지며, 이에 따라 적절한 모양의 개구(26a)를 갖는 레지스트 패턴(26)을 형성함으로써, 평탄하지 않은 측벽 구성을 갖는 원주형 전극(24)을 용이하게 얻을 수 있다. 또한, 임의의 모양의 개구를 갖는 레지스트 패턴을 형성하기 용이하다.
수지층(28)에 대한 원주형 전극(24)의 접착력을 더 향상시키기 위하여, 원주형 전극(24)을 형성하고 레지스트 패턴(26)을 제거한 후에 플라즈마 애싱(plasma ashing)과 같은 기술로 원주형 전극(24)의 측면을 거칠게 하는 것이 또한 유용하다.
전술한 바와 같이, 본 발명은, 솔더볼과 같은 외부 접속 단자가 확고하게 접착될 수 있는, 향상된 솔더 습윤성을 갖는 원주형 전극이 형성된 반도체 웨이퍼를 제공하며, 또한, 높은 신뢰성을 갖는 칩사이즈 반도체 장치를 제공한다.
상기한 본 발명에 따르면, 장착용 단자에 만족스럽게 접착될 수 있으며 높은 신뢰성을 갖는 칩사이즈 패키지를 제공할 수 있는, 원주형 전극이 설치된 반도체 웨이퍼, 및 이러한 반도체 웨이퍼의 제조에 적합한 방법이 제공된다. 또한, 원주형 전극이 설치된 반도체 웨이퍼를 사용하여 제조된 반도체 장치 및 이 장치의 제조에 적합한 방법이 제공된다.

Claims (36)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 웨이퍼의 표면에 형성된 전극 단자, 상기 전극 단자의 정상부를 노출시키도록 형성된 절연층, 상기 절연층 상에 형성되며 일단에 상기 전극 단자와 각각 접속되고 타단에 원주형 전극이 각각 형성된 배선 패턴 및 상기 원주형 전극의 정상면을 노출시키면서 상기 웨이퍼의 전극 형성면을 덮도록 형성된 봉합층을 구비하고, 정상부에 순차적으로 도금된 니켈, 팔라듐 및 금막이 형성되는 원주형 전극이 형성된 반도체 웨이퍼를 제조하는 방법으로서,
    ① 상기 전극 단자가 형성된 반도체 웨이퍼의 표면 상에 상기 전극 단자의 정상부를 노출시키도록 절연층을 형성하는 단계;
    ② 상기 전극 단자 및 상기 절연층 상에 도전층을 형성하는 단계;
    ③ 상기 도전층 상에 레지스트 패턴을 형성하는 단계;
    ④ 상기 레지스트 패턴을 마스크로 사용하고 상기 도전층을 전원층으로 사용하여 상기 도전층을 구리로 도금함으로써, 하부 도전층을 통하여 상기 전극 단자와접속된 단부를 갖는 패턴된 구리층을 형성하는 단계;
    ⑤ 상기 레지스트 패턴을 제거하는 단계;
    ⑥ 상기 패턴된 구리층 및 상기 도전층 상에, 상기 패턴된 구리층의 타단에 원주형 전극 형성용 개구를 갖는 다른 레지스트 패턴을 형성하는 단계;
    ⑦ 상기 도전층을 전원층으로 사용하여 도금함으로써, 상기 개구 내의 상기 구리층의 상기 타단에 구리의 원주형 전극을 형성하는 단계;
    ⑧ 상기 원주형 전극의 정상면에 도금된 니켈막 또는 도금된 니켈 합금막을 형성하는 단계;
    ⑨ 상기 니켈막 또는 니켈 합금막 상에 도금된 팔라듐막 및 도금된 금막을 순차적으로 형성하는 단계;
    ⑩ 상기 다른 레지스트 패턴을 제거하는 단계;
    ⑪ 상기 노출된 도전층을 제거하는 단계; 및
    ⑫ 상기 원주형 전극의 정상부의 상기 금막을 노출시키도록 상기 웨이퍼의 전극 단자 형성면을 봉합하는 단계를 포함하는 것을 특징으로 하는 반도체 웨이퍼의 제조 방법.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 웨이퍼의 표면에 형성된 전극 단자, 상기 전극 단자의 정상부를 노출시키도록 형성된 절연층, 상기 절연층 상에 형성되며 일단에 상기 전극 단자와 각각 접속되고 타단에 원주형 전극이 각각 형성된 배선 및 상기 원주형 전극의 정상면을 노출시키면서 상기 웨이퍼의 전극 형성면을 덮도록 형성된 봉합층을 구비하고, 정상부에 도금된 솔더막이 형성되는 원주형 전극이 형성된 반도체 웨이퍼를 제조하는 방법으로서,
    ① 상기 전극 단자가 형성된 반도체 웨이퍼의 표면 상에 상기 전극 단자의 정상부를 노출시키도록 절연층을 형성하는 단계;
    ② 상기 전극 단자 및 상기 절연층 상에 도전층을 형성하는 단계;
    ③ 상기 도전층 상에 레지스트 패턴을 형성하는 단계;
    ④ 상기 레지스트 패턴을 마스크로 사용하고 상기 도전층을 전원층으로 사용하여 상기 도전층을 구리로 도금함으로써, 하부 도전층을 통하여 상기 전극 단자와접속된 단부를 갖는 패턴된 구리층을 형성하는 단계;
    ⑤ 상기 레지스트 패턴을 제거하는 단계;
    ⑥ 상기 패턴된 구리층 및 상기 도전층 상에, 상기 패턴된 구리층의 타단에 원주형 전극 형성용 개구를 갖는 다른 레지스트 패턴을 형성하는 단계;
    ⑦ 상기 도전층을 전원층으로 사용하여 도금함으로써, 상기 개구 내의 상기 구리층의 상기 타단에 원주형 전극의 구리부를 형성하는 단계;
    ⑧ 상기 원주형 전극의 상기 구리부의 정상면에 도금막을 형성하는 단계;
    ⑨ 상기 도금막의 정상부에 도금된 솔더막(solder film)을 형성하는 단계;
    ⑩ 상기 다른 레지스트 패턴을 제거하는 단계;
    ⑪ 상기 노출된 도전층을 제거하는 단계; 및
    ⑫ 상기 도금된 솔더막의 정상부를 노출시키도록 상기 웨이퍼의 전극 단자 형성면을 봉합하는 단계를 포함하는 것을 특징으로 하는 반도체 웨이퍼의 제조 방법.
  16. 삭제
  17. 반도체 기판의 표면에 형성된 전극 단자, 상기 전극 단자의 정상부를 노출시키도록 형성된 절연층, 상기 절연층 상에 형성되며 일단에 상기 전극 단자와 각각 접속되고 타단에 원주형 전극이 각각 형성된 배선 패턴, 상기 원주형 전극의 정상부에 접착된 외부 접속 단자 및 상기 외부 접속 단자를 노출시키면서 상기 반도체 기판의 전극 형성면을 덮도록 형성된 봉합층을 구비하고, 상기 원주형 전극의 정상부와 상기 외부 접속 단자 사이의 계면이 상기 봉합층의 외부 표면 아래에 위치하는 반도체 장치를 제조하는 방법으로서,
    ① 상기 전극 단자가 형성된 반도체 웨이퍼의 표면 상에 상기 전극 단자의 정상부를 노출시키도록 절연층을 형성하는 단계;
    ② 상기 전극 단자 및 상기 절연층 상에 도전층을 형성하는 단계;
    ③ 상기 도전층 상에 레지스트 패턴을 형성하는 단계;
    ④ 상기 레지스트 패턴을 마스크로 사용하고 상기 도전층을 전원층으로 사용하여 상기 도전층을 구리로 도금함으로써, 하부 도전층을 통하여 상기 전극 단자에 접속된 단부를 갖는 패턴된 구리층을 형성하는 단계;
    ⑤ 상기 레지스트 패턴을 제거하는 단계;
    ⑥ 상기 패턴된 구리층 및 상기 도전층 상에, 상기 패턴된 구리층의 타단에 원주형 전극 형성용 개구를 갖는 다른 레지스트 패턴을 형성하는 단계;
    ⑦ 상기 도전층을 전원층으로 사용하여 도금함으로써, 상기 개구 내의 상기 구리층의 상기 타단에 원주형 전극의 구리부를 형성하는 단계;
    ⑧ 상기 원주형 전극의 상기 구리부의 정상면에 도금막을 형성하는 단계;
    ⑨ 상기 도금막의 정상부에 도금된 솔더막을 형성하는 단계;
    ⑩ 상기 다른 레지스트 패턴을 제거하는 단계;
    ⑪ 상기 노출된 도전층을 제거하는 단계;
    ⑫ 상기 도금된 솔더막의 정상부를 노출시키도록 상기 웨이퍼의 전극 단자 형성면을 봉합함으로써, 원주형 전극이 형성된 반도체 웨이퍼를 제공하는 단계;
    ⑬ 각각의 상기 원주형 전극의 상기 도금된 솔더막의 정상부에 외부 접속 단자를 접착하는 단계; 및
    ⑭ 상기 웨이퍼를 개별 칩으로 절단하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 삭제
  19. 제 17 항에 있어서,
    상기 도금된 솔더막의 정상부에 솔더볼(solder ball)을 접착하고 상기 솔더볼을 가열하여 솔더 범프를 형성함으로써, 상기 외부 접속 단자가 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 칩 사이즈의 반도체 웨이퍼 패키지를 제조하는 방법에 있어서,
    ① 제 1 측면 상에 배치된 복수개의 칩 전극 단자를 포함하는 반도체 칩을 제공하는 단계;
    ② 상기 칩 전극 단자를 노출시키도록 패턴되고 상기 제 1 측면을 덮는 제 1 절연층을 형성하는 단계;
    ③ 상기 제 1 절연층 위에 제 1 도전 금속층을 형성하는 단계;
    ④ 상기 제 1 도전층 위에, 상기 제 1 도전층을 노출하고 배선 패턴을 표현하는 제 1 패턴 레지스트를 형성하는 단계;
    ⑤ 제 2 도전 금속을 전기 도금하여 상기 제 1 도전층의 노출부 상에, 복수개의 배선이 칩 전극 단자와 전기적으로 접촉하여 각각 배치되고 상기 칩 전극 단자 위에 직접 배치되지 않는 부분을 갖는, 배선 패턴을 형성하는 단계;
    ⑥ 상기 제 1 패턴 레지스트 및 하부의 제 1 도전층을 제거하는 단계;
    ⑦ 원주형 전극용으로서 상기 칩 전극 단자 위에 직접 배치되지 않은 부분에서 배선과 각각 접촉하는 개구부를 표현하는 상기 제 2 패턴 레지스트를 상기 제 1 측면 상에 형성하는 단계;
    ⑧ 팔라듐 또는 니켈이 아닌 도전 금속을 전기 도금하여 원주형 전극을 형성하는 단계;
    ⑨ 니켈 또는 팔라듐의 적어도 하나를 포함하는 금속층을 원주형 전극의 정상부에 형성하는 단계;
    ⑩ 상기 제 2 레지스트를 제거하는 단계;
    ⑪ a) 상기 제 1 측면을 상향으로 하여 상기 반도체 칩을 배치하고;
    b) 상기 원주형 전극의 높이가 모두 균일하지 않은 부분을 봉합하기 위해 충분한 양의 용융 수지를 추가하고;
    c) 상기 원주형 전극에 연성막(soft film)을 압축하여, 상기 원주형 전극의 정상부가 상기 연성막으로 통과하고 상기 용융 수지와 접촉하는 전극이 상기 연성막의 표면을 통과하지 않도록 하고;
    d) 경화 수지의 정상부를 상기 연성막의 바닥면의 높이와 같도록 상기 수지를 경화하고; 또한
    e) 상기 연성막을 제거하여, 상기 원주형 전극면이 수지로 덮혀지지 않도록 배선 및 상기 원주형 전극을 갖는 상기 반도체 칩을 수지로 봉합하는 단계;
    ⑫ 외부 전극 단자를 형성하기 위해 상기 원주형 전극의 정상부에 솔더 범프를 형성하여,
    복수개의 상기 배선이 접촉된 칩 전극 단자 위에 직접 배치되지 않은 부분을 갖도록 복수개의 배선 패턴의 하나에 각각 접촉하는 제 1 측면상에 배치된 복수개의 칩 전극 단자 및 패시베이션(passivation)층을 포함하고, 또한 상기 전극 단자 위에 직접 배치되지 않는 각각의 배선부와 전기적으로 접촉하는 원주형 전극의 바닥부가 복수개의 배선 상에 배치된 원주형 전극을 가지며, 상기 원주형 전극의 정상부는 상기 원주형 전극으로 솔더 확산을 억제(inhibit)할 수 있을 정도의 충분한 양으로 상기 원주형 전극 상에 배치된 팔라듐 함유 또는 니켈 함유 간섭막(intervening film)을 갖는 반도체 칩을 포함하는 반도체 웨이퍼 패키지와;
    솔더층과, 외부 전극 단자 및 상기 원주형 전극의 정상면을 노출시키면서 칩의 전극 포함면을 덮기 위해 형성된 봉합층으로 이루어지고, 또한 상기 봉합층의 외부 표면 위에 돌출하고, 상기 외부 전극 단자가 형성된 상기 원주형 전극을 덮어 씌우는 간섭 금속막의 정상부와 상기 솔더 외부 전극 단자 사이의 계면(interface)이 상기 봉합층의 외부 표면 아래에 위치되도록 외부 전극 단자를 형성하는 단계를 포함하는 것을 특징으로 하는 칩 사이즈의 반도체 웨이퍼 패키지의 제조 방법.
  21. 제 20항에 있어서,
    상기 반도체 칩은 복수개의 칩 전극 단자와 제 1 측면 상에 배치된 패시베이션 층을 포함하는 것을 특징으로 하는 칩 사이즈의 반도체 웨이퍼 패키지의 제조 방법.
  22. 제 20항에 있어서,
    상기 원주형 전극의 도전 금속이 구리인 것을 특징으로 하는 칩 사이즈의 반도체 웨이퍼 패키지의 제조 방법.
  23. 제 22항에 있어서,
    상기 원주형 전극의 정상부의 금속층은 니켈을 포함하며,
    ⑨' 상기 원주형 전극의 정상부의 니켈 금속층 상에 팔라듐을 포함하는 원주형 전극의 정상부의 제 2 금속층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 칩 사이즈의 반도체 웨이퍼 패키지의 제조 방법.
  24. 제 23항에 있어서,
    ⑨'' 상기 팔라듐 원주형 전극의 정상부의 제 2 금속층 상에 금을 포함하는 제 3 금속층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 칩 사이즈의 반도체 웨이퍼 패키지의 제조 방법.
  25. 제 22항에 있어서,
    상기 원주형 전극은 상기 구리 원주형 전극의 정상부에 배치된 상기 금속층(들)의 두께보다 일정 범위 작은 연성 막(soft film)으로 일정 범위 통과하여, 상기 원주형 전극의 어떠한 구리부도 상기 연성 막을 통과하지 못하며, 또한 상기 연성 막은 정상면과 상기 연성 막을 통과하는 상기 원주형 전극의 측면부 상에 수지가 형성되는 것을 방지함으로써, 상기 솔더 범프와 상기 원주형 전극 사이에 더욱 고착되는 것을 특징으로 하는 칩 사이즈의 반도체 웨이퍼 패키지의 제조 방법.
  26. 제 23항에 있어서,
    상기 원주형 전극은 상기 구리 원주형 전극의 정상부에 배치된 상기 금속층(들)의 두께보다 일정 범위 작은 연성 막으로 일정 범위 통과하여, 상기 원주형 전극의 어떠한 구리부도 상기 연성 막을 통과하지 못하며, 또한 상기 연성 막은 정상면과 상기 연성 막을 통과하는 상기 원주형 전극의 측면부 상에 수지가 형성되는 것을 방지함으로써, 상기 솔더 범프와 상기 원주형 전극 사이에 더욱 고착되는 것을 특징으로 하는 칩 사이즈의 반도체 웨이퍼 패키지의 제조 방법.
  27. 제 24항에 있어서,
    상기 원주형 전극은 상기 구리 원주형 전극의 정상부에 배치된 상기 금속층(들)의 두께보다 일정 범위 작은 연성 막으로 일정 범위 통과하여, 상기 원주형 전극의 어떠한 구리부도 상기 연성 막을 통과하지 못하며, 또한 상기 연성 막은 정상면과 상기 연성 막을 통과하는 상기 원주형 전극의 측면부 상에 수지가 형성되는 것을 방지함으로써, 상기 솔더 범프와 상기 원주형 전극 사이에 더욱 고착되는 것을 특징으로 하는 칩 사이즈의 반도체 웨이퍼 패키지의 제조 방법.
  28. 제 23항에 있어서,
    ⑨''' 솔더를 포함하는 층을 상기 팔라듐 원주형 전극의 정상부의 제 2 금속층 상에 형성하는 단계를 더 포함하는 것을 특징으로 하는 칩 사이즈의 반도체 웨이퍼 패키지의 제조 방법.
  29. 제 24항에 있어서,
    ⑨'''' 솔더를 포함하는 층을 상기 금 원주형 전극의 정상부의 제 3 금속층 상에 형성하는 단계를 더 포함하는 것을 특징으로 하는 칩 사이즈의 반도체 웨이퍼 패키지의 제조 방법.
  30. 제 28항에 있어서,
    상기 원주형 전극은 상기 구리 원주형 전극의 정상부에 배치된 상기 금속층(들)의 두께보다 일정 범위 작은 연성 막으로 일정 범위 통과하여, 상기 원주형 전극의 어떠한 구리부도 상기 연성 막을 통과하지 못하며, 또한 상기 연성 막은 정상면과 상기 연성 막을 통과하는 상기 원주형 전극의 측면부 상에 수지가 형성되는 것을 방지함으로써, 상기 솔더 범프와 상기 원주형 전극 사이에 더욱 고착되는 것을 특징으로 하는 칩 사이즈의 반도체 웨이퍼 패키지의 제조 방법.
  31. 제 29항에 있어서,
    상기 원주형 전극은 상기 구리 원주형 전극의 정상부에 배치된 상기 금속층(들)의 두께보다 일정 범위 작은 연성 막으로 일정 범위 통과하여, 상기 원주형 전극의 어떠한 구리부도 상기 연성 막을 통과하지 못하며, 또한 상기 연성 막은 정상면과 상기 연성 막을 통과하는 상기 원주형 전극의 측면부 상에 수지가 형성되는 것을 방지함으로써, 상기 솔더 범프와 상기 원주형 전극 사이에 더욱 고착되는 것을 특징으로 하는 칩 사이즈의 반도체 웨이퍼 패키지의 제조 방법.
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