KR100315030B1 - 반도체패키지의제조방법 - Google Patents

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Abstract

본 발명은 반도체 패키지의 제조 방법을 개시한다. 개시된 본 발명의 제조방법은, 상부면 양측 가장자리에 패드들(21)이 배열된 수 개의 반도체 칩들(20)로 구성되어진 웨이퍼(W)를 마련하는 단계와, 상기 반도체 칩들(20) 사이 부분에 트렌치(22)를 형성하는 단계와, 상기 트렌치(22)의 내벽과 이에 인접된 반도체 칩(20)의 패드(21)상에 1차 금속 라인(30)을 형성하는 단계와, 상기 1차 금속 라인(30)을 포함한 웨이퍼(W)의 상부면 상에 상부 절연막(40)을 형성하는 단계와, 상기 상부 절연막(40)상에 상부 봉지제(50)를 형성하는 단계와, 상기 트렌치(22)의 저면과 1차 금속 라인(30)이 노출되도록, 상기 웨이퍼(W) 후면의 소정 두께와 상기 트렌치(22)의 저면에 증착된 1차 금속 라인(30) 부분을 연마하는 단계와, 상기 웨이퍼(W)의 하부면 상에 상기 1차 금속 라인(30)이 노출되도록 하부 절연막(41)을 형성하는 단계와, 상기 하부 절연막(41) 상에 상기 노출된 1차 금속 라인(30) 부분과 콘택되게 2차 금속 라인(31)을 형성하는 단계와, 상기 2차 금속 라인(31)의 일부분이 노출되어 볼 랜드(61)가 형성되도록, 상기 2차 금속 라인(31)의 일부를 제외한 웨이퍼(W)의 하부면 상에 하부 봉지제(51)를 형성하는 단계와, 상기 볼 랜드(61)에 솔더 볼(60)을 마운팅하는 단계, 및 상기 각 트렌치(22)부분을 절단하여 웨이퍼(W)상태로 패키징된 각 반도체 칩(20)을 개개로 분리하는 단계를 포함한다.

Description

반도체 패키지의 제조 방법
본 발명은 반도체 패키지의 제조 방법에 관한 것이다.
칩 사이즈 패키지는 패키지의 크기를 칩의 크기로 설정할 수 있다는 장점이 있기 때문에, 경박단소화되는 패키지 경향에 따라 연구가 계속되고 있는 추세이다. 이러한 칩 사이즈 패키지는 휘어지지 않는 강체의 기판을 이용하거나, 또는 탭 테이프를 이용하여 제조되고 있다.
그러나, 강체의 기판을 이용하는 방식은 기판 제작이 매우 난해한 단점이 있기 때문에, 최근에는 탭 테이프를 이용하는 방식이 주로 제시되고 있다.
탭 테이프를 이용한 종래의 칩 사이즈 패키지의 구조를 도 1을 참고하여 개략적으로 설명하면 다음과 같다.
도시된 바와 같이, 탭 테이프(1)는 하부로부터 솔더 레지스트(1a:solder resist)와 금속 배선(1b)과 접착제(1c) 및 엘라스토머(1d:elastomer)로 순차적으로 적층된 구조로 이루어져 있다. 반도체 칩(2)은 엘라스토머(1d)상에 부착되어 있다. 반도체 칩(2)의 패드(2a)가 구리 리본(3:Cu ribbon)으로 탭 테이프(1)의 금속 배선(1b)에 전기적으로 연결되어 있다. 한편, 솔더 레지스트(1a)에는 볼 랜드가 형성되어 있고, 이 볼 랜드가 노출되도록 함과 아울러 반도체 칩(2)의 표면이 노출되게 전체가 봉지제(4)로 몰딩되어 있다. 노출된 볼 랜드에 기판에 실장되는 솔더 볼(5)이 부착되어 있다.
그런데, 상기와 같은 탭 테이프를 이용한 칩 사이즈 패키지는 상기 탭 테이프의 구조가 복잡하기 때문에, 이를 위해, 도 2에 도시된 패키지가 제시되었다.
도시된 바와 같이, 반도체 칩(10)의 밑면에 중간층(11)이 부착되어 있고, 중간층(11) 밑면에 솔더 볼(12)이 직접 부착된 구조로 이루어져 있다.
그러나, 도 1에 도시된 칩 사이즈 패키지는 다음과 같은 단점이 있다.
먼저, 전술된 바와 같이 탭 테이프의 구조가 4개의 층으로 이루어져 있기 때문에, 구조가 복잡하고 제조 공정도 복잡하게 된다. 특히, 탭 테이프의 가격은 고가이고, 아울러 물질 특성상 강도가 취약하다는 단점도 있다.
또한, 패턴 테이프와 반도체 칩의 패드를 구리 리본으로 본딩하는데, 고온 공정하에서 구리 리본이 끊어지는 경우가 많다. 그리고, 내수성 확보를 위해 봉지제로 에폭시 계열을 사용하게 되면, 구리 리본의 단선 사고는 더욱 심각한 문제가 된다.
한편, 도 2에 도시된 패키지는 탭 테이프를 사용하지 않으므로, 구조가 간단해지고 전기적인 연결도 짧다는 장점은 있지만, 이 또한 다음과 같은 단점을 갖고 있다.
먼저, 반도체 칩의 양측면이 노출된 상태이기 때문에, 이물질의 침투나 기계적인 외부 충격에 매우 취약하다.
또한, 솔더 볼이 직접 중간층에 부착되는 관계로 솔더 결합력이 오직 솔더 볼에 전적으로 의존되기 때문에, 결합력을 강화시키기 위해서 솔더 볼의 크기가 커진다는 단점, 즉 패키지의 두께가 두꺼워진다는 단점이 있다.
게다가, 패키지 전기 테스트에서 지그로 지지되는 솔더 볼이 손상을 받을 우려가 매우 높고, 이를 방지하기 위해서는 솔더 볼의 재질이 고가의 구리이어야 한다는 단점이 있다.
따라서, 본 발명은 종래의 칩 사이즈 패키지들이 안고 있는 제반 단점들을 해소하기 위해 안출된 것으로서, 구조가 복잡하지 않음과 아울러 이물질의 침투나 기계적인 강도가 강화될 수 있는 반도체 패키지 및 그의 제조 방법을 제공하는데 목적이 있다.
다른 목적은, 전기 신호 전달 경로를 매우 짧게 하여 전기적 특성을 향상시키는데 있다.
또 다른 목적은, 솔더 볼의 자체 강도가 강화되도록 하여, 각종 테스트에서 솔더 볼이 손상되는 것을 방지하는데 있다.
도 1 및 도 2는 종래의 패키지를 나타낸 단면도
도 3은 본 발명에 따른 패키지를 나타낸 도면
도 4 내지 도 15는 본 발명의 실시예 1에 따른 패키지 제조 공정을 순차적으로 나타낸 도면
도 16은 본 발명의 실시예 2에 따른 적층형 패키지를 나타낸 도면
도 17 및 도 18은 본 발명의 실시예 3에 따른 적층형 패키지를 나타낸 도면
도 19 및 도 20은 본 발명의 실시예 4에 따른 패키지를 제조 공정 순서대로 나타낸 도면
도 21은 본 발명의 실시예 5에 따라 멀티-칩 패키지를 구성한 것을 나타낸 도면
- 도면의 주요 부분에 대한 부호의 설명 -
20 ; 반도체 칩 21 ; 패드
30 ; 1차 금속 라인 31 ; 2차 금속 라인
40 ; 상부 절연막 41 ; 하부 절연막
50 ; 상부 봉지제 51 ; 하부 봉지제
60 ; 솔더 볼 70 ; 확산 방지층
상기와 같은 목적을 달성하기 위하여, 본 발명에 따른 패키지의 제조방법은 는 다음과 같은 단계로 이루어진다.
상부면 양측 가장자리에 패드들이 배치된 수 개의 반도체 칩들로 구성되어진 웨이퍼를 마련하고, 각 반도체 칩들의 사이 부분을 식각하여 트렌치를 형성한다. 트렌치의 내벽과 이에 인접된 패드 상에 1차 금속 라인을 증착하고, 상기 1차 금속 라인을 포함한 웨이퍼의 상부면에 상부 절연막을 형성한다. 상부 절연막의 재질로는 질화막, 산화막, 또는, 폴리머 계열이 사용될 수 있다. 절연막 상부에 봉지제를도포한다.
이어서, 트렌치의 저면이 노출되도록, 웨이퍼의 밑면을 소정 두께만큼 연마하여 제거하며, 아울러, 트렌치의 저면에 배치된 1차 금속 라인 부분도 연마하여 제거한다. 웨이퍼의 밑면 전체에 하부 절연막을 형성하고, 1차 금속 라인들이 노출되도록 해당하는 하부 절연막 부분을 식각하여 제거한다. 노출된 1차 금속 라인의 하단과 전기적으로 연결되는 2차 금속 라인을 하부 절연막 상에 형성한다. 상기 2차 금속 라인을 포함한 웨이퍼의 하부면 상에 봉지제를 도포하고, 2차 금속 라인이 노출되어 볼 랜드가 형성되도록, 해당하는 봉지제 부분 및 하부 절연막 부분을 식각하여 제거한다. 노출된 볼 랜드에 확산 방지층(Under Bump Metallurgy:UBM)을 형성하고, 확산 방지층에 솔더 볼을 마운팅한다. 최종적으로, 트렌치 부분을 절단하여, 패키징된 개개의 반도체 칩으로 분리한다.
상기 확산 방지층은 1차 및 2차 금속 라인이 알루미늄(A1), 구리(Cu), 니켈(Ni), 크롬(Cr), 티타늄(Ti), 금(Au), 백금(Pt), 팔라듐(Pd), 납(pb), 또는 주석(Sn) 중 어느 하나의 단층 구조이면, 금속 라인과 솔더 볼이 반응하여 금속간 화합물이 형성되어 그들간의 접착 신뢰성 저하되는 바, 이를 방지하기 위한 것이다.
상기 확산 방지층은 단층 구조일 경우에는 금속 라인의 재질로 전술된 금속들중에서 선택되는 어느 하나로 형성함이 바람직하며, 다층 구조일 경우에는 구리와 니켈과 금, 구리와 니켈과 금과 크롬, 구리와 니켈과 금과 코발트, 구리와 니켈과 금과 주석, 구리와 니켈과 금과 크롬과 주석, 구리와 니켈과 금과 코발트와 주석, 또는 구리와 니켈과 납 중 어느 하나가 선택될 수 있다.
한편, 상기 금속 라인이 전술된 다층 구조의 확산 방지층과 유사하게 다층 구조로 형성하였다면, 확산 방지층은 별도로 형성할 필요가 없다.
상기된 본 발명의 구성에 의하면, 반도체 칩의 표면과 양측면 및 밑면을 따라 금속 라인이 증착되어서, 이 금속 라인이 전기 신호 전달 경로가 되므로, 신호 전달 경로가 매우 짧아지게 되어서 전기적 특성이 향상되고, 또한 금속 라인은 매우 얇게 증착하는 것이 가능하므로, 패키지의 두께를 줄일 수가 있게 된다.
이하, 본 발명의 바람직한 실시예를 첨부도면에 의거하여 설명한다.
[실시예 1]
도 3은 본 발명의 실시예 1에 따른 패키지를 나타낸 정단면도이고, 도 4 내지 도 15는 도 3에 도시된 패키지를 제조하는 방법을 순차적으로 나타낸 도면들이다.
도 3에 도시된 바와 같이, 상부면 양측 가장자리에 패드(21)가 배치된 반도체 칩(20)은 상기 패드(21)가 상부를 향하게 배치된다. 1차 금속 라인(30)이 패드(21) 상부면과 반도체 칩(20)의 양측면에 배치된다. 1차 금속 라인(30)의 절연을 위해, 반도체 (20)의 상부면 및 측면에 상부 절연막(40)이 형성된다. 따라서, 1차 금속 라인(30)의 하단은 상부 절연막(40)의 밑면에서 노출된다. 상부 봉지제(50)가 전체 구조 상부에 도포된다.
하부 절연막(41)이 상기 1차 금속라인 (30)의 하단을 노출시키도록 반도체 칩(20)의 밑면에 형성된다. 2차 금속 라인 (31)이 노출된 1차 금속 라인(30)의 하단과 전기적으로 연결되게 하부 절연막(41)의 밑면 일부분에 형성된다. 하부 봉지제(51)가 2차 금속 라인 (31)의 일부분을 노출시키도록 전체 구조 하부에 도포된다. 여기서, 노출된 2차 금속 라인(31)부분은 볼 랜드가 되며, 이 볼 랜드에 솔더 볼(60)이 마우팅된다.
상기 1차 및 2차 금속 라인(30,31)은 알루미늄, 구리, 니켈, 크롬, 티타늄, 금, 백금, 팔라듐, 납, 또는 주석 중 어느 하나의 단층 구조이거나 또는 수 개가 적층된 다층 구조로 형성됨이 바람직하다.
한편, 2차 금속 라인(31)과 솔더 볼(60)이 접착되었을 때, 2차 금속 라인(31)의 금속 원자가 납-주석 계열의 솔더 볼(60)로 확산되어서, 그들간의 계면에 금속 화합물이 형성될 소지가 있다. 이러한 금속 화합물은 2차 금속 라인(31)과 솔더 볼(60)간의 접착력을 약화시키게 되므로, 볼 랜드에 확산 방지층(70)이 형성되는 것이 바람직하다.
확산 방지층(70)은 금속 라인(30,31)의 재질과 같은 단층 구조이거나, 또는 구리와 니켈과 금, 구리와 니켈과 금과 크롬, 구리와 니켈과 금과 코발트, 구리와 니켈과 금과 주석, 구리와 니켈과 금과 크롬과 주석, 구리와 니켈과 금과 코발트와 주석, 또는 구리와 니켈과 납 중 어느 하나로 이루어진 다층 구조로 형성됨이 바람직하다.
반면, 금속 라인(30,31)이 확산 방지층(70)과 같이 재질로서 언급된 것들중에서 선택된 다층 구조이면, 금속 라인(30,31) 자체가 확산 방지 기능을 발휘하므로, 확산 방지층(70)을 별도로 형성할 필요는 없다.
이하에서는, 상기와 같은 구조를 갖는 패키지를 제조하는 방법을 도 4 내지도 15를 참고로 하여 상세히 설명한다.
먼저, 도 4에 도시된 바와 같이, 웨이퍼(W)에는 상부면 양측 가장자리에 패드(21)가 배치되어진 다수개의 반도체 칩들(20)로 구성되고, 이때, 반도체 칩들(20)의 각각은 스크라이브 라인에 의해서 구획된다. 이러한 상태에서, 각 스크라이브 라인 부분을 8 내지 12 ㎛ 깊이로 식각하여 트렌치(22)를 형성한다.
이어서, 도 5에 도시된 바와 같이, 반도체 칩(20)의 전체 표면과 트렌치(22)의 내벽에 1차 금속 라인(30)을 PVD, CVD, 또는 전자 도금 방법으로 증착하는데, 폭은 10 내지 1,000㎛, 두께는 0.5 내지 5㎛ 정도로 증착한다. 각 패드(21) 사이 부분의 반도체 칩(20) 표면에 증착된 1차 금속 라인(30)을 식각하여 제거한다. 따라서, 1차 금속 라인(30)은 트렌치(22) 내벽과, 이 트렌치(22)의 양측에 인접하게 배치된 2개의 패드(21) 표면에만 남게 된다.
그런 다음, 1차 금속 라인(30)을 전기적으로 절연시키기 위해서, 상부 절연막(40)을 상기 1차 금속 라인(30)을 포함한 웨이퍼의 상부면 상에 도포한다. 상부 절연막(40)의 재질로는 질화막 또는 산화막이 될 수 있고, 스트레스 완충용으로 폴리머 계열이 사용될 수도 있다.
이어서, 웨이퍼(W)의 상부면을 전기적으로 절연시키고, 아울러, 외부 충격 및 흡습 등을 방지하기 위해서, 웨이퍼(W) 상부면을 상부 봉지제(50)로 봉지하는 데, 이 상부 봉지제(50)의 형성 방법에는 다음과 같은 2가지 방안이 있다.
먼저, 도 7a에 도시된 바와 같이, 웨이퍼(W)를 회전판(80)상에 위치시키고, 도 7b와 같이 회전판(80)을 회전시키면서 웨이퍼(W)상에 상부 봉지제(50)를 스핀코팅하면, 도 7C에 도시된 바와 같이, 웨이퍼(W)의 전체 상부에 상부 봉지제(50)가 형성된다.
다른 방안으로서, 도 8a에 도시된 바와 같이, 하부 다이(91)상에 웨이퍼(W)를 배치하고, 웨이퍼(W)상에 레진 형태가 아닌 상부 봉지제(50)을 위치시킨 다음, 도 8b와 같이 상부 다이(90)로 상부 봉지제(50)를 압착하여 형성할 수도 있다.
2가지 방법 중 어느 한 방법을 사용하여 상부 봉지제(50)가 전체 구조 상부에 형성된 구조가 도 9에 도시되어 있다. 이어서, 트렌치(22)의 저면이 노출되도록 웨이퍼(W)의 하부면을 소중 두께만큼 화학기계적 연마법으로 연마하여 제거한다. 이때, 트렌치(22)의 저면에 배치된 1차 금속 라인 부분도 함께 연마되어 제거되고, 이 결과, 1차 금속 라인(30)의 하단이 웨이퍼(W)의 하부면을 통해 노출된다.
이어서, 도 10에 도시된 바와 같이, 전술한 구조물을 뒤집어서 상부 봉지제(50)가 하부를 향하도록 배치시킨 다음, 전체 구조 상부면, 즉 웨이퍼(W)의 하부면에 하부 절연막(41)을 형성한다. 그런 다음, 트렌치에 매립된 상부 절연막(40)과 1차 금속 라인(30)이 노출되도록, 하부 절연막(41)의 해당 부위를 식각하여 제거한다.
그리고, 도 11에 도시된 바와 같이, 하부 절연막(41) 상에 2차 금속 라인(31)을 증착한 다음, 트렌치 영역과 반도체 칩(20)의 중앙이 노출되도록 2차 금속 라인(31)의 해당 부위를 식각하여 제거한다. 이와 같이 되면, 2차 금속 라인(31)은 패드(21) 상부에 증착된 부분과, 1차 금속 라인(30) 상부에 증착된 부분만이 남게 된다. 따라서, 1차 및 2차 금속 라인(30,31)은 전기적으로 연결된다.
이어서, 도 12에 도시된 바와 같이, 2차 금속 라인(41)을 포함한 웨이퍼(W)의 전체 하부면 상에 하부 봉지제(51)를 도포한 후, 하부 절연막(41)상에 증착된 2차 금속 라인(31)의 일부분이 노출되도록, 하부 봉지제(51)의 해당 부위를 식각하여 제거함으로써, 볼 랜드(61)를 형성한다.
그 다음, 도 13에 도시된 바와 같이, 확산 방지층(70)을 볼 랜드(61)에 증착한다. 여기서, 2차 금속 라인(31)을 전술된 바대로 다층 구조로 형성하였다면, 확산 방지층(70)을 형성하는 공정은 생략될 수 있다. 그리고나서, 솔더 볼(60)을 확산 방지층(70)에 마운팅한다.
마지막으로, 트렌치 영역 부위를 절단하여, 웨이퍼(W)를 개개의 반도체 칩(20)으로 분리하면, 도 3에와 같은, 본 발명의 실시예 1에 따른 패키지가 완성된다.
[실시예 2]
도 16은 본 발명의 실시예 2에 따라서, 실시예 1에서 제시된 패키지를 적층식으로 구성한 것이다.
도시된 바와 같이, 도 3에 도시된 패키지가 상하로 적층된다. 다만, 패드(21) 상부에 증착된 1차 금속 라인(30) 부분이 노출되도록, 상부 절연막(40)과 봉지제(50)의 해당 부위가 식각되어 비아홀(62)이 형성된다. 상부에 배치된 패키지의 확산 방지층(70)이 비아홀(62) 상부에 배치되어서, 솔더 볼 또는 금속 범프에 의해 확산 방지층(70)과 노출된 1차 금속 라인(30)이 전기적으로 연결되므로써, 적층된 2개의 반도체 칩이 전기적으로 연결된다.
[실시예 3]
도 17 및 도 18은 본 발명의 실시예 3에 따른 적층형 패키지를 나타낸 것으로서, 도 17은 1차 금속 라인(32)을 이용한 것이고, 도 18은 금속 와이어(90)를 이용한 것이다.
먼저, 도 17에 도시된 바와 같이, 도 3에 도시된 반도체 칩(20)보다 폭이 짧은 상부 반도체 칩(23)이 그의 패드(24)가 상부를 향하도록 하부 반도체 칩(20)상에 적층되어서, 접착제(80)로 접착된다. 특히, 상부 반도체 칩(23)의 폭은 하부 반도체 칩(20)의 패드(21)가 노출될 정도의 폭을 갖는다. 1차 금속 라인(32)이 하부 반도체 칩(20)의 패드(21)상에 증착될 뿐만 아니라 상부 반도체 칩(23)의 양측벽과 그의 패드(24)상에도 증착된다. 따라서, 각 반도체 칩(20,23)의 패드(21,24)들이 하나의 1차 금속 라인(32)에 의해 전기적으로 연결된다.
한편, 도 17에 도시된 패키지를 구성하는데 한 가지 제한은, 적층되는 반도체 칩(20,23)의 두께가 금속 증착이 가능할 정도로 얇아야만 한다는 것이다.
따라서, 도 18에 도시된 바와 같이, 적층되는 반도체 칩(20a,23a)의 두께가 금속 증착이 불가능할 정도로 두껍다면, 1차 금속 라인(30)와 함께 금속 와이어(90)가 사용된다. 즉, 각 반도체 칩(20a,23a)의 패드(21a,24a)들을 금속 와이어(90)로 연결시켜서, 적층 구조를 실현할 수가 있다.
[실시예 4]
도 19 내지 도 20은 본 발명의 실시예 4에 따른 패키지를 나타낸 도면이다.
먼저, 도 19에 도시된 바와 같이, 패드(21)가 상부를 향하게 반도체 칩(20)을 더미 프레임(100)상에 얹은 다음, 금속 와이어(90)로 패드(21)와 더미 프레임(100)을 연결한다. 즉, 실시예 1에서는 1차 금속 라인이 사용되었지만, 본 실시예 4에서는 사용되지 않는다.
그런 다음, 전체 구조 상부를 상부 봉지제(50)로 몰딩하고, 더미 프레임(100)을 제거한다. 그러면, 금속 와이어(90)의 하단이 상부 봉지제(50)로부터 노출된다. 노출된 금속 와이어(90)와 전기적으로 연결되도록, 반도체 칩(20)의 밑면에 2차 금속 라인(31)을 증착한다. 이어서, 2차 금속 라인(31)이 노출되도록 전체 구조 하부를 하부 봉지제(51)로 몰딩한 후, 노출되어 형성된 볼 랜드에 확산 방지층(70)을 증착하고, 솔더 볼을 확산 방지층(70)에 마운팅하면 도 20과 같은 형상의 패키지가 완성된다.
즉, 본 실시예 4와 실시예 1에 따른 패키지 구조를 비교해보면, 우선 실시예 4에서는 1차 금속 라인 대신에 금속 와이어가 사용되었고, 또한 반도체 칩(20)의 두께가 실시예 1보다는 충분히 두껍기 때문에, 하부 절연막이 사용되지 않는다는 점이다.
[실시예 5]
도 21은 본 발명의 실시예 5에 따른 패키지, 보다 구체적으로는 멀티-칩 패키지를 나타낸 것이다.
도시된 바와 같이, 실시예 1의 도 3에 도시된 패키지가 봉지제로 몰딩되지 않은 상태로 세라믹 캡슐(110) 내부에 배치된 구조로 이루어진다. 세라믹 캡슐(110)이 직접 기판에 실장되는데, 통상적으로 솔더 볼이 사용된다.
이상에서 설명한 바와 같이 본 발명에 의하면, 패드로부터 솔더 볼까지의 전기 신호 전달 경로가 금속 와이어에 의하지 않고 매우 짧은 길이로 형성가능한 금속 라인에 의해 행해지기 때문에, 전기 신호 전달 경로를 매우 짧게 구성하는 것이 가능하게 되므로써, 전기적 특성이 향상된다.
또한, 금속 라인은 매우 얇게 형성하는 것이 가능하므로, 패키지의 두께를 경박화하는 것이 실현된다.
특히, 모든 반도체 칩이 패키징되고 솔더 볼 마운팅 공정이 완료된 후, 개개의 반도체 칩으로 분리되므로, 전체 제조 공정을 웨이퍼 상태하에서 실시할 수가 있게 되어, 대량 생산에 매우 적합하다.
이상에서는 본 발명에 의한 패키지 및 그의 제조 방법을 실시하기 위한 바람직한 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (2)

  1. 상부면 양측 가장자리에 패드들이 배열된 수 개의 반도체 칩들로 구성되어진 웨이퍼를 마련하는 단계;
    상기 반도체 칩들 사이 부분에 트렌치를 형성하는 단계;
    상기 트렌치의 내벽과 이에 인접된 반도체 반도체 칩의 패드 상에 1차 금속라인을 형성하는 단계:
    상기 1차 금속 라인을 포함한 웨이퍼의 상부면 상에 상부 절연막을 형성하는 단계;
    상기 상부 절연막 상에 봉지제를 형성하는 단계;
    상기 트렌치의 저면과 1차 금속 라인이 노출되도록, 상기 웨이퍼 후면의 소정 두께와 상기 트렌치의 저면에 증착된 1차 금속 라인 부분을 연마하는 단계;
    상기 웨이퍼의 하부면 상에 상기 1차 금속 라인이 노출되도록 하부 절역막을 형성하는 단계;
    상기 하부 절연막 상에 상기 노출된 1차 금속 라인 부분과 콘택되게 2차 금속 라인을 형성하는 단계;
    상기 2차 금속 라인의 일부분이 노출되어 볼 랜드가 형성되도록, 상기 2차 금속 라인의 일부를 제외한 웨이퍼의 하부면 상에 봉지제를 형성하는 단계;
    상기 볼 랜드에 솔더 볼을 마운팅하는 단계; 및
    상기 각 트렌치 부분을 절단하여 웨이퍼 상태로 패키징된 각 반도체 칩을개개로 분리하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.,
  2. 제 1 항에 있어서, 상기 하부 봉지제를 형성하는 단계와 상기 솔더볼을 마운팅하는 단계 사이에,
    상기 볼 랜드에 확산 방지층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
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