KR101122492B1 - 솔더 범프를 구비한 반도체 장치 및 그 제조방법 - Google Patents

솔더 범프를 구비한 반도체 장치 및 그 제조방법 Download PDF

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Abstract

본 발명은 솔더 범프를 구비한 반도체 장치 및 그 제조 방법에 관한 것이다. 개시된 본 발명은, 상부면에 복수개의 콘택 패드를 구비한 기판을 준비한 후 콘택 패드를 덮어 싸도록 기판상에 융합 차단벽층을 형성하고, 융합 차단벽층을 패터닝하여 융합 차단벽을 형성하고 콘택 패드 상부면을 노출시킨 다음, 기판 전면에 UBM층을 형성하고, 솔더 범프 영역을 정의하는 개구부를 갖는 포토레지스트 패턴을 UBM층 표면에 형성한 후, 개구부 내에 범프 물질을 형성한 다음 포토레지스트 및 개구부 영역 외의 UBM층을 제거하여 솔더 범프를 형성한다. 그러므로, 본 발명은 솔더 범프를 구비한 반도체 장치의 접속 시에 범프 멜트가 융합되는 것을 방지하여 불량률을 감소시킬 수 있다.
범프, 솔더, 피치, 패드

Description

솔더 범프를 구비한 반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE HAVING SOLDER BUMP AND METHOD OF MANUFACTURING THE SAME}
도 1a 및 도 1b는 종래 기술의 문제점을 설명하기 위한 단면도들,
도 2a 및 도 2b는 본 발명의 실시를 위해 제공되는 기판 구조물의 단면도들,
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 장치 제조과정 중 융합 차단벽층 형성 방법을 설명하기 위한 단면도들,
도 4a 내지 도 4g는 본 발명의 실시예에 따른 반도체 장치 제조과정 중 융합 차단벽을 형성하고 콘택 패드의 상부면을 노출시키는 방법을 설명하기 위한 단면도들 및 평면도들,
도 5a 내지 도 5f는 본 발명의 실시예에 따른 반도체 장치 제조과정 중 노출된 콘택 패드 상에 솔더 범프를 형성하는 방법을 설명하기 위한 단면도들,
도 6a 내지 도 6b는 융합 차단벽의 구조를 설명하기 위한 사시도, 평면도 및 단면도,
도 7a 내지 도 7d는 융합 차단벽의 응용을 설명하기 위한 단면도들이다.
<도면의 주요 부호에 대한 간략한 설명>
100 : 기판 110 : 콘택 패드
130 : 융합 차단벽층132 : 융합 차단벽
150 : UBM층150' : UBM 패턴
180, 180' : 솔더 범프
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 솔더 범프를 구비한 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 집적 회로(Integrated Circuit; IC) 칩의 속도 증가와 노이즈 감소를 위해 더 큰 입출력(Input Output: I/O) 대역폭(bandwidth)이 필요하며, 이를 위해 칩과 칩 서포트(chip support) 혹은 칩과 칩 사이의 접속 매개체로 사용되는 솔더 범프의 단위 면적당 개수의 증가가, 달리 표현하면 범프 피치(pitch)의 감소가, 요구되고 있다. 그러나 범프 피치가 감소함에 따라, 범프의 크기 차이 및 반도체 장치를 구성하는 기판의 굴곡에 의해 접속 시 불량 발생률이 증가하게 된다.
예를 들면, 도 1a는 종래 기술에서 범프 크기차이에 의한 칩 접속 시의 문제점을 도시한 개략도이다. 콘택 패드와(12)와 솔더 범프(30, 40)가 형성된 제1 기판(10)을 이에 대응하는 제2 기판(20)에 근접시켜 솔더 범프(30, 40)와 제2 기판(20) 상의 콘택 패드(22)간의 접촉을 시도할 때, 도시된 바와 같이 범프 크기의 차이에 의해 크기가 작은 솔더 범프(40)는 콘택 패드(22)와 접촉을 못하고 둘 사이에는 S만큼의 공간이 생겨나게 된다. 이어서, 온도를 높여 솔더 범프(30, 40)를 녹임으로서 콘택 패드(22)와 웨팅(wetting)을 시도한다. 이때, 범프가 녹아 무너지면서(collapse 되면서) 줄어드는 범프의 높이는 범프와 콘택 패드의 모양에 따라 다르지만 구형의 범프인 경우 대체적으로 범프 직경의 약 10% 정도 높이가 감소하게 된다. 그러므로 도면에서 크기가 작은 범프(40)와 콘택 패드(22) 간의 공간 S가, 크기가 큰 솔더 범프(30)가 녹아 무너지면서 줄어드는 높이보다 크게 되면 크기가 작은 솔더 범프(30)는 콘택 패드(22)와 접촉할 수 없게 된다. 여기서 크기가 작은 솔더 범프(40)와 콘택 패드(22)와의 웨팅을 이루기 위해 도 1b에 도시된 바와 같이, 외부 힘 F를 인가하여 크기가 작은 범프의 멜트(40')가 대응하는 콘택 패드(22)를 접촉하도록 제1 기판(10)과 제2 기판(20)을 근접시킨다. 그러면, 도시된 바와 같이 크기가 작은 범프의 멜트(40')도 콘택 패드(22)를 웨팅하면서 접속을 이룰 수 있게 된다. 그러나 이때, 두 기판(10, 20)을 필요이상 근접시키게 되면 도시된 바와 같이 크기가 큰 범프의 멜트(30')간에 융합이 일어나게 되어 브리지(bridge)(44)를 형성하게 된다. 이러한 브리지(44)는 회로의 합선(short circuit)을 일으켜 불량의 원인이 된다.
이상에서 살펴본 바와 같이, 범프와 대응 콘택 패드 사이의 간격 불균일성에 의해 접속이 이루어지지 않아 단락이 발생하거나 이를 극복하기 위해서 강제적으로 범프와 대응 콘택 패드를 근접시키려 할 때 다른 범프 사이에서 융합이 일어나 합선이 발생할 수 있다. 이러한 문제점은 특히 범프 피치가 감소할수록 커지게 되어, 범프 피치를 미세화 시키는데 있어 큰 제약 중의 하나가 되고 있다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 솔더 범프 형성 면에 융합 차단벽을 형성하여 IC 칩의 접속 시 대응 기판과의 간격을 제어하고, 범프 멜트의 융합을 차단함으로써 접속 시 일어나는 단락 및 합선 불량을 줄일 수 있는 솔더 범프를 구비한 반도체 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 솔더 범프를 구비한 반도체 장치 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 장치는, 기판 상에 위치하는 복수개의 콘택 패드와, 상기 콘택 패드 위에 위치하는 UBM 패턴과, 상기 UBM 패턴 위에 위치하는 솔더 범프 및, 상기 기판 상부면으로부터 돌출되어 상기 범프 사이에 위치하는 복수개의 융합 차단벽을 포함하는 것을 특징으로 한다.
또한, 상기 다른 목적을 달성하기 위한 본 발명에 따른 반도체 장치 제조 방법은, 복수개의 콘택 패드를 상부면에 구비한 기판을 준비하는 단계와, 상기 콘택 패드를 덮어 싸도록 상기 기판 상에 융합 차단벽층을 형성하는 단계와, 상기 융합 차단벽층을 패터닝하여 융합 차단벽을 형성하고 상기 콘택 패드의 상부면을 노출시키는 단계와, 상기 결과물 전면에 UBM층을 형성하는 단계와, 상기 UBM층 표면에 솔더 범프 영역을 정의하는 개구부를 갖는 포토레지스트 패턴을 형성하는 단계와, 상기 개구부 내에 범프 물질 형성하는 단계와, 상기 포토레지스트 패턴을 제거하는 단계와, 상기 UBM층 중 상기 개구부 영역 외에 형성된 부분을 제거하여 솔더 범프를 형성하는 단계 및, 상기 솔더 범프를 리플로우 하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하기로 한다. 그러나, 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층 또는 부재가 다른 층 또는 기판 '상'에 있다 라고 기재되는 경우에, 상기 어떤 층 또는 부재는 상기 다른 층 또는 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 또 다른 막이나 부재가 개재되어질 수도 있다.
도 2a 및 도 2b는 본 발명의 실시를 위해 제공되는 기판 구조물의 단면도들이다. 도시된 바와 같이 기판(100, 102)은 복수개의 콘택(contact) 패드(110, 112)를 상부면에 구비한다. 여기서, 상부면이라 함은 도면상의 상부를 의미하므로 실제 웨이퍼에서는 웨이퍼 전면이 될 수도 있고 후면이 될 수도 있다. 상기 기판(100, 102)은 도시하지는 않았지만 반도체 집적회로(IC)를 내포하며 상기 콘택 패드(110, 112)는 집적회로의 금속 배선과 연결되어 있다. 도 2a에 도시된 콘택 패드(110)는 Al 또는 Al 합금으로 구성된 콘택 패드를 나타내며, 최상부층은 TiN과 같은 반사방지막(Anti Reflection Coating: ARC)이 형성될 수 있다. 도 2b의 콘택 패드(112)는 Cu나 W로 구성된 콘택 패드를 나타내며 대머신 공정으로 형성되어 패드의 대부분이 기판(102) 내에 존재하며 상부면만 노출되게 된다. 이와 같이 대머신 공정으로 형성된 패드는 플러그 형태를 띠기도 하며, 특히 Cu의 경우에는 기판(102) 상부를 실리콘질화막과 같은 비활성화층(passivation layer)(104)으로 형성할 수 있다. 이후, 도 2a의 콘택 패드(110)가 돌출된 형태를 갖는 기판(100)을 중심으로 본 발명에 따른 반도체 장치 제조 방법을 설명하기로 한다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 장치 제조과정 중 융합 차단벽층을 형성하는 방법을 설명하기 위한 단면도들이다.
먼저 도 3a를 참조하면, 상기 기판(100) 상에 상기 콘택 패드(110)를 덮어 싸도록 융합 차단벽층(130)을 형성한다. 상기 융합 차단벽층(130)은 절연막으로 이루어지며 바람직하게는 금속 확산 및 수분의 침투를 막을 수 있는 비활성(passivating) 절연물질로 이루어지도록 한다. 그러므로 상기 융합 차단벽층(130)은 실리콘산화막, 실리콘질화막, BCB(BezoCycloButene)막 또는 이들의 조합으로 이루어질 수 있다. 상기 융합 차단벽층(130)은 CVD(Chemical Vapor Deposition) 혹은 스핀코팅(spin coating) 방법에 의해 형성될 수 있다. 상기 융합 차단벽층(130)은 후에 형성될 솔더 범프들이 멜트(melt) 상태에서 서로 융합되는 것을 차단하고, 또한 상기 기판(100)과 대응하는 기판에 제어된 간격만큼 근접시키는데 필요한 융합차단벽 형성을 위한 것으로 형성두께는 예정된 범프 크기 및 피치에 따라 결정되는 것이 바람직하다.
도 3b 및 도 3c는 융합 차단벽층(130) 형성의 일예를 도시한 것으로, 먼저 도 3b와 같이 상기 기판(100) 상에 실리콘산화막 혹은 실리콘질화막과 같은 CVD로 형성된 제1 절연막(122)을 형성하여 상기 콘택 패드(110)를 덮어 싼 다음 패터닝을 통해 상기 콘택 패드(110)의 상부면을 노출시킨다. 그런 다음, BCB와 같은 제2 절연막(124)을 상기 결과물 위에 형성함으로써 도 3c에 도시된 바와 같이 제1 절연막 패턴(122')과 제2 절연막(124)으로 이루어진 융합 차단벽층(130)을 형성할 수 있다.
도 3d는 융합 차단벽층(130) 형성의 다른 예를 도시한 것으로, 먼저 상기 기판(100) 상에 실리콘산화막 혹은 실리콘질화막과 같은 제1 절연막(126)을 형성하여 상기 콘택 패드(110)를 덮어 싼 다음 뒤이어 BCB와 같은 제2 절연막(128)을 형성함으로써 제1 절연막(126)과 제2 절연막(128)으로 이루어진 융합 차단벽층(130)을 형성할 수 있다.
도 4a 내지 도 4g는 본 발명의 실시예에 따른 반도체 장치 제조과정 중 상기 융합 차단벽층(130)을 패터닝하여 융합 차단벽을 형성하고 상기 콘택 패드(110)의 상부면을 노출시키는 방법을 설명하기 위한 단면도들 및 평면도들이다.
먼저 도 4a를 참조하면, 상기 융합 차단벽층(130)을 패터닝 하여 융합 차단벽(132)을 형성하고 상기 콘택 패드(110)의 상부면을 노출시킨다. 상기 융합 차단벽(132)은 융합 차단벽층(130)의 일부이지만 도면의 이해를 쉽게 하기 위해서 다른 부호를 부여하고 벽돌무늬로 표시하기로 한다.
도 4b 내지 도 4d는 융합 차단벽(132) 형성과 콘택 패드(110) 상부면 노출을 분리하여 진행하는 경우를 설명하기 위한 것인데, 상기 도 3d의 제1 절연막(126) 및 제2 절연막(128)으로 이루어진 융합 차단벽층(130)에 적용한 예를 도시한 것이다. 먼저 도 4b를 참조하면, 1차 패터닝을 통해 상기 콘택 패드(110) 위에 형성된 제1 절연막(126)이 노출 될 때까지 상기 제2 절연막(128)의 소정 영역을 제거하면 도시된 바와 같이 융합 차단벽(132)이 형성된다. 이를 위해서는 제1 및 제2 절연막이 실리콘질화막과 BCB와 같이 식각 선택비가 큰 것이 바람직하다. 이어서 도 4c에 도시된 바와 같이 추가 식각을 통해, 바람직하게는 상기 제1 절연막(126)이 빨리 식각되도록 화학작용(chemistry)을 변화시켜, 상기 콘택 패드(110)의 상부면을 노출시킨다. 도 4d를 참조하면, 상기 도 4b의 구조에서 2차 패터닝을 통해 상기 제1 절연막(126)의 소정 영역을 제거하여 상기 콘택 패드(110)의 상부면을 노출 시킨다. 이때, 도시된 바와 같이 상기 콘택 패드(110)의 상부면 전체를 노출시키지 않고 일부분만을 노출 시킬 수 있다. 이상과 같이 상기 융합차단벽(132) 형성과 콘택 패드(110) 상부면 노출을 분리하여 진행하면, 상기 제2 절연막(128)이 두꺼울 경우 이에 수반되는 과식각(over etching)에 의한 콘택 패드(110) 상부면의 손상을 최소화 할 수 있다.
도 4e는 융합 차단벽 형성 및 콘택 패드 상부면 노출의 다른 방법을 도시한 것이다. 패터닝을 통해 융합 차단벽(132) 형성과 콘택 패드(110) 상부면의 노출을 마친 후, 추가로 상부절연막(도시하지 않음)을 상기 결과물 전면에 증착한 다음 도시된 바와 같이 상기 콘택 패드(110)의 상부면을 노출시키도록 상부절연막을 패터닝하면, 상기 상부면을 제외하고 상기 결과물 전면이 상부절연막 패턴(134)으로 덮이게 된다. 여기서 상부절연막 패턴(134)은 실리콘질화막, 실리콘산화막 또는 이들의 조합으로 이루어지는 것이 바람직하다. 이와 같이 무기화합물 계통의 상부절연막 패턴(134)을 형성함으로써 후속되는 금속막 형성 시에 금속막의 접착력을 향상시킬 수 있고 화합물로 구성된 융합 차단벽(132)의 경우 유기용제에 대한 방어막을 구성할 수 있는 장점이 있다.
도 4f 및 도 4g는 상술한 방법에 의해 형성된 융합 차단벽의 예를 도시하는 평면도들 및 단면도들이다. 도시된 바와 같이 상기 융합 차단벽(132, 132')은 복수개로 구성되어 있으며, 가장 가까운 콘택 패드(110, 110')들 사이에 형성되어 있는 예를 보여주고 있다. 융합 차단벽에 대한 구조는 솔더 범프가 형성된 단계에서 기술하기로 한다.
도 5a 내지 도 5f는 본 발명의 실시예에 따른 반도체 장치 제조과정 중 상기 노출된 콘택 패드(110) 상에 솔더 범프를 형성하는 방법을 설명하기 위한 단면도들이다.
도 5a를 참조하면, 패터닝을 통해 융합 차단벽(132)이 형성되고 콘택 패드(110)의 상부면이 노출된 기판 구조물 전면에 UBM(Under Bump Metal)층(150)을 형성한다. 상기 UBM층(150)은 Ti, Ta, Cr, Ni, Cu, Pd, Au 또는 이들의 조합으로 이루어질 수 있으며 PVD나 도금 방법을 통해서 형성될 수 있다.
도 5b를 참조하면, 상기 UBM층(150) 중 콘택 패드(110) 상부면을 덮고 있는 부분을 노출시키는 개구부(162)를 갖는 포토레지스트 패턴(160)을 상기 UBM층(150) 표면에 형성한다. 상기 개구부(162)는 솔더 범프 영역을 정의하게 되는데, 상기 UBM층(150)이 형성된 융합 차단벽(132)의 측면으로부터 소정의 간격(d로 도시됨)을 두고 형성되는 것이 바람직하다.
도 5c 내지 도 5f를 참조하면, 먼저 도 5c에서 상기 포토레지스트 패턴(160)에 의해 형성된 개구부(162) 내에 범프 물질(170)을 소정의 높이만큼 형성한다. 상기 범프 물질(170)로는 Pb, Sn, Sb, Ni, Ag, Cu, Bi, Zn, In 및 이들 중 선택된 금속들의 합금을 이용할 수 있다. 상기 개구부(162) 내의 범프 물질(170)의 형성은 도금 방법을 이용하는 것이 바람직하다. 이어서 상기 포토레지스트(160)를 제거한 후, 상기 범프 물질(170)을 마스크 삼아 상기 UBM층(150) 중 범프 물질(170)이 형성된 영역 외의 부분을 식각 제거하면, 즉 상기 개구부(162) 영역 외에 형성된 부분을 제거하면, 도 5d에 도시된 바와 같이 상기 융합 차단벽(132) 측면과의 사이에 갭(g로 도시됨)을 갖으며 솔더 범프(180)가 형성된다. 여기서 상기 갭 g는 UBM층(150)의 식각으로 인해 상술한 간격 d보다 큰 값을 갖는다. 계속해서 도 5e에 도시된 바와 같이 온도를 높여 상기 솔더 범프(180)를 리플로우 시키면 UBM 패턴(150')위에 구형의 솔더 범프(180')가 형성되는데, 상기 융합 차단벽(132) 측면과 솔더 범프(180') 사이에 갭(g'로 도시됨)이 존재할 수 있게 상기 범프 물질(170) 형성 시 높이를 조절하도록 한다. 상기 갭 g'의 크기는 상기 솔더 범프(180') 직경(w'로 도시됨)의 3% 내지는 60% 범위에 들도록 하는 것이 바람직하다. 도 5f는 상기 콘택 패드(110)가 부분적으로 노출된 상기 도 4d의 구조에서 상술한 방법에 의해 형성된 UBM 패턴(152)과 솔더 범프(180')를 나타내고 있다.
도 6a 내지 도 6b는 솔더 범프 형성 후 융합 차단벽의 구조를 설명하기 위한 사시도, 평면도 및 단면도이다.
융합 차단벽의 형성 및 구조에는 여러 가지 변형이 가능한데, 몇 가지 예를 들면, 먼저 도시된 바와 같이 범프 멜트가 융합되어도 문제가 없는 솔더 범프(180m, 180n) 사이에는 융합 차단벽을 형성하지 않을 수 있다. 즉, 모든 솔더 범프 사이에 융합 차단벽이 일률적으로 형성될 필요는 없다. 한편, 범프 멜트의 융합을 보다 철저히 차단하고자 하는 영역에서는 합쳐진(merged 된) 융합차단벽(132m)을 형성할 수 있다. 즉, 융합 차단벽의 크기 및 모양은 모두 같을 필요는 없고 영역에 따라 달라질 수 있다.
통상적인 기판 접속 조건에서는 범프 맬트가 융합 차단벽을 구성하는 절연막을 웨팅하지 않으므로, 상기 융합 차단벽(132, 132m)들 간의 틈을 통해서 범프 멜트가 융합될 확률은 높지 않다. 오히려 상기 융합 차단벽(132, 132m)들 간의 틈은, 상기 기판(100)을 대응 기판(도시하지 않음)에 접속한 후, 솔더 범프(180', 180m, 180n) 사이로 에폭시와 같은 언더필(underfill)을 충진 할 때 상기 솔더 범프(180', 180m, 180n) 사이에 있는 공기가 쉽게 빠져나가게 하고 또 언더필이 쉽게 들어오게 하는 통로를 제공한다.
상기 융합 차단벽(132, 132m)의 높이(b로 도시됨)는 범프 피치와 높이 그리고 융합 차단벽(132)의 폭 등에 따라 변해야 하는데, 상기 솔더 범프(180') 높이(s로 도시됨)의 20% 내지 90% 사이의 값을 갖는 것이 바람직하다. 범프 피치가 작아질수록 또한 융합 차단벽의 폭이 커질수록 융합 차단벽의 높이는 커져야 한다. 상기 융합 차단벽(132, 132m)의 높이는 상술한 융합 차단벽층(130)의 두께에 의해서 주로 결정된다. 또한, 상기 솔더 범프(180')의 높이는 하부의 UBM 패턴(150') 혹은 콘택 패드(110)의 형상 및 넓이와, 이들 위에 형성되는 범프 물질의 양에 의해 주로 결정된다.
도 7a 내지 도 7d는 융합 차단벽의 응용을 설명하기 위한 단면도들이다. 먼저 도 7a를 참조하면, 콘택 패드(310)를 구비한 기판(300)에 상술한 방법으로 융합 차단벽(330)과 솔더 범프(380, 390)를 형성한 다음, 상기 기판(300)을 대응 기판(400)에 접속하기 위하여 상기 기판(300)의 솔더 범프(380, 390)와 대응 기판(400)의 콘택 패드(410, 420)가 정렬되도록 놓는다. 여기서, 도시된 바와 같이 크기가 작은 솔더 범프(390)는 대응하는 콘택 패드(420)와 접촉을 할 수 없게 된다. 이어서, 온도를 상승 시켜 상기 솔더 범프(380, 390)를 녹이면 도 7b에 도시된 바와 같이 범프 멜트(380')가 대응하는 콘택 패드(410)를 웨팅하게 된다. 하지만, 상기 크기가 작은 솔더 범프(390)의 경우에는 범프 멜트(390')가 되어도 상기 대응하는 콘택 패드(420)와 접촉을 못할 수가 있다. 이때, 도 7c에 도시된 바와 같이 상기 기판(300, 400)에 힘 F를 인가하여 상기 두 기판(300, 400)을 상기 융합 차단벽(330)이 대응 기판(400)의 표면에 닿을 때까지 근접시킨다. 그러면 이미 웨팅을 이룬 상기 범프 멜트(380')는 눌리면서 옆으로 퍼지게 되고 상기 크기가 작은 범프 멜트(390')는 대응하는 콘택 패드(420)와 접촉하여 웨팅을 이루게 된다. 여기서 상기 융합차단벽(330)은 범프 멜트(380', 390')가 서로 융합되는 것을 차단하고 아울러 상기 두 기판(300, 400)이 필요 이상으로 근접하는 것을 방지하는 역할을 한다. 이후, 힘 F를 인가한 상태에서 상기 범프 멜트(380', 390')를 응고시켜도 되고 도 7d에 도시된 바와 같이 힘 F를 제거하여 상기 범프 멜트(380', 390')가 다시 오므려진 상태에서 응고시켜도 된다.
이상 상술한 바와 같이, 본 발명은 솔더 범프를 구비한 기판에 융합 차단벽을 형성함으로써 기판의 접속 시에 대응 기판과의 간격을 제어된 크기만큼 줄이고, 또한 범프 멜트가 융합되는 것을 차단함으로써 범프 크기 차이 및 기판의 굴곡으로 인한 반도체 장치의 접속 불량을 줄일 수 있고, 본 발명을 이용하여 극 미세(ultra fine) 범프 피치를 갖는 반도체 장치를 제조 및 접속 할 수 있다.
한편, 본 발명은 상술한 실시 예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주 내에서 당업자에 의해 여러 가지 변형이 가능하다.

Claims (15)

  1. 기판 상에 위치하는 복수개의 콘택 패드;
    상기 콘택 패드 위에 위치하는 UBM 패턴;
    상기 UBM 패턴 위에 위치하는 솔더 범프; 및
    상기 기판 상부면으로부터 돌출되어 상기 솔더 범프 사이에 위치하는 복수개의 융합 차단벽을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 기판은 반도체 집적회로 칩인 것을 특징으로 하는 반도체 장치.
  3. 삭제
  4. 제 1항에 있어서,
    상기 융합 차단벽은 절연막으로 이루어지는 것을 특징으로 하는 반도체 장치.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제 1항에 있어서,
    상기 융합 차단벽의 높이는 상기 솔더 범프 높이의 20% 내지 90%인 것을 특징으로 하는 반도체 장치.
  9. 복수개의 콘택 패드를 상부면에 구비한 기판을 준비하는 단계;
    상기 콘택 패드를 덮어 싸도록 상기 기판 상에 융합 차단벽층을 형성하는 단계;
    상기 융합 차단벽층을 패터닝하여 융합 차단벽이 형성되고 상기 콘택 패드의 상부면이 노출된 기판 구조물을 형성하는 단계;
    상기 기판 구조물 전면에 UBM층을 형성하는 단계;
    상기 UBM층 표면에 솔더 범프 영역을 정의하는 개구부를 갖는 포토레지스트 패턴을 형성하는 단계;
    상기 개구부 내에 범프 물질 형성하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계;
    상기 UBM층 중 상기 개구부 영역 외에 형성된 부분을 제거하여 솔더 범프를 형성하는 단계; 및
    상기 솔더 범프를 리플로우 하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  10. 삭제
  11. 삭제
  12. 삭제
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JP6858642B2 (ja) * 2017-05-25 2021-04-14 三菱電機株式会社 パワーモジュール

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000043574A (ko) * 1998-12-29 2000-07-15 김영환 반도체 패키지 및 그의 제조방법
KR20020061528A (ko) * 2001-01-15 2002-07-24 닛본 덴기 가부시끼가이샤 반도체장치, 반도체장치의 제조방법 및 반도체장치의제조장치
KR20050062646A (ko) * 2002-12-06 2005-06-23 가부시키가이샤 다무라 세이사쿠쇼 땜납 공급 방법
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Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000043574A (ko) * 1998-12-29 2000-07-15 김영환 반도체 패키지 및 그의 제조방법
KR20020061528A (ko) * 2001-01-15 2002-07-24 닛본 덴기 가부시끼가이샤 반도체장치, 반도체장치의 제조방법 및 반도체장치의제조장치
KR20050062646A (ko) * 2002-12-06 2005-06-23 가부시키가이샤 다무라 세이사쿠쇼 땜납 공급 방법
KR100713579B1 (ko) 2004-05-31 2007-05-02 강준모 반도체소자 얼라인 방법 및 그에 의해 형성된 반도체 구조물

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