JPH10135270A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH10135270A
JPH10135270A JP8304193A JP30419396A JPH10135270A JP H10135270 A JPH10135270 A JP H10135270A JP 8304193 A JP8304193 A JP 8304193A JP 30419396 A JP30419396 A JP 30419396A JP H10135270 A JPH10135270 A JP H10135270A
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JP
Japan
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connection electrode
semiconductor chip
insulating film
connection
forming
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JP8304193A
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English (en)
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Michihiko Yamamoto
充彦 山本
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Casio Computer Co Ltd
Original Assignee
Casio Computer Co Ltd
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Publication date
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Abstract

(57)【要約】 【課題】 ＣＳＰ等と呼ばれる半導体装置において、半
導体チップとは別の部品であるインターポーザ（サブ回
路基板）を用いない構造とする。 【解決手段】 半導体チップ２１は、シリコン基板２２
の上面周辺部に形成された第１の接続電極２３が保護膜
２４の開口部２５を介して露出された構造となってい
る。開口部２５を除く半導体チップ２１の周囲全体には
絶縁膜３０が形成されている。第１の接続電極２３上及
び絶縁膜３０の上面、側面、下面に形成された溝３３内
には無電解メッキ層からなる引き回し線３７が形成され
ている。絶縁膜３０の下面に形成された溝３２内には無
電解メッキ層からなる第２の接続電極３６が形成されて
いる。引き回し線３７上には保護膜３８が形成されてい
る。第２の接続電極３６上には半田バンプ３９が形成さ
れている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体装置及びそ
の製造方法に関する。
【０００２】
【従来の技術】例えばＣＳＰ(chip size package)と呼
ばれるＬＳＩ等からなる半導体チップの実装技術では、
半導体チップを回路基板（メイン回路基板）上に直接実
装するのではなく、サブ回路基板を介して実装してい
る。図２０は従来のこのような半導体装置（半導体チッ
プとサブ回路基板とを一体化してなるもの）の一例を示
したものである。サブ回路基板を構成するポリイミド等
からなるフィルム基板１の全体には複数の円孔２がマト
リックス状に配列形成されている。フィルム基板１の下
面には各円孔２を塞ぐように複数の第１の接続電極３が
形成されている。フィルム基板１の下面周辺部には複数
の第２の接続電極４が該下面から周囲に突出して配列形
成されている。複数の第１の接続電極３と複数の第２の
接続電極４との相対応するもの同士は、フィルム基板１
の下面に形成された複数の引き回し線５を介して、それ
ぞれ電気的に接続されている。第１の接続電極３の円孔
２を介して露出された露出面上にはほぼ球状の半田バン
プ６が設けられている。
【０００３】一方、半導体チップ１１は、シリコン基板
１２の上面周辺部に複数の接続電極１３が配列形成さ
れ、接続電極１３の中央部を除くシリコン基板１２の上
面全体に酸化シリコンや窒化シリコンからなる保護膜１
４が形成され、接続電極１３の中央部が保護膜１４に形
成された開口部１５を介して露出された構造となってい
る。そして、フィルム基板１は半導体チップ１１の保護
膜１４の上面中央部に弾性接着剤層１６を介して接着さ
れ、第２の接続電極４は半導体チップ１１の接続電極１
３に図示しない半田を介して接合され、この接合部分は
樹脂封止材１７によって封止されている。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
このような半導体装置では、サブ回路基板として半導体
チップ１１とは別の部品である比較的厚いフィルム基板
１を用い、しかもこのフィルム基板１を半導体チップ１
１の保護膜１４の上面にこれまた比較的厚い弾性接着剤
層１６を介して接着しているので、全体的にかなり厚く
なるという問題があった。また、フィルム基板１の第２
の接続電極４を半導体チップ１１の接続電極１３に接合
しているので、この接合が確実であるか否かの検査を行
わなければならず、面倒であるという問題もあった。こ
の発明の課題は、サブ回路基板を用いない構造とし、半
導体装置を全体的に薄型化するとともに、接合検査を不
要とすることである。
【０００５】
【課題を解決するための手段】請求項１記載の発明に係
る半導体装置は、一の面の周辺部に複数の第１の接続電
極が配列形成された半導体チップと、前記第１の接続電
極を除く前記半導体チップの一の面、側面及び他の面を
覆うように形成された絶縁膜と、前記半導体チップの他
の面に形成された前記絶縁膜上に配列形成された複数の
第２の接続電極と、前記第１の接続電極上と前記半導体
チップの一の面、側面及び他の面とに形成され、前記第
１の接続電極と前記第２の接続電極との間を導通する複
数の引き回し線と、前記第２の接続電極上に形成された
金属バンプとを具備したものである。請求項４記載の発
明に係る半導体装置の製造方法は、一の面の周辺部に複
数の第１の接続電極が配列形成された半導体チップを用
意し、前記第１の接続電極を除く前記半導体チップの一
の面、側面及び他の面を覆うように絶縁膜を形成し、レ
ーザの照射により、前記半導体チップの他の面に形成さ
れた前記絶縁膜の表面における複数の第２の接続電極形
成領域に無電解メッキ可能部を形成するとともに、前記
半導体チップの一の面、側面及び他の面に形成された前
記絶縁膜の表面において前記第１の接続電極と前記第２
の接続電極形成領域との間の複数の引き回し線形成領域
に無電解メッキ可能部を形成し、無電解メッキにより、
前記第２の接続電極形成領域上に第２の接続電極を形成
するとともに、前記第１の接続電極上及び前記引き回し
線形成領域上に前記第１の接続電極と前記第２の接続電
極との間を導通する引き回し線を形成し、前記第２の接
続電極上に金属バンプを形成するようにしたものであ
る。
【０００６】請求項１及び４記載の発明によれば、半導
体チップの一の面、側面及び他の面を覆うように形成さ
れた絶縁膜の表面に第２の接続電極及び引き回し線を形
成し、半導体チップとは別の部品であるサブ回路基板を
用いていないので、半導体装置を全体的に薄型化するこ
とができる。また、半導体チップの第１の接続電極上に
引き回し線を形成しているので、第２の接続電極及び引
き回し線の形成と同時に引き回し線を第１の接続電極に
確実に接合することができ、したがって接合検査を不要
とすることができる。
【０００７】
【発明の実施の形態】次に、この発明の第１実施形態に
おける半導体装置の製造方法について図１〜図１０を順
に参照しながら説明する。まず、図１及び図２に示す半
導体チップ２１を用意する。この半導体チップ２１は、
図２０に示す従来のものと同じであって、シリコン基板
２２の上面周辺部にアルミニウムからなる複数の第１の
接続電極２３が配列形成され、第１の接続電極２３の中
央部を除くシリコン基板２２の上面全体に酸化シリコン
や窒化シリコンからなる保護膜２４が形成され、第１の
接続電極２３の中央部が保護膜２４に形成された開口部
２５を介して露出された構造となっている。
【０００８】次に、図３に示すように、低圧スクリーン
印刷等により、接続電極２３の保護膜２４の開口部２５
を介して露出された露出面上に、ポリイミド系等の樹脂
からなる突起２６を形成する。次に、図４に示すよう
に、下金型２７内に半導体チップ２１を突起２６を下側
にして配置し、次いで下金型２７内を上金型２８で閉じ
る。この状態では、半導体チップ２１の周囲全体に、突
起２６の高さに対応するほぼ一定の間隔のキャビティ２
９が形成されている。次に、このキャビティ２９内にエ
ポキシ系やポリイミド系等の樹脂を充填することによ
り、半導体チップ２１の周囲全体を覆うように絶縁膜３
０を形成する。
【０００９】次に、図示しない所定パターンのレジスト
マスクを用いたフォトリソグラフィにより、突起２６を
除去すると、図５に示すように、保護膜２４の開口部２
５に対応する部分における絶縁膜３０に開口部３１が形
成される。したがって、この状態では、第１の接続電極
２３の中央部は保護膜２４の開口部２５及び絶縁膜３０
の開口部３１を介して露出されている。
【００１０】次に、図６〜図８に示すように、絶縁膜３
０に溝３２、３３を形成するが、まず溝３２、３３の位
置等について説明し、その後で溝３２、３３の形成方法
について説明する。図７及び図８に示すように、半導体
チップ２１の下面に形成された絶縁膜３０の表面側には
複数の円形状の第２の接続電極形成用溝３２がマトリッ
クス状に形成されている。また、図６〜図８に示すよう
に、半導体チップ２１の上面、側面及び下面に形成され
た絶縁膜３０の各表面側には、保護膜２４及び絶縁膜３
０の複数の開口部２５、３１と複数の第２の接続電極形
成用溝３２との相対応するもの同士をそれぞれ連結する
ための複数の引き回し線形成用溝３３が形成されてい
る。
【００１１】次に、溝３２、３３の形成方法について説
明する。エキシマレーザを半導体チップ２１の上面、側
面及び下面に形成された絶縁膜３０の各表面の所定の箇
所にスキャン照射すると、この照射領域における絶縁膜
３０の表面側を形成する樹脂の分子の結合が切断される
ことにより、同照射領域における絶縁膜３０の表面側が
エッチングされ、これにより深さ数十μｍ程度の溝３
２、３３が形成される。引き回し線形成用溝３３の幅
は、半導体チップ２１のサイズ、第１の接続電極２３の
個数及びピッチ等に左右されるが、一般的には１００μ
ｍ程度以下とする。
【００１２】ところで、エキシマレーザの代わりに、Ｃ
Ｏ2レーザやＹＡＧレーザを用いてもよい。しかし、波
長は短いものほどよく、したがってエキシマレーザが最
も好ましい。その理由は、波長が短いと、絶縁膜３０の
表面側をエッチングするとき、熱ダメージが少なく、非
常に形の整った溝３２、３３を形成することができるか
らである。また、エキシマレーザの場合には、溝３２、
３３の底面が粗くなり、該底面の表面性質が疎水性から
親水性へと変質し、図８に示すように、溝３２、３３の
底面に表面活性層３４、３５が形成される。表面活性層
３４、３５を形成するのは、後で説明する無電解メッキ
のための無電解メッキ可能部を形成するためである。こ
れに対して、ＣＯ2レーザやＹＡＧレーザの場合には、
溝３２、３３が形成されるだけであり、したがってその
後に溝３２、３３の底面の表面性質を疎水性から親水性
へと変質するために、エキシマレーザを照射することに
なる。この場合、エキシマレーザの照射幅は溝３２、３
３の幅と同じかそれ以下とする。
【００１３】次に、アルミニウムからなる第１の接続電
極２３の表面の自然酸化膜（図示せず）をＨＦ系やリン
酸系のエッチング液を用いて除去する。次に、図９に示
すように、ニッケル等の無電解メッキを行うことによ
り、第２の接続電極形成用溝３２の表面活性層３４の表
面に金属メッキ層からなる第２の接続電極３６を形成す
るとともに、第１の接続電極２３の表面及び引き回し線
形成用溝３３の表面活性層３５の表面に金属メッキ層か
らなる引き回し線３７を形成する。この状態では、第１
の接続電極２３と第２の接続電極３６とは引き回し線３
７を介して電気的に接続されている。
【００１４】次に、図１０に示すように、ディスペンサ
等により、保護膜２４及び絶縁膜３０の開口部２５、３
１内及び引き回し線形成用溝３３内にエポキシ系やポリ
イミド系等の樹脂を塗布して保護膜３８を形成する。こ
の保護膜３８は、引き回し線３７の表面を保護するとと
もに、次に説明する半田バンプ形成時の半田流出防止用
壁部としての役目を果たすものである。次に、第２の接
続電極３６上に、半田ボールを搭載しあるいは半田ペー
ストを印刷した後にリフローすることにより、ほぼ球状
の半田バンプ３９を形成する。かくして、この第１実施
形態における半導体装置が製造される。
【００１５】このようにして得られた半導体装置では、
半導体チップ２１の上面、側面及び下面を覆うように形
成された絶縁膜３０の表面側に第２の接続電極３６及び
引き回し線３７を形成し、半導体チップ２１とは別の部
品であるサブ回路基板を用いていないので、全体的に薄
型化することができる。この場合、第２の接続電極３６
及び引き回し線３７下における絶縁膜３０の厚さは、第
２の接続電極３６及び引き回し線３７がシリコン基板２
２とショートしないことを条件として、可及的に薄くす
ることができる。また、半導体チップ２１の第１の接続
電極２３上に引き回し線３７を形成しているので、第２
の接続電極３６及び引き回し線３７の形成と同時に引き
回し線３７を第１の接続電極２３に確実に接合すること
ができ、したがって接合検査を不要とすることができ
る。この場合、引き回し線形成用溝３３内及び絶縁膜３
０の開口部３１内に引き回し線３７を形成しているの
で、保護膜３８がなくても、引き回し線３７が他の電子
部品等とショートしにくいようにすることができる。
【００１６】なお、上記第１実施形態では、図３に示す
突起２６をポリイミド系等の樹脂によって形成した場合
について説明したが、これに限らず、第１の接続電極２
３の材料と異なる金属材料によって形成してもよい。ま
た、保護膜３８を形成せずに、引き回し線３７の表面に
金等の酸化しにくい金属材料からなる無電解メッキ層を
形成するようにしてもよい。この場合、引き回し線形成
用溝３３内及び絶縁膜３０の開口部３１内に引き回し線
３７を形成しているので、保護膜３８がなくても、引き
回し線３７が他の電子部品等とショートしにくいように
することができる。
【００１７】次に、この発明の第２実施形態における半
導体装置の製造方法について図１１〜図１４を順に参照
しながら説明する。この第２実施形態においても、上記
第１実施形態の場合と同様に、まず図１及び図２に示す
半導体チップ２１を用意する。次に、図１１に示すよう
に、スクリーン印刷等により、開口部２５を除く保護膜
２４の上面を覆うように、ポリイミド系等の樹脂からな
る絶縁膜４１を形成する。したがって、この状態では、
保護膜２４の開口部２５に対応する部分における絶縁膜
４１には開口部４２が形成されている。
【００１８】次に、図１２及び図１３に示すように、エ
キシマレーザのスキャン照射により、絶縁膜４１の表面
の所定の箇所に表面活性層４３、４４を形成する。すな
わち、絶縁膜４１の表面において複数の第１の接続電極
２３によって囲まれた領域内に、複数の円形状の第２の
接続電極形成用表面活性層４３をマトリックス状に形成
するとともに、保護膜２４及び絶縁膜４１の複数の開口
部２５、４２と複数の第２の接続電極形成用表面活性層
４３との相対応するもの同士をそれぞれ連結するための
複数の引き回し線形成用表面活性層４４を形成する。
【００１９】ここで、この場合のエキシマレーザの照射
について、もう少し具体的に説明する。ＫｒＦエキシマ
レーザの場合には、光エネルギーが約５．０ｅＶである
ので、絶縁膜４１の材料である高分子材料の基本的な結
合であるＣ−Ｃ結合（３．５ｅＶ）及びＣ−Ｈ結合
（４．３ｅＶ）を容易に切断することができる。また、
発振パルス幅が１０ｎｍ程度と極めて短いので、熱の拡
散を小さくすることができる。さらに、波長が０．２４
８μｍと短いので、吸収係数を大きくすることができ、
かつ侵入深さを浅くすることができる。以上のことか
ら、絶縁膜４１の表面性質を疎水性から親水性へと変質
ささせるために、絶縁膜４１の表面側をエッチングする
とき、低熱ダメージできれいに加工することができる。
また、この場合のエッチング深さは数μｍ程度である。
【００２０】次に、アルミニウムからなる第１の接続電
極２３の表面の自然酸化膜（図示せず）をＨＦ系やリン
酸系のエッチング液を用いて除去する。次に、図１４に
示すように、亜鉛やニッケル等の無電解メッキを行うこ
とにより、第１の接続電極２３の表面及び表面活性層４
３、４４の表面に接着用の第１の導体層を厚さ数μｍ程
度と薄く形成し、次いで銅等の無電解メッキを行うこと
により、第１の導体層の表面に第２の導体層を形成し、
これにより第２の接続電極形成用表面活性層４３の表面
に第２の接続電極４５を形成するとともに、第１の接続
電極２３の表面及び引き回し線形成用表面活性層４４の
表面に引き回し線４６を形成する。この状態では、第１
の接続電極２３と第２の接続電極４５とは引き回し線４
６を介して電気的に接続されている。なお、第２の導体
層の表面に金の無電解メッキにより酸化防止用の第３の
導体層を形成するようにしてもよい。
【００２１】次に、スクリーン印刷等により、第２の接
続電極４５を除く上面全体にエポキシ系やポリイミド系
等の樹脂を塗布して保護膜４７を形成する。この保護膜
４７は、引き回し線４６の表面を保護するとともに、次
に説明する半田バンプ形成時の半田流出防止用壁部とし
ての役目を果たすものであり、その厚さは表面活性層４
４上における引き回し線４６上において１０μｍ程度以
下でも十分である。次に、第２の接続電極４５上に、半
田ボールを搭載しあるいは半田を印刷した後にリフロー
することにより、ほぼ球状の半田バンプ４８を形成す
る。かくして、この第２実施形態における半導体装置が
製造される。
【００２２】このようにして得られた半導体装置でも、
サブ回路基板を用いていないので、全体的に薄型化する
ことができる。この場合、半導体チップ２１の上面側の
みを覆うように絶縁膜４１等を形成しているので、上記
第１実施形態の場合よりもさらに薄型化することができ
る。また、半導体チップ２１の第１の接続電極２３上に
引き回し線４６を形成しているので、第２の接続電極４
５及び引き回し線４６の形成と同時に引き回し線４６を
第１の接続電極２３に確実に接合することができ、した
がって接合検査を不要とすることができる。さらに、半
導体チップ２１の上面側のみに絶縁膜４１等を形成して
いるので、ウェハの状態において半田バンプ４８の形成
まで行うこともできる。
【００２３】なお、上記第２実施形態では、図１２に示
す表面活性層４３、４４をエキシマレーザのスキャン照
射によって形成しているが、これに限定されるものでは
ない。この第２実施形態の場合には、半導体チップ２１
の上面にのみ絶縁膜４１を形成しているので、所定パタ
ーンのマスクを用いた一括照射により、表面活性層４
３、４４を形成するようにしてもよい。また、上記第２
実施形態では、図１４に示すように、第１の接続電極２
３上に引き回し線４６を直接形成しているが、これに限
定されるものではない。例えば、図１５に示すように、
絶縁膜４１を形成した後に、この絶縁膜４１の開口部４
２内に亜鉛やニッケル等の無電解メッキにより中間層４
９を形成し、次いで表面活性層４３、４４を形成し、次
いで引き回し線４６及び第２の接続電極４５を形成する
ようにしてもよい。
【００２４】次に、この発明の第３実施形態における半
導体装置の製造方法について図１６〜図１９を順に参照
しながら説明する。この第３実施形態においても、上記
第１実施形態の場合と同様に、まず図１及び図２に示す
半導体チップ２１を用意する。次に、図１６に示すよう
に、スクリーン印刷等により、開口部２５を除く保護膜
２４の上面を覆うように、ポリイミド系等の樹脂からな
る第１の絶縁膜５１を厚さ１００μｍ以下に形成する。
したがって、この状態では、保護膜２４の開口部２５に
対応する部分における第１の絶縁膜５１には開口部５２
が形成されている。
【００２５】次に、図１７及び図１８に示すように、ス
クリーン印刷等により、第１の接続電極２３の露出面を
含む引き回し線形成部５３及び第２の接続電極形成部５
４を除く第１の絶縁膜５１の上面全体に、ポリイミド系
等の樹脂からなる第２の絶縁膜５５を厚さ１００μｍ程
度以下に形成する。したがって、この状態では、第２の
絶縁膜５５において複数の第１の接続電極２３によって
囲まれた領域内に、複数の円形状の開口部からなる第２
の接続電極形成部５４がマトリックス状に形成されてい
るとともに、保護膜２４及び第１の絶縁膜５１の複数の
開口部２５、５２と複数の第２の接続電極形成部５４と
の相対応するもの同士をそれぞれ連結するための複数の
開口部からなる引き回し線形成部５３が形成されてい
る。なお、第２の絶縁膜５５は、次に説明する導電性ペ
ースト塗布時の導電性ペースト流出防止用壁部としての
役目のみを果たすものであるので、その厚さは第１の絶
縁膜５１の厚さよりも薄くしてもよい。
【００２６】次に、アルミニウムからなる第１の接続電
極２３の表面の自然酸化膜（図示せず）をＨＦ系やリン
酸系のエッチング液を用いて除去する。次に、図１９に
示すように、スクリーン印刷等により、引き回し線形成
部５３及び第２の接続電極形成部５４に導電性ペースト
（例えば、銀等の金属粒子を含有するペースト）を塗布
することにより、引き回し線５６及び第２の接続電極５
７を形成する。この状態では、第１の接続電極２３と第
２の接続電極５７とは引き回し線５６を介して接続され
ている。なお、第２の絶縁膜５５をポリイミドによって
形成する場合、その塗布後に硬化させるための温度は３
００〜３５０℃程度とし、ベーク時間は６０〜９０分程
度とする。そして、導電性ペーストを硬化させるための
温度は２００℃程度以下とする。
【００２７】次に、スクリーン印刷等により、第２の接
続電極５７を除く上面全体にエポキシ系やポリイミド系
等の樹脂を塗布して保護膜５８を形成する。この保護膜
５８は、引き回し線５６の表面を保護するとともに、次
に説明する半田バンプ形成時の半田流出防止用壁部とし
ての役目を果たすものであり、その厚さは第１の絶縁膜
５１上における引き回し線５６上において１０μｍ程度
以下でも十分である。次に、第２の接続電極５７上に、
半田ボールを搭載しあるいは半田ペーストを印刷した後
にリフローすることにより、ほぼ球状の半田バンプ５９
を形成する。かくして、この第３実施形態における半導
体装置が製造される。
【００２８】このようにして得られた半導体装置でも、
サブ回路基板を用いていないので、全体的に薄型化する
ことができる。この場合、同様に半導体チップ２１の上
面側のみを覆うように第１の絶縁膜５１等を形成してい
るので、上記第１実施形態の場合よりもさらに薄型化す
ることができる。また、半導体チップ２１の第１の接続
電極２３上に引き回し線５６を形成しているので、第２
の接続電極５７及び引き回し線５６の形成と同時に引き
回し線５６を第１の接続電極２３に確実に接合すること
ができ、したがって接合検査を不要とすることができ
る。また、半導体チップ２１の上面のみに第１の絶縁膜
５１等を形成しているので、ウェハの状態において半田
バンプ５９の形成まで行うこともできる。さらに、第２
の接続電極５７及び引き回し線５６をスクリーン印刷等
により形成しているので、無電解メッキによる場合より
も簡単に形成することができる。
【００２９】
【発明の効果】以上説明したように、この発明によれ
ば、半導体チップの一の面等を覆うように形成された絶
縁膜の表面に第２の接続電極及び引き回し線を形成し、
半導体チップとは別の部品であるサブ回路基板を用いて
いないので、半導体装置を全体的に薄型化することがで
きる。また、半導体チップの第１の接続電極上に引き回
し線を形成しているので、第２の接続電極及び引き回し
線の形成と同時に引き回し線を第１の接続電極に確実に
接合することができ、したがって接合検査を不要とする
ことができる。
【図面の簡単な説明】
【図１】この発明の第１実施形態における半導体装置の
製造に際し、当初用意した半導体チップの平面図。
【図２】図１のＡ−Ａ線に沿う断面図。
【図３】図２に続く製造工程の断面図。
【図４】図３に続く製造工程の断面図。
【図５】図４に続く製造工程の断面図。
【図６】図５に続く製造工程の平面図。
【図７】図６に示すものの底面図。
【図８】図６のＢ−Ｂ線に沿う断面図。
【図９】図８に続く製造工程の断面図。
【図１０】図９に続く製造工程の断面図。
【図１１】この発明の第２実施形態における半導体装置
の製造に際し、当初の製造工程の断面図。
【図１２】図１１に続く製造工程の平面図。
【図１３】図１２のＣ−Ｃ線に沿う断面図。
【図１４】図１３に続く製造工程の断面図。
【図１５】第２実施形態の変形例の断面図。
【図１６】この発明の第３実施形態における半導体装置
の製造に際し、当初の製造工程の断面図。
【図１７】図１６に続く製造工程の平面図。
【図１８】図１７のＤ−Ｄ線に沿う断面図。
【図１９】図１８に続く製造工程の断面図。
【図２０】従来の半導体装置の一例の断面図。
【符号の説明】
２１ 半導体チップ ２３ 第１の接続電極 ３０ 絶縁膜 ３６ 第２の接続電極 ３７ 引き回し線 ３８ 保護膜 ３９ 半田バンプ

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 一の面の周辺部に複数の第１の接続電極
    が配列形成された半導体チップと、前記第１の接続電極
    を除く前記半導体チップの一の面、側面及び他の面を覆
    うように形成された絶縁膜と、前記半導体チップの他の
    面に形成された前記絶縁膜上に配列形成された複数の第
    ２の接続電極と、前記第１の接続電極上と前記半導体チ
    ップの一の面、側面及び他の面とに形成され、前記第１
    の接続電極と前記第２の接続電極との間を導通する複数
    の引き回し線と、前記第２の接続電極上に形成された金
    属バンプとを具備することを特徴とする半導体装置。
  2. 【請求項２】 一の面の周辺部に複数の第１の接続電極
    が配列形成された半導体チップと、前記第１の接続電極
    を除く前記半導体チップの一の面を覆うように形成され
    た絶縁膜と、この絶縁膜上に配列形成された複数の第２
    の接続電極と、前記第１の接続電極上と前記絶縁膜上と
    に形成され、前記第１の接続電極と前記第２の接続電極
    との間を導通する複数の引き回し線と、前記第２の接続
    電極上に形成された金属バンプとを具備することを特徴
    とする半導体装置。
  3. 【請求項３】 請求項１または２記載の発明において、
    前記引き回し線上に保護膜が形成されていることを特徴
    とする半導体装置。
  4. 【請求項４】 一の面の周辺部に複数の第１の接続電極
    が配列形成された半導体チップを用意し、前記第１の接
    続電極を除く前記半導体チップの一の面、側面及び他の
    面を覆うように絶縁膜を形成し、レーザの照射により、
    前記半導体チップの他の面に形成された前記絶縁膜の表
    面における複数の第２の接続電極形成領域に無電解メッ
    キ可能部を形成するとともに、前記半導体チップの一の
    面、側面及び他の面に形成された前記絶縁膜の表面にお
    いて前記第１の接続電極と前記第２の接続電極形成領域
    との間の複数の引き回し線形成領域に無電解メッキ可能
    部を形成し、無電解メッキにより、前記第２の接続電極
    形成領域上に第２の接続電極を形成するとともに、前記
    第１の接続電極上及び前記引き回し線形成領域上に前記
    第１の接続電極と前記第２の接続電極との間を導通する
    引き回し線を形成し、前記第２の接続電極上に金属バン
    プを形成することを特徴とする半導体装置の製造方法。
  5. 【請求項５】 一の面の周辺部に複数の第１の接続電極
    が配列形成された半導体チップを用意し、前記第１の接
    続電極を除く前記半導体チップの一の面において前記第
    １の接続電極に対応する部分を除く部分を覆うように絶
    縁膜を形成し、レーザの照射により、前記絶縁膜の表面
    における複数の第２の接続電極形成領域に無電解メッキ
    可能部を形成するとともに、前記絶縁膜の表面において
    前記第１の接続電極と前記第２の接続電極形成領域との
    間の複数の引き回し線形成領域に無電解メッキ可能部を
    形成し、無電解メッキにより、前記第２の接続電極形成
    領域上に第２の接続電極を形成するとともに、前記第１
    の接続電極上及び前記引き回し線形成領域上に前記第１
    の接続電極と前記第２の接続電極との間を導通する引き
    回し線を形成し、前記第２の接続電極上に金属バンプを
    形成することを特徴とする半導体装置の製造方法。
  6. 【請求項６】 請求項４または５記載の発明において、
    前記レーザはエキシマレーザであることを特徴とする半
    導体装置の製造方法。
  7. 【請求項７】 一の面の周辺部に複数の第１の接続電極
    が配列形成された半導体チップを用意し、前記第１の接
    続電極を除く前記半導体チップの一の面を覆うように絶
    縁膜を形成し、導電性ペーストの印刷により、前記絶縁
    膜上に複数の第２の接続電極を配列形成するとともに、
    前記絶縁膜上に前記第１の接続電極と前記第２の接続電
    極との間を導通する複数の引き回し線を形成し、前記第
    ２の接続電極上に金属バンプを形成することを特徴とす
    る半導体装置の製造方法。
  8. 【請求項８】 請求項４〜７のいずれかに記載の発明に
    おいて、前記第２の接続電極上に前記金属バンプを形成
    する前に、前記引き回し線上に保護膜を形成することを
    特徴とする半導体装置の製造方法。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100315030B1 (ko) * 1998-12-29 2002-04-24 박종섭 반도체패키지의제조방법
KR100338949B1 (ko) * 1999-12-14 2002-05-31 박종섭 반도체 패키지의 배선 구조
JP2002261192A (ja) * 2001-03-01 2002-09-13 Seiko Instruments Inc ウエハレベルｃｓｐ
US6940160B1 (en) 1999-03-16 2005-09-06 Seiko Epson Corporation Semiconductor device and method of manufacture thereof, circuit board, and electronic instrument
KR100536886B1 (ko) * 1998-02-11 2006-05-09 삼성전자주식회사 칩 스케일 패키지 및 그 제조방법
KR100830347B1 (ko) * 2001-09-11 2008-05-20 페어차일드코리아반도체 주식회사 디렉트 칩 어태치 패키지, 그 제조방법 및 스택트 디렉트칩 어태치 패키지
JP2010156675A (ja) * 2008-12-29 2010-07-15 Ind Technol Res Inst 薄膜構造導電体を製造する方法及びその薄膜構造導電体を製造する方法を用いて得られた薄膜構造導電体ならびにその薄膜構造導電体を用いた集積回路テスト用のプローブデバイス
JP2011135098A (ja) * 2011-03-22 2011-07-07 Seiko Instruments Inc ウエハレベルｃｓｐの製造方法

Families Citing this family (145)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1034942A4 (en) * 1996-12-26 2005-07-06 Hitachi Ltd SEMICONDUCTOR ARRANGEMENT AND MANUFACTURING METHOD THEREFOR
FR2761510B1 (fr) * 1997-03-27 1999-04-30 Bull Sa Ecran et montage des circuits de commande des pixels de l'ecran
JPH11102541A (ja) * 1997-09-29 1999-04-13 Sony Corp 光ディスク用原盤の製造方法
US6157079A (en) * 1997-11-10 2000-12-05 Citizen Watch Co., Ltd Semiconductor device with a bump including a bump electrode film covering a projecting photoresist
KR100551607B1 (ko) * 1998-01-19 2006-02-13 시티즌 도케이 가부시키가이샤 반도체 패키지
JP3497722B2 (ja) * 1998-02-27 2004-02-16 富士通株式会社 半導体装置及びその製造方法及びその搬送トレイ
US6333565B1 (en) * 1998-03-23 2001-12-25 Seiko Epson Corporation Semiconductor device and method of manufacturing the same, circuit board, and electronic instrument
SG75841A1 (en) 1998-05-02 2000-10-24 Eriston Invest Pte Ltd Flip chip assembly with via interconnection
US6406939B1 (en) 1998-05-02 2002-06-18 Charles W. C. Lin Flip chip assembly with via interconnection
DE19820816B4 (de) * 1998-05-09 2006-05-11 Robert Bosch Gmbh Bondpadstruktur und entsprechendes Herstellungsverfahren
JPH11340265A (ja) * 1998-05-22 1999-12-10 Sony Corp 半導体装置及びその製造方法
US6225143B1 (en) * 1998-06-03 2001-05-01 Lsi Logic Corporation Flip-chip integrated circuit routing to I/O devices
US6998711B1 (en) * 1998-08-14 2006-02-14 Micron Technology, Inc. Method of forming a micro solder ball for use in C4 bonding process
US6903451B1 (en) * 1998-08-28 2005-06-07 Samsung Electronics Co., Ltd. Chip scale packages manufactured at wafer level
KR100505394B1 (ko) * 1998-10-17 2005-10-26 주식회사 하이닉스반도체 웨이퍼수준 칩크기 반도체 패키지와 그 제조방법
JP3502776B2 (ja) * 1998-11-26 2004-03-02 新光電気工業株式会社 バンプ付き金属箔及び回路基板及びこれを用いた半導体装置
JP4564113B2 (ja) * 1998-11-30 2010-10-20 株式会社東芝 微粒子膜形成方法
TW445616B (en) * 1998-12-04 2001-07-11 Koninkl Philips Electronics Nv An integrated circuit device
TW396462B (en) 1998-12-17 2000-07-01 Eriston Technologies Pte Ltd Bumpless flip chip assembly with solder via
SG82590A1 (en) 1998-12-17 2001-08-21 Eriston Technologies Pte Ltd Bumpless flip chip assembly with strips and via-fill
TW522536B (en) 1998-12-17 2003-03-01 Wen-Chiang Lin Bumpless flip chip assembly with strips-in-via and plating
US6936531B2 (en) * 1998-12-21 2005-08-30 Megic Corporation Process of fabricating a chip structure
US8021976B2 (en) 2002-10-15 2011-09-20 Megica Corporation Method of wire bonding over active area of a semiconductor circuit
JP2000223527A (ja) * 1999-01-28 2000-08-11 Mitsubishi Electric Corp 半導体装置
US6657309B1 (en) * 1999-02-08 2003-12-02 Rohm Co., Ltd. Semiconductor chip and semiconductor device of chip-on-chip structure
US6303500B1 (en) * 1999-02-24 2001-10-16 Micron Technology, Inc. Method and apparatus for electroless plating a contact pad
JP4809957B2 (ja) * 1999-02-24 2011-11-09 日本テキサス・インスツルメンツ株式会社 半導体装置の製造方法
JP3914651B2 (ja) * 1999-02-26 2007-05-16 エルピーダメモリ株式会社 メモリモジュールおよびその製造方法
KR100526061B1 (ko) * 1999-03-10 2005-11-08 삼성전자주식회사 웨이퍼 상태에서의 칩 스케일 패키지 제조 방법
AU5109900A (en) * 1999-06-15 2001-01-02 Fujikura Ltd. Semiconductor package, semiconductor device, electronic device, and method of manufacturing semiconductor package
US6228687B1 (en) * 1999-06-28 2001-05-08 Micron Technology, Inc. Wafer-level package and methods of fabricating
JP2001024301A (ja) * 1999-07-07 2001-01-26 Fujitsu Ltd 配線基板および導電性弾性部材
JP3860364B2 (ja) * 1999-08-11 2006-12-20 富士通メディアデバイス株式会社 弾性表面波装置
US6468891B2 (en) * 2000-02-24 2002-10-22 Micron Technology, Inc. Stereolithographically fabricated conductive elements, semiconductor device components and assemblies including such conductive elements, and methods
JP3568869B2 (ja) * 2000-02-28 2004-09-22 シャープ株式会社 半導体集積回路装置及びその製造方法
US6878396B2 (en) * 2000-04-10 2005-04-12 Micron Technology, Inc. Micro C-4 semiconductor die and method for depositing connection sites thereon
US6489659B2 (en) * 2000-04-20 2002-12-03 Agere Systems Inc. Non-hermetic APD
KR100343284B1 (ko) * 2000-06-23 2002-07-15 윤종용 반도체소자의 본딩패드 구조체 및 그 제조방법
US6551861B1 (en) 2000-08-22 2003-04-22 Charles W. C. Lin Method of making a semiconductor chip assembly by joining the chip to a support circuit with an adhesive
US6436734B1 (en) 2000-08-22 2002-08-20 Charles W. C. Lin Method of making a support circuit for a semiconductor chip assembly
US6562657B1 (en) 2000-08-22 2003-05-13 Charles W. C. Lin Semiconductor chip assembly with simultaneously electrolessly plated contact terminal and connection joint
US6562709B1 (en) 2000-08-22 2003-05-13 Charles W. C. Lin Semiconductor chip assembly with simultaneously electroplated contact terminal and connection joint
US6350633B1 (en) 2000-08-22 2002-02-26 Charles W. C. Lin Semiconductor chip assembly with simultaneously electroplated contact terminal and connection joint
US6402970B1 (en) 2000-08-22 2002-06-11 Charles W. C. Lin Method of making a support circuit for a semiconductor chip assembly
US6660626B1 (en) 2000-08-22 2003-12-09 Charles W. C. Lin Semiconductor chip assembly with simultaneously electrolessly plated contact terminal and connection joint
US6403460B1 (en) 2000-08-22 2002-06-11 Charles W. C. Lin Method of making a semiconductor chip assembly
US6350386B1 (en) 2000-09-20 2002-02-26 Charles W. C. Lin Method of making a support circuit with a tapered through-hole for a semiconductor chip assembly
US6511865B1 (en) 2000-09-20 2003-01-28 Charles W. C. Lin Method for forming a ball bond connection joint on a conductive trace and conductive pad in a semiconductor chip assembly
US6350632B1 (en) 2000-09-20 2002-02-26 Charles W. C. Lin Semiconductor chip assembly with ball bond connection joint
US6544813B1 (en) 2000-10-02 2003-04-08 Charles W. C. Lin Method of making a semiconductor chip assembly with a conductive trace subtractively formed before and after chip attachment
US6448108B1 (en) 2000-10-02 2002-09-10 Charles W. C. Lin Method of making a semiconductor chip assembly with a conductive trace subtractively formed before and after chip attachment
US6667229B1 (en) 2000-10-13 2003-12-23 Bridge Semiconductor Corporation Method of connecting a bumped compliant conductive trace and an insulative base to a semiconductor chip
US7414319B2 (en) * 2000-10-13 2008-08-19 Bridge Semiconductor Corporation Semiconductor chip assembly with metal containment wall and solder terminal
US6537851B1 (en) 2000-10-13 2003-03-25 Bridge Semiconductor Corporation Method of connecting a bumped compliant conductive trace to a semiconductor chip
US6548393B1 (en) 2000-10-13 2003-04-15 Charles W. C. Lin Semiconductor chip assembly with hardened connection joint
US6740576B1 (en) 2000-10-13 2004-05-25 Bridge Semiconductor Corporation Method of making a contact terminal with a plated metal peripheral sidewall portion for a semiconductor chip assembly
US6440835B1 (en) 2000-10-13 2002-08-27 Charles W. C. Lin Method of connecting a conductive trace to a semiconductor chip
US6699780B1 (en) 2000-10-13 2004-03-02 Bridge Semiconductor Corporation Method of connecting a conductive trace to a semiconductor chip using plasma undercut etching
US6492252B1 (en) 2000-10-13 2002-12-10 Bridge Semiconductor Corporation Method of connecting a bumped conductive trace to a semiconductor chip
US6576539B1 (en) 2000-10-13 2003-06-10 Charles W.C. Lin Semiconductor chip assembly with interlocked conductive trace
TW449813B (en) * 2000-10-13 2001-08-11 Advanced Semiconductor Eng Semiconductor device with bump electrode
US6673710B1 (en) 2000-10-13 2004-01-06 Bridge Semiconductor Corporation Method of connecting a conductive trace and an insulative base to a semiconductor chip
US6576493B1 (en) 2000-10-13 2003-06-10 Bridge Semiconductor Corporation Method of connecting a conductive trace and an insulative base to a semiconductor chip using multiple etch steps
US6444489B1 (en) 2000-12-15 2002-09-03 Charles W. C. Lin Semiconductor chip assembly with bumped molded substrate
US6653170B1 (en) 2001-02-06 2003-11-25 Charles W. C. Lin Semiconductor chip assembly with elongated wire ball bonded to chip and electrolessly plated to support circuit
JP3551183B2 (ja) * 2001-04-06 2004-08-04 セイコーエプソン株式会社 半導体装置の製造方法
KR100429856B1 (ko) * 2001-11-15 2004-05-03 페어차일드코리아반도체 주식회사 스터드 범프가 있는 웨이퍼 레벨 칩 스케일 패키지 및 그 제조 방법
US7932603B2 (en) * 2001-12-13 2011-04-26 Megica Corporation Chip structure and process for forming the same
TWI277160B (en) * 2002-02-25 2007-03-21 Advanced Semiconductor Eng Bumping process
WO2003073505A1 (en) * 2002-02-26 2003-09-04 Gautham Viswanadam Integrated circuit device and method of manufacturing thereof
US7423336B2 (en) * 2002-04-08 2008-09-09 Micron Technology, Inc. Bond pad rerouting element, rerouted semiconductor devices including the rerouting element, and assemblies including the rerouted semiconductor devices
US7265045B2 (en) * 2002-10-24 2007-09-04 Megica Corporation Method for fabricating thermal compliant semiconductor chip wiring structure for chip scale packaging
US20040191955A1 (en) * 2002-11-15 2004-09-30 Rajeev Joshi Wafer-level chip scale package and method for fabricating and using the same
US20050012225A1 (en) * 2002-11-15 2005-01-20 Choi Seung-Yong Wafer-level chip scale package and method for fabricating and using the same
US6818996B2 (en) * 2002-12-20 2004-11-16 Lsi Logic Corporation Multi-level redistribution layer traces for reducing current crowding in flipchip solder bumps
JP3666495B2 (ja) * 2003-06-27 2005-06-29 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
KR100546346B1 (ko) * 2003-07-23 2006-01-26 삼성전자주식회사 재배선 범프 형성방법 및 이를 이용한 반도체 칩과 실장구조
TWI224377B (en) * 2003-11-14 2004-11-21 Ind Tech Res Inst Wafer level chip scale packaging structure and method of fabrication the same
US7993983B1 (en) 2003-11-17 2011-08-09 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with chip and encapsulant grinding
US7425759B1 (en) 2003-11-20 2008-09-16 Bridge Semiconductor Corporation Semiconductor chip assembly with bumped terminal and filler
US7538415B1 (en) 2003-11-20 2009-05-26 Bridge Semiconductor Corporation Semiconductor chip assembly with bumped terminal, filler and insulative base
US8039935B2 (en) * 2004-01-29 2011-10-18 Industrial Technology Research Institute Wafer level chip scale packaging structure and method of fabricating the same
US7342312B2 (en) 2004-09-29 2008-03-11 Rohm Co., Ltd. Semiconductor device
US7750483B1 (en) 2004-11-10 2010-07-06 Bridge Semiconductor Corporation Semiconductor chip assembly with welded metal pillar and enlarged plated contact terminal
JP4758678B2 (ja) * 2005-05-17 2011-08-31 ルネサスエレクトロニクス株式会社 半導体装置
US7635919B1 (en) * 2005-05-26 2009-12-22 Rockwell Collins, Inc. Low modulus stress buffer coating in microelectronic devices
JP4265575B2 (ja) * 2005-06-21 2009-05-20 セイコーエプソン株式会社 半導体チップおよび電子機器
US7944048B2 (en) * 2006-08-09 2011-05-17 Monolithic Power Systems, Inc. Chip scale package for power devices and method for making the same
US7875546B1 (en) * 2006-09-01 2011-01-25 National Semiconductor Corporation System and method for preventing metal corrosion on bond pads
US7582966B2 (en) 2006-09-06 2009-09-01 Megica Corporation Semiconductor chip and method for fabricating the same
US7811863B1 (en) 2006-10-26 2010-10-12 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with metal pillar and encapsulant grinding and heat sink attachment
US7468544B2 (en) * 2006-12-07 2008-12-23 Advanced Chip Engineering Technology Inc. Structure and process for WL-CSP with metal cover
TW200832542A (en) * 2007-01-24 2008-08-01 Chipmos Technologies Inc Semiconductor structure and method for forming the same
JP2009010260A (ja) * 2007-06-29 2009-01-15 Fujikura Ltd 半導体装置
TWM347679U (en) * 2008-02-05 2008-12-21 Mao Bang Electronic Co Ltd Chip package structure
WO2011153298A1 (en) 2010-06-03 2011-12-08 Hsio Technologies, Llc Electrical connector insulator housing
US9276336B2 (en) 2009-05-28 2016-03-01 Hsio Technologies, Llc Metalized pad to electrical contact interface
US8955215B2 (en) 2009-05-28 2015-02-17 Hsio Technologies, Llc High performance surface mount electrical interconnect
WO2014011232A1 (en) 2012-07-12 2014-01-16 Hsio Technologies, Llc Semiconductor socket with direct selective metalization
US9276339B2 (en) 2009-06-02 2016-03-01 Hsio Technologies, Llc Electrical interconnect IC device socket
WO2010141316A1 (en) 2009-06-02 2010-12-09 Hsio Technologies, Llc Compliant printed circuit wafer probe diagnostic tool
US9184145B2 (en) 2009-06-02 2015-11-10 Hsio Technologies, Llc Semiconductor device package adapter
WO2010141296A1 (en) 2009-06-02 2010-12-09 Hsio Technologies, Llc Compliant printed circuit semiconductor package
WO2010141264A1 (en) 2009-06-03 2010-12-09 Hsio Technologies, Llc Compliant wafer level probe assembly
US8988093B2 (en) 2009-06-02 2015-03-24 Hsio Technologies, Llc Bumped semiconductor wafer or die level electrical interconnect
US8987886B2 (en) 2009-06-02 2015-03-24 Hsio Technologies, Llc Copper pillar full metal via electrical circuit structure
WO2014011226A1 (en) 2012-07-10 2014-01-16 Hsio Technologies, Llc Hybrid printed circuit assembly with low density main core and embedded high density circuit regions
WO2012078493A1 (en) 2010-12-06 2012-06-14 Hsio Technologies, Llc Electrical interconnect ic device socket
WO2010141303A1 (en) 2009-06-02 2010-12-09 Hsio Technologies, Llc Resilient conductive electrical interconnect
US8955216B2 (en) 2009-06-02 2015-02-17 Hsio Technologies, Llc Method of making a compliant printed circuit peripheral lead semiconductor package
US9277654B2 (en) 2009-06-02 2016-03-01 Hsio Technologies, Llc Composite polymer-metal electrical contacts
WO2010141318A1 (en) 2009-06-02 2010-12-09 Hsio Technologies, Llc Compliant printed circuit peripheral lead semiconductor test socket
US9414500B2 (en) 2009-06-02 2016-08-09 Hsio Technologies, Llc Compliant printed flexible circuit
US9054097B2 (en) * 2009-06-02 2015-06-09 Hsio Technologies, Llc Compliant printed circuit area array semiconductor device package
WO2010141297A1 (en) 2009-06-02 2010-12-09 Hsio Technologies, Llc Compliant printed circuit wafer level semiconductor package
WO2012061008A1 (en) 2010-10-25 2012-05-10 Hsio Technologies, Llc High performance electrical circuit structure
US8970031B2 (en) * 2009-06-16 2015-03-03 Hsio Technologies, Llc Semiconductor die terminal
US9930775B2 (en) 2009-06-02 2018-03-27 Hsio Technologies, Llc Copper pillar full metal via electrical circuit structure
US8928344B2 (en) 2009-06-02 2015-01-06 Hsio Technologies, Llc Compliant printed circuit socket diagnostic tool
US9613841B2 (en) 2009-06-02 2017-04-04 Hsio Technologies, Llc Area array semiconductor device package interconnect structure with optional package-to-package or flexible circuit to package connection
US9318862B2 (en) 2009-06-02 2016-04-19 Hsio Technologies, Llc Method of making an electronic interconnect
WO2012074963A1 (en) 2010-12-01 2012-06-07 Hsio Technologies, Llc High performance surface mount electrical interconnect
US8981568B2 (en) 2009-06-16 2015-03-17 Hsio Technologies, Llc Simulated wirebond semiconductor package
US9320144B2 (en) 2009-06-17 2016-04-19 Hsio Technologies, Llc Method of forming a semiconductor socket
US8984748B2 (en) 2009-06-29 2015-03-24 Hsio Technologies, Llc Singulated semiconductor device separable electrical interconnect
US8981809B2 (en) 2009-06-29 2015-03-17 Hsio Technologies, Llc Compliant printed circuit semiconductor tester interface
US8278748B2 (en) * 2010-02-17 2012-10-02 Maxim Integrated Products, Inc. Wafer-level packaged device having self-assembled resilient leads
CN101789414B (zh) * 2010-02-26 2011-08-17 苏州晶方半导体科技股份有限公司 超薄半导体芯片封装结构及其制造工艺
US10159154B2 (en) 2010-06-03 2018-12-18 Hsio Technologies, Llc Fusion bonded liquid crystal polymer circuit structure
US9689897B2 (en) 2010-06-03 2017-06-27 Hsio Technologies, Llc Performance enhanced semiconductor socket
US9350093B2 (en) 2010-06-03 2016-05-24 Hsio Technologies, Llc Selective metalization of electrical connector or socket housing
JP5656501B2 (ja) * 2010-08-06 2015-01-21 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置及びその製造方法
US9099396B2 (en) * 2011-11-08 2015-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Post-passivation interconnect structure and method of forming the same
US9659893B2 (en) 2011-12-21 2017-05-23 Mediatek Inc. Semiconductor package
US8633588B2 (en) * 2011-12-21 2014-01-21 Mediatek Inc. Semiconductor package
US9305856B2 (en) * 2012-02-10 2016-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Post-passivation interconnect structure AMD method of forming same
CN104246990A (zh) * 2012-04-26 2014-12-24 东丽株式会社 具有凹凸结构的晶体衬底的制造方法
US9761520B2 (en) 2012-07-10 2017-09-12 Hsio Technologies, Llc Method of making an electrical connector having electrodeposited terminals
KR101965256B1 (ko) * 2012-10-17 2019-04-04 삼성디스플레이 주식회사 유기 발광 표시 장치
CN105103245B (zh) * 2013-04-04 2019-02-19 罗姆股份有限公司 复合芯片构件、电路组件及电子设备
US10506722B2 (en) 2013-07-11 2019-12-10 Hsio Technologies, Llc Fusion bonded liquid crystal polymer electrical circuit structure
US10667410B2 (en) 2013-07-11 2020-05-26 Hsio Technologies, Llc Method of making a fusion bonded circuit structure
US9666550B2 (en) * 2014-12-16 2017-05-30 Tongfu Microelectronics Co., Ltd. Method and structure for wafer-level packaging
US9755335B2 (en) 2015-03-18 2017-09-05 Hsio Technologies, Llc Low profile electrical interconnect with fusion bonded contact retention and solder wick reduction
KR102329801B1 (ko) * 2015-10-21 2021-11-22 삼성전자주식회사 테스트 소켓의 제조 방법 및 반도체 패키지의 테스트 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5578549A (en) * 1978-12-08 1980-06-13 Nippon Denso Co Ltd Semiconductor device
JPS58200526A (ja) * 1982-05-18 1983-11-22 Citizen Watch Co Ltd 多層配線を有する半導体装置
US4720738A (en) * 1982-09-08 1988-01-19 Texas Instruments Incorporated Focal plane array structure including a signal processing system
JPS6378555A (ja) * 1986-09-20 1988-04-08 Fujitsu Ltd 半導体装置
JPS63283040A (ja) * 1987-05-15 1988-11-18 Toshiba Corp 半導体装置
JPH02260425A (ja) * 1989-03-30 1990-10-23 Toppan Printing Co Ltd 電気素子及び電気素子の製造方法
JPH04196552A (ja) * 1990-11-28 1992-07-16 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5472913A (en) * 1994-08-05 1995-12-05 Texas Instruments Incorporated Method of fabricating porous dielectric material with a passivation layer for electronics applications
JP3142723B2 (ja) * 1994-09-21 2001-03-07 シャープ株式会社 半導体装置及びその製造方法
US5801446A (en) * 1995-03-28 1998-09-01 Tessera, Inc. Microelectronic connections with solid core joining units
JP2763020B2 (ja) * 1995-04-27 1998-06-11 日本電気株式会社 半導体パッケージ及び半導体装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100536886B1 (ko) * 1998-02-11 2006-05-09 삼성전자주식회사 칩 스케일 패키지 및 그 제조방법
KR100315030B1 (ko) * 1998-12-29 2002-04-24 박종섭 반도체패키지의제조방법
US6940160B1 (en) 1999-03-16 2005-09-06 Seiko Epson Corporation Semiconductor device and method of manufacture thereof, circuit board, and electronic instrument
KR100338949B1 (ko) * 1999-12-14 2002-05-31 박종섭 반도체 패키지의 배선 구조
JP2002261192A (ja) * 2001-03-01 2002-09-13 Seiko Instruments Inc ウエハレベルｃｓｐ
KR100830347B1 (ko) * 2001-09-11 2008-05-20 페어차일드코리아반도체 주식회사 디렉트 칩 어태치 패키지, 그 제조방법 및 스택트 디렉트칩 어태치 패키지
JP2010156675A (ja) * 2008-12-29 2010-07-15 Ind Technol Res Inst 薄膜構造導電体を製造する方法及びその薄膜構造導電体を製造する方法を用いて得られた薄膜構造導電体ならびにその薄膜構造導電体を用いた集積回路テスト用のプローブデバイス
JP2011135098A (ja) * 2011-03-22 2011-07-07 Seiko Instruments Inc ウエハレベルｃｓｐの製造方法

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