JPS6378555A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6378555A JPS6378555A JP22093286A JP22093286A JPS6378555A JP S6378555 A JPS6378555 A JP S6378555A JP 22093286 A JP22093286 A JP 22093286A JP 22093286 A JP22093286 A JP 22093286A JP S6378555 A JPS6378555 A JP S6378555A
- Authority
- JP
- Japan
- Prior art keywords
- bump
- wiring
- base
- layer
- semiconductor chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 22
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 21
- 229910052782 aluminium Inorganic materials 0.000 abstract description 21
- 238000000034 method Methods 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 32
- 230000000694 effects Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 210000004709 eyebrow Anatomy 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ＴＡＢのインナーリードボンディング時に、バンプ端子
の構造にバラツキがあると損傷し易いので同一構造にす
る。
の構造にバラツキがあると損傷し易いので同一構造にす
る。
本発明は半導体装置に係り、より詳しく述べるとＴ Ａ
Ｂ （Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎ
ｇ）に適したバンプ構造に関する。
Ｂ （Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎ
ｇ）に適したバンプ構造に関する。
ＴＡＢはテープ状フィルムに半導体チップ取付用の穴を
あけると共にリードフレームパターンを形成し、これに
バンプ端子を有する半導体チップを熱圧着するか、ある
いはリードフレームにバンプを形成し、これに半導体チ
ップを熱圧着する実装技術である。従って、ＴＡＢは多
ビン、薄型に適しているといわれる。
あけると共にリードフレームパターンを形成し、これに
バンプ端子を有する半導体チップを熱圧着するか、ある
いはリードフレームにバンプを形成し、これに半導体チ
ップを熱圧着する実装技術である。従って、ＴＡＢは多
ビン、薄型に適しているといわれる。
第３図は従来のＴＡＢに用いられるバンプ端子半導体チ
ップのバンプ端子部分を示している。この半導体チップ
は３層配線の例で、同図中１はアルミニウム第１層配線
、２はアルミニウム第２Ｎ配線、３はアルミニウム第３
Ｎ配線、４，５．６は眉間絶縁膜、７はインナーリード
、８は基板、Ａ。
ップのバンプ端子部分を示している。この半導体チップ
は３層配線の例で、同図中１はアルミニウム第１層配線
、２はアルミニウム第２Ｎ配線、３はアルミニウム第３
Ｎ配線、４，５．６は眉間絶縁膜、７はインナーリード
、８は基板、Ａ。
Ｂ、Ｃはバンプである。バンプＡは第１Ｎ配線１上に形
成され、バンプＢは第３層配線３上に形成され、バンプ
Ｃは全層ピアホールコンタクトした上に形成されている
。各バンプ自体の高さは同一である。
成され、バンプＢは第３層配線３上に形成され、バンプ
Ｃは全層ピアホールコンタクトした上に形成されている
。各バンプ自体の高さは同一である。
このような半導体チップにインナーリードポンディング
する場合、複数のインナーリードはフィルム上に同一高
さで並び、ツールで機械的に同じ力かつ同じ行程を持っ
て各バンプに対して押し付けられる。
する場合、複数のインナーリードはフィルム上に同一高
さで並び、ツールで機械的に同じ力かつ同じ行程を持っ
て各バンプに対して押し付けられる。
バンプＢは下地が高い分だけバンプＡより高く、チップ
内にバンプ高さのバラツキ（Ｈｌ）が生ずる。そのため
、インナーリードボンディング時に、バンプＢはバンプ
Ａより高い分だけ大きな力が加わり、下地にクランクも
しくはストレス等を生じ、信頼性に問題がある。逆に、
バンプＡはインナーリードボンディング時に力が弱くな
り接着強度が弱くなる。
内にバンプ高さのバラツキ（Ｈｌ）が生ずる。そのため
、インナーリードボンディング時に、バンプＢはバンプ
Ａより高い分だけ大きな力が加わり、下地にクランクも
しくはストレス等を生じ、信頼性に問題がある。逆に、
バンプＡはインナーリードボンディング時に力が弱くな
り接着強度が弱くなる。
また、バンプＡはアルミニウム第１層配線１の周辺部の
上に絶縁膜４，５．６が堆くなっており、バンプ表面に
その形状が反映し、バンプの周囲が中央部より高くなる
（Ｈ２）、そのため、インナーリードボンディング時に
下地絶縁膜４．５．６にクラックが発生するおそれがあ
る。この事情は、バンプＣではバンプＡよりさらに悪い
（Ｈ３〉Ｈ２）。
上に絶縁膜４，５．６が堆くなっており、バンプ表面に
その形状が反映し、バンプの周囲が中央部より高くなる
（Ｈ２）、そのため、インナーリードボンディング時に
下地絶縁膜４．５．６にクラックが発生するおそれがあ
る。この事情は、バンプＣではバンプＡよりさらに悪い
（Ｈ３〉Ｈ２）。
Ｃ問題点を解決するための手段〕
本発明は、上記問題点を解決するために、バンプ端子半
導体チップをＴＡＢで実装した半導体装置において、バ
ンプを半導体チップの多層配線の実質的に同一の高さに
実質的に同一構造で形成したことを特徴とする半導体装
置を提供する。
導体チップをＴＡＢで実装した半導体装置において、バ
ンプを半導体チップの多層配線の実質的に同一の高さに
実質的に同一構造で形成したことを特徴とする半導体装
置を提供する。
バンプを多層配線の実質的に同一高さに実質的に同一構
造で形成することによって、バンプ間の高さのバラツキ
が解消されるので、インナーリードボンディング時の下
地等の損傷が防止される。
造で形成することによって、バンプ間の高さのバラツキ
が解消されるので、インナーリードボンディング時の下
地等の損傷が防止される。
多層配線の実質的に同一の高さとは通常同一階層の配線
を意味するが、下地の構成によっては異なる階層の配線
でも実質的に同一の高さになるであろう。また、実質的
に同一構造とは、主として、バンプ自身が下地の影響を
受けて周辺部と中央部とで生じる高さのバラツキに大き
な差がないことを意味する。
を意味するが、下地の構成によっては異なる階層の配線
でも実質的に同一の高さになるであろう。また、実質的
に同一構造とは、主として、バンプ自身が下地の影響を
受けて周辺部と中央部とで生じる高さのバラツキに大き
な差がないことを意味する。
本発明の好ましい態様によれば、バンプを多層配線の最
上層に形成したパッド上に形成する。こうすることによ
って、バンプ自身の周辺部と中央部の高さのバラツキを
最小限にすることができる。
上層に形成したパッド上に形成する。こうすることによ
って、バンプ自身の周辺部と中央部の高さのバラツキを
最小限にすることができる。
第３図の従来例に基づいてバンプＣおよびバンプＡをバ
ンプＢと実質的に同一高さかつ実質的に同一構造にする
工夫の１例を第１図および第２図に示す。
ンプＢと実質的に同一高さかつ実質的に同一構造にする
工夫の１例を第１図および第２図に示す。
第１図はバンプＣの下地に相当する配線をバンプＢと同
一高さ同一構造のバンプＣ′に接続するための構成例で
ある。バンプＣの下地はアルミニウム第１層配線１、ア
ルミニウム第２層配線２、アルミニウム第３層配線３−
１がコンタクトした構造であった。この実施例ではアル
ミニウム第３層配線３−１を延長３−２してバンプＢの
下地と同じ構造をバンプ形成部の下地として形成したも
のである。一般的には、バンプ形成部下地には下層配線
は不要であると考えられるが、この実施例ではバンプＢ
と合わせるために下地にアルミニウム第２層２が存在し
ている。
一高さ同一構造のバンプＣ′に接続するための構成例で
ある。バンプＣの下地はアルミニウム第１層配線１、ア
ルミニウム第２層配線２、アルミニウム第３層配線３−
１がコンタクトした構造であった。この実施例ではアル
ミニウム第３層配線３−１を延長３−２してバンプＢの
下地と同じ構造をバンプ形成部の下地として形成したも
のである。一般的には、バンプ形成部下地には下層配線
は不要であると考えられるが、この実施例ではバンプＢ
と合わせるために下地にアルミニウム第２層２が存在し
ている。
第２図はバンプＡ下地に相当する配線をバンプＢと同一
高さ同一構造のバンプＣ′に接続するための構成例であ
る。バンプＡの下地はアルミニウム第１層ｌの周囲を層
間絶縁膜４．５．６が囲む構造であった。この実施例で
はアルミニウム第１層配ｙＡ１をアルミニウム第２層配
線２−１とコンタクトさせ、それを延長２−２して、さ
らにアルミニウム第３層配線３とコンタクトさせ、この
アルミニウム第３層配８ｉ！ｉＩ３によってパッドを形
成し、その上にバンプＡ′を形成した。勿論、アルミニ
ウム第１層配線１、アルミニウム第２層配線２、アルミ
ニウム第３Ｎ配線３を同一箇所でコンタクトさせ、その
アルミニウム第３層配線３を延長してパッドを形成して
もよい。
高さ同一構造のバンプＣ′に接続するための構成例であ
る。バンプＡの下地はアルミニウム第１層ｌの周囲を層
間絶縁膜４．５．６が囲む構造であった。この実施例で
はアルミニウム第１層配ｙＡ１をアルミニウム第２層配
線２−１とコンタクトさせ、それを延長２−２して、さ
らにアルミニウム第３層配線３とコンタクトさせ、この
アルミニウム第３層配８ｉ！ｉＩ３によってパッドを形
成し、その上にバンプＡ′を形成した。勿論、アルミニ
ウム第１層配線１、アルミニウム第２層配線２、アルミ
ニウム第３Ｎ配線３を同一箇所でコンタクトさせ、その
アルミニウム第３層配線３を延長してパッドを形成して
もよい。
また、これらの実施例では、３層配線の最上層であるア
ルミニウム第３層をパッドとして用いる構成を採用して
おり、これは最も好ましい態様であるが、パッド形成部
をすべて２層配線構造として、第２層配線を最上層とし
、その上にバンプを形成しても、同様の効果が達成され
る。ただし、そのためには半導体チップの多層配線の本
体部の第３層配線をパッド形成部と接続する途中で第２
層配線に接続し、階層を移し換える必要がある。
ルミニウム第３層をパッドとして用いる構成を採用して
おり、これは最も好ましい態様であるが、パッド形成部
をすべて２層配線構造として、第２層配線を最上層とし
、その上にバンプを形成しても、同様の効果が達成され
る。ただし、そのためには半導体チップの多層配線の本
体部の第３層配線をパッド形成部と接続する途中で第２
層配線に接続し、階層を移し換える必要がある。
これは第２図と同様にして接続すればよい。
こうして同一高さかつ同一構造に統一されたバンプを有
する半導体チップにインナーリードボンディングに行な
った場合、バンプ下地の損傷が防′止されることは明ら
かである。
する半導体チップにインナーリードボンディングに行な
った場合、バンプ下地の損傷が防′止されることは明ら
かである。
また、以上は半導体チップにバンプを形成してインナー
リードボンディングを行なう例について説明したが、イ
ンナーリードに予めバンプを形成しておき、それを用い
てパッドを有する半導体チップとボンディングする場合
にも、上記と同じ構成の配線およびパッド形成部を有す
れば、全く同様の効果が達成されることは明らかである
。
リードボンディングを行なう例について説明したが、イ
ンナーリードに予めバンプを形成しておき、それを用い
てパッドを有する半導体チップとボンディングする場合
にも、上記と同じ構成の配線およびパッド形成部を有す
れば、全く同様の効果が達成されることは明らかである
。
本発明によれば、半導体チップ内のパッドの高さのバラ
ツキがなくなり、さらにはパッド形成部の周辺の段差が
最小限になり、ＴＡＢにおけるインナーリードボンディ
ング時の下地の損傷等が防止され、信転性が向上する。
ツキがなくなり、さらにはパッド形成部の周辺の段差が
最小限になり、ＴＡＢにおけるインナーリードボンディ
ング時の下地の損傷等が防止され、信転性が向上する。
第１図および第２図は本発明の実施例における同一高さ
同一構造のバンプを形成するための構成を示す配線の断
面図、第３図は従来例のバンプ構造を示す断面図である
。 １．２．３・・・配線、 ４．５．６・・・層間絶
縁膜、７・・・インナーリード、 ８・・・基板、Ａ
、Ｂ、Ｃ，Ａ’ 、Ｃ’・・・バンプ。
同一構造のバンプを形成するための構成を示す配線の断
面図、第３図は従来例のバンプ構造を示す断面図である
。 １．２．３・・・配線、 ４．５．６・・・層間絶
縁膜、７・・・インナーリード、 ８・・・基板、Ａ
、Ｂ、Ｃ，Ａ’ 、Ｃ’・・・バンプ。
Claims (1)
- １、バンプ端子半導体チップをＴＡＢ（ＴａｐｅＡｕｔ
ｏｍａｔｅｄＢｏｎｄｉｎｇ）で実装した半導体装置に
おいて、バンプを半導体チップの多層配線の実質的に同
一の高さに実質的に同一構造で形成したことを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22093286A JPS6378555A (ja) | 1986-09-20 | 1986-09-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22093286A JPS6378555A (ja) | 1986-09-20 | 1986-09-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6378555A true JPS6378555A (ja) | 1988-04-08 |
Family
ID=16758814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22093286A Pending JPS6378555A (ja) | 1986-09-20 | 1986-09-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6378555A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5834844A (en) * | 1995-03-24 | 1998-11-10 | Shinko Electric Industries Co., Ltd. | Semiconductor device having an element with circuit pattern thereon |
| US5903058A (en) * | 1996-07-17 | 1999-05-11 | Micron Technology, Inc. | Conductive bumps on die for flip chip application |
| US5925931A (en) * | 1996-10-31 | 1999-07-20 | Casio Computer Co., Ltd. | Semiconductor device having interconnect lines and connection electrodes formed in groove portions of an insulating layer |
| US6008543A (en) * | 1995-03-09 | 1999-12-28 | Sony Corporation | Conductive bumps on pads for flip chip application |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5421072A (en) * | 1977-07-18 | 1979-02-16 | Matsushita Electronics Corp | Fluorescent lamp |
| JPS5852854A (ja) * | 1981-09-24 | 1983-03-29 | Nec Corp | 半導体装置 |
| JPS59145537A (ja) * | 1984-02-08 | 1984-08-21 | Hitachi Ltd | 半導体装置 |
-
1986
- 1986-09-20 JP JP22093286A patent/JPS6378555A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5421072A (en) * | 1977-07-18 | 1979-02-16 | Matsushita Electronics Corp | Fluorescent lamp |
| JPS5852854A (ja) * | 1981-09-24 | 1983-03-29 | Nec Corp | 半導体装置 |
| JPS59145537A (ja) * | 1984-02-08 | 1984-08-21 | Hitachi Ltd | 半導体装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6008543A (en) * | 1995-03-09 | 1999-12-28 | Sony Corporation | Conductive bumps on pads for flip chip application |
| US5834844A (en) * | 1995-03-24 | 1998-11-10 | Shinko Electric Industries Co., Ltd. | Semiconductor device having an element with circuit pattern thereon |
| US5960308A (en) * | 1995-03-24 | 1999-09-28 | Shinko Electric Industries Co. Ltd. | Process for making a chip sized semiconductor device |
| US5903058A (en) * | 1996-07-17 | 1999-05-11 | Micron Technology, Inc. | Conductive bumps on die for flip chip application |
| US5925931A (en) * | 1996-10-31 | 1999-07-20 | Casio Computer Co., Ltd. | Semiconductor device having interconnect lines and connection electrodes formed in groove portions of an insulating layer |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4000842A (en) | Copper-to-gold thermal compression gang bonding of interconnect leads to semiconductive devices | |
| US20070111384A1 (en) | Method of manufacturing a semiconductor device | |
| KR960019680A (ko) | 반도체디바이스패키지 방법 및 디바이스 패키지 | |
| JP2002299523A (ja) | 半導体パッケージ | |
| US6359342B1 (en) | Flip-chip bumping structure with dedicated test pads on semiconductor chip and method of fabricating the same | |
| JP2001144213A5 (ja) | ||
| US20020095784A1 (en) | Bumping process for chip scale packaging | |
| JPH1027880A (ja) | 半導体装置 | |
| JPS6378555A (ja) | 半導体装置 | |
| JPH04154136A (ja) | ベアチップの実装方法 | |
| KR100379823B1 (ko) | 반도체집적회로장치의제조방법 | |
| US20070290377A1 (en) | Three Dimensional Six Surface Conformal Die Coating | |
| JP2570468B2 (ja) | Ｌｓｉモジュールの製造方法 | |
| TW558810B (en) | Semiconductor package with lead frame as chip carrier and fabrication method thereof | |
| JP2840166B2 (ja) | 半導体装置 | |
| JP3274533B2 (ja) | 半導体素子 | |
| JP2701348B2 (ja) | 半導体装置 | |
| JP3949402B2 (ja) | 半導体装置及びその製造方法 | |
| JP3669986B2 (ja) | 半導体装置及びその製造方法 | |
| JP3674550B2 (ja) | 半導体装置 | |
| JPH09139404A (ja) | 半導体装置およびその製造方法 | |
| JPH07240420A (ja) | バンプ電極付き半導体装置およびその形成方法 | |
| JP2001085475A (ja) | テープフィルム及び半導体パッケージ | |
| JPS6388835A (ja) | フリツプチツプ用パツケ−ジ | |
| JPH01215047A (ja) | 半導体チップのバンプ形成方法 |