JP3949402B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP3949402B2 JP3949402B2 JP2001215159A JP2001215159A JP3949402B2 JP 3949402 B2 JP3949402 B2 JP 3949402B2 JP 2001215159 A JP2001215159 A JP 2001215159A JP 2001215159 A JP2001215159 A JP 2001215159A JP 3949402 B2 JP3949402 B2 JP 3949402B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- bumps
- semiconductor chip
- semiconductor device
- bump
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Wire Bonding (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体チップと基板をフリップチップ方式で接続してなる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
周知の通り、近年の実装工程における高密度化に伴い、半導体パッケージの軽薄短小化が進んでおり、半導体チップにおける接続方式も、ワイヤーボンディング方式から高密度化や高速化を図ることができるフリップチップ方式へと変化し、増加してきている。そして、フリップチップ方式には、Ｃ４（Ｃｏｎｔｒｏｌｌｅｄ Ｃｏｌｌａｐｓｅ Ｃｈｉｐ Ｃｏｎｎｅｃｔｉｏｎ）やＡＣＦ（Ａｎｉｓｏｔｏｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）、ＮＣＦ（Ｎｏｎ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）等の接続方式があり、半導体チップに設けるバンプは、半田以外には金（Ａｕ）などの材料により形成するのが一般的であり、これに対応する基板には錫（Ｓｎ）や錫−銀（Ａｇ）製のバンプが設けられていた。
【０００３】
しかし、半田を用いたＣ４は、バンプを形成する際の製造工程が多くて手間がかかるため、生産性が悪く、コストが高くなってしまう状況にあり、またフラックスを使っての接続となるために、環境に対する影響を考慮すると出来れば避けることが望ましいものである。またＡＣＦは、例えばニッケル（Ｎｉ）粒子等の金属粒子を含む合成樹脂材料でバンプを形成し、これを接触させて接続する接触結合であるために、接続の信頼性において不安が残り、さらにコストも高いものである。ＮＣＦにおいてもチップ側バンプの形成においては、Ａｕのバンプを使用した場合、コストが高くなってしまう状況にあった。
【０００４】
【発明が解決しようとする課題】
上記のような状況に鑑みて本発明はなされたもので、その目的とするところは環境に対する影響が少なく、またバンプの形成に手間がかからず、生産性も良好であり、さらに、接続の信頼性もよく、高コストとならない半導体装置及びその製造方法を提供することにある。
【０００５】
【課題を解決するための手段】
本発明の半導体装置及びその製造方法は、
半導体チップ及び基板のそれぞれにバンプを設け、対応する前記バンプを結合部分に拡散層を形成した金属接合によって接続し、前記半導体チップと前記基板の間を封止材料により封止してなる半導体装置であって、前記半導体チップのバンプが、無電解ニッケルめっきにより形成したものであり、前記基板に設けたバンプが、錫めっきまたは錫−銀めっきのいずれかによって形成したものであることを特徴とするものであり、
また、錫または錫−銀製のバンプを設けた基板上を封止用合成樹脂で覆う工程と、無電解ニッケルめっきにより形成したバンプを設けた半導体チップを前記封止用合成樹脂で覆われた基板上に前記両バンプが対向するよう配置する工程と、対向配置した前記半導体チップと基板を所定の温度雰囲気で加圧し、前記両バンプを境界部分にＮｉ ３ Ｓｎ ４ の拡散層を形成して金属結合する工程を有することを特徴とする方法である。
【０００６】
【発明の実施の形態】
以下本発明の実施の形態を、図面を参照して説明する。
【０００７】
先ず第１の実施形態を図１乃至図４により説明する。図１は半導体装置を示す部分断面図であり、図２は第１の製造工程を示す要部の断面図であり、図３は第２の製造工程を示す要部の断面図であり、図４は第３の製造工程を示す要部の断面図である。
【０００８】
図１において、半導体装置１は、半導体チップ２を基板３に、例えばＮＣＦ（Ｎｏｎ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）方式により接続して構成されており、半導体チップ２には、その一方の面に形成された複数の図示しない電極端子に、無電解ニッケル（Ｎｉ）めっきによって形成された高さが５０μｍ〜６０μｍ程度で、直径が６０μｍ〜８０μｍ程度のチップバンプ４が設けられている。また基板３には、半導体チップ２のチップバンプ４に対応するよう所定位置に、めっきにより形成した錫（Ｓｎ）あるいは錫−銀（Ａｇ）製の高さが５μｍ〜２０μｍ程度で、直径が８０μｍ〜１００μｍ程度とチップバンプ４より大径の基板バンプ５が設けられている。
【０００９】
そして、半導体チップ２と基板３は、チップバンプ４を基板バンプ５の対応するものに一部埋め込むようにして金属結合させ、結合部分にＮｉ３Ｓｎ４の拡散層６を形成した所謂Ｎｉ−Ｓｎ金属接合によって接続されている。また接続された半導体チップ２と基板３の間には、例えばエポキシ系樹脂等の熱硬化性樹脂でなる封止用合成樹脂７が充填され、両者の対向面の導電部分が封止されている。
【００１０】
また、上記構成の半導体装置１は、次のようにして形成される。すなわち、
図２に示す第１の製造工程において、半導体チップ２の一方面側に露出する複数の図示しない電極端子上に、無電解ニッケルめっきを施し、高さが５０μｍ〜６０μｍ程度で、直径が６０μｍ〜８０μｍ程度の短円柱状のチップバンプ４を形成する。また基板３においても、一方面側に露出する複数の図示しない電極端子上に、錫あるいは錫−銀のめっきを施し、高さが５μｍ〜２０μｍ程度で、直径が８０μｍ〜１００μｍ程度とチップバンプ４より大径の基板バンプ５を形成する。
【００１１】
次に、図３に示す第２の製造工程において、チップバンプ４が形成された半導体チップ２を、基板バンプ５が形成された基板３に対し対応するバンプ４，５同士が対向するよう直上に位置させる。また、この時、半導体チップ２と基板３の間に、所定の厚さを有する半導体チップ２と略同形状の熱硬化性樹脂、例えばエポキシ系樹脂でなるフィルム状の封止用合成樹脂７を介在させる。
【００１２】
次に、図４に示す第３の製造工程において、半導体チップ２を、フェイスダウンでフィルム状の封止用合成樹脂７を介し基板３上面に、例えば２００℃以下の封止用合成樹脂７の硬化温度の雰囲気中で、０．５ＭＰａの圧力を加えるようにして押し付ける。これにより、チップバンプ４は基板バンプ５に一部埋没しながら基板バンプ５に熱拡散し、境界部分にＮｉ３Ｓｎ４の拡散層６を形成して両チップ４，５が一括して金属結合する。この時、半導体チップ２をフェイスダウンで基板３上に押し付けた時、雰囲気温度で封止用合成樹脂７が半導体チップ２と基板３の間を充填しながら硬化し、半導体チップ２と基板３の導電部分が封止される。
【００１３】
以上のように構成することで、チップバンプ４や基板バンプ５の形成はめっきにより行なえ、特に手間がかかるものではなくて生産性は良好であり、また接続は金属結合であるから信頼性が高く、またさらにバンプ同士を接続する際にフラックスを使用するものではないので環境への影響も少なく、使用材料の面から見てもコスト的に高額なものとならない。
【００１４】
次に、本発明の第２の実施形態を図５乃至図８により説明する。図５は半導体装置を示す部分断面図であり、図６は第１の製造工程を示す要部の断面図であり、図７は第２の製造工程を示す要部の断面図であり、図８は第３の製造工程を示す要部の断面図である。なお、上記第１の実施形態と同一部分には同一符号を付して説明を省略し、第１の実施形態と異なる本実施形態の構成について説明する。
【００１５】
図５において、半導体装置１１は、半導体チップ２を基板１２に、それぞれに設けられた複数のチップバンプ４と基板バンプ１３を金属結合させることによって構成されている。半導体チップ２のチップバンプ４は無電解ニッケルめっきにより形成された短円柱状のものであり、基板１２の基板バンプ１３は、半導体チップ２のチップバンプ４に対応するよう所定位置に、フラッシュめっきにより形成した錫（Ｓｎ）あるいは錫−銀（Ａｇ）製の厚さが１μｍ以下で、直径が８０μｍ〜１００μｍ程度とチップバンプ４より大径のものとなっている。
【００１６】
そして、半導体チップ２と基板１２は、チップバンプ４を基板バンプ１３の対応するものの表面部分に金属結合させ、結合部分にＮｉ３Ｓｎ４の拡散層１４を形成した所謂Ｎｉ−Ｓｎ金属接合によって接続されている。また接続された半導体チップ２と基板１２の間には、例えばエポキシ系樹脂等の熱硬化性樹脂でなる封止用合成樹脂１５が充填され、両者の対向面の導電部分が封止されている。
【００１７】
また、上記構成の半導体装置１１は、次のようにして形成される。すなわち、図６に示す第１の製造工程において、半導体チップ２の一方面側に露出する複数の図示しない電極端子上に、無電解ニッケルめっきを施し、高さが５０μｍ６０μｍ程度で、直径が６０μｍ〜８０μｍ程度の短円柱状のチップバンプ４を形成する。また基板１２においても、一方面側に露出する複数の図示しない電極端子上に、錫あるいは錫−銀のフラッシュめっきを施し、厚さが１μｍ以下で、直径が８０μｍ〜１００μｍ程度とチップバンプ４より大径の基板バンプ１３を形成する。
【００１８】
次に、図７に示す第２の製造工程において、基板１２の基板バンプ１３が形成された面に、熱硬化性樹脂、例えばエポキシ系樹脂でなる所定粘度の液状の封止用合成樹脂１５を所定の厚さに塗布する。続いてチップバンプ４が形成された半導体チップ２を、封止用合成樹脂１５が塗布された基板１２の上方に、チップバンプ４が対応する基板バンプ１３の直上となるよう位置させる。
【００１９】
次に、図８に示す第３の製造工程において、半導体チップ２を、フェイスダウンで封止用合成樹脂１５の上から基板１２上面に、例えば２００℃以下の封止用合成樹脂１５の硬化温度の雰囲気中で、０．５ＭＰａの圧力を加えるようにして押し付ける。これにより、チップバンプ４は基板バンプ１３に熱拡散し、境界部分に拡散層１４を形成して両チップ４，１３が一括して金属結合する。この時、半導体チップ２をフェイスダウンで基板１２上に押し付けた時、雰囲気温度で封止用合成樹脂１５が半導体チップ２と基板１２の間を充填しながら硬化し、半導体チップ２と基板１２の導電部分が封止される。
【００２０】
以上のように構成することで、基板バンプ１３をより簡単なものとしながらも、第１の実施形態と同様の効果を得ることができる。
【００２１】
なお、上記の実施形態においてはチップバンプ４と基板バンプ５，１３はそれぞれ横断面形状が円形のものについて示したが、長円形、方形、他の多角形等でもよい。また、基板側バンプについては、基板配線上全面フラッシュメッキでもよい。また、チップバンプ４と基板バンプ５，１３を金属結合する際、結合を促進するよう加熱加圧しながら所定周波数の超音波を加えるようにしてもよく、また、チップバンプ４と基板バンプ５，１３を加熱加圧して金属結合する際、両バンプ４，５，１３の間に封止用合成樹脂材料６，１５を介在させたが、介在させることなく金属結合してから液状の封止用合成樹脂材料等を半導体チップ２と基板３，１３の間に注入し、硬化させるようにしてもよい。
【００２２】
【発明の効果】
以上の説明から明らかなように、本発明によれば、バンプの形成に手間がかからず、生産性も良好であり、また環境に与える結合する際の影響が少なく、接続の信頼性が高く、高コストとならない等の効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す部分断面図である。
【図２】本発明の第１の実施形態における第１の製造工程を示す要部の断面図である。
【図３】本発明の第１の実施形態における第２の製造工程を示す要部の断面図である。
【図４】本発明の第１の実施形態における第３の製造工程を示す要部の断面図である。
【図５】本発明の第２の実施形態を示す部分断面図である。
【図６】本発明の第２の実施形態における第１の製造工程を示す要部の断面図である。
【図７】本発明の第２の実施形態における第２の製造工程を示す要部の断面図である。
【図８】本発明の第２の実施形態における第３の製造工程を示す要部の断面図である。
【符号の説明】
２…半導体チップ
３，１２…基板
４…チップバンプ
５，１３…基板バンプ
６，１４…拡散層
７，１５…封止用合成樹脂
【発明の属する技術分野】
本発明は、半導体チップと基板をフリップチップ方式で接続してなる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
周知の通り、近年の実装工程における高密度化に伴い、半導体パッケージの軽薄短小化が進んでおり、半導体チップにおける接続方式も、ワイヤーボンディング方式から高密度化や高速化を図ることができるフリップチップ方式へと変化し、増加してきている。そして、フリップチップ方式には、Ｃ４（Ｃｏｎｔｒｏｌｌｅｄ Ｃｏｌｌａｐｓｅ Ｃｈｉｐ Ｃｏｎｎｅｃｔｉｏｎ）やＡＣＦ（Ａｎｉｓｏｔｏｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）、ＮＣＦ（Ｎｏｎ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）等の接続方式があり、半導体チップに設けるバンプは、半田以外には金（Ａｕ）などの材料により形成するのが一般的であり、これに対応する基板には錫（Ｓｎ）や錫−銀（Ａｇ）製のバンプが設けられていた。
【０００３】
しかし、半田を用いたＣ４は、バンプを形成する際の製造工程が多くて手間がかかるため、生産性が悪く、コストが高くなってしまう状況にあり、またフラックスを使っての接続となるために、環境に対する影響を考慮すると出来れば避けることが望ましいものである。またＡＣＦは、例えばニッケル（Ｎｉ）粒子等の金属粒子を含む合成樹脂材料でバンプを形成し、これを接触させて接続する接触結合であるために、接続の信頼性において不安が残り、さらにコストも高いものである。ＮＣＦにおいてもチップ側バンプの形成においては、Ａｕのバンプを使用した場合、コストが高くなってしまう状況にあった。
【０００４】
【発明が解決しようとする課題】
上記のような状況に鑑みて本発明はなされたもので、その目的とするところは環境に対する影響が少なく、またバンプの形成に手間がかからず、生産性も良好であり、さらに、接続の信頼性もよく、高コストとならない半導体装置及びその製造方法を提供することにある。
【０００５】
【課題を解決するための手段】
本発明の半導体装置及びその製造方法は、
半導体チップ及び基板のそれぞれにバンプを設け、対応する前記バンプを結合部分に拡散層を形成した金属接合によって接続し、前記半導体チップと前記基板の間を封止材料により封止してなる半導体装置であって、前記半導体チップのバンプが、無電解ニッケルめっきにより形成したものであり、前記基板に設けたバンプが、錫めっきまたは錫−銀めっきのいずれかによって形成したものであることを特徴とするものであり、
また、錫または錫−銀製のバンプを設けた基板上を封止用合成樹脂で覆う工程と、無電解ニッケルめっきにより形成したバンプを設けた半導体チップを前記封止用合成樹脂で覆われた基板上に前記両バンプが対向するよう配置する工程と、対向配置した前記半導体チップと基板を所定の温度雰囲気で加圧し、前記両バンプを境界部分にＮｉ ３ Ｓｎ ４ の拡散層を形成して金属結合する工程を有することを特徴とする方法である。
【０００６】
【発明の実施の形態】
以下本発明の実施の形態を、図面を参照して説明する。
【０００７】
先ず第１の実施形態を図１乃至図４により説明する。図１は半導体装置を示す部分断面図であり、図２は第１の製造工程を示す要部の断面図であり、図３は第２の製造工程を示す要部の断面図であり、図４は第３の製造工程を示す要部の断面図である。
【０００８】
図１において、半導体装置１は、半導体チップ２を基板３に、例えばＮＣＦ（Ｎｏｎ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）方式により接続して構成されており、半導体チップ２には、その一方の面に形成された複数の図示しない電極端子に、無電解ニッケル（Ｎｉ）めっきによって形成された高さが５０μｍ〜６０μｍ程度で、直径が６０μｍ〜８０μｍ程度のチップバンプ４が設けられている。また基板３には、半導体チップ２のチップバンプ４に対応するよう所定位置に、めっきにより形成した錫（Ｓｎ）あるいは錫−銀（Ａｇ）製の高さが５μｍ〜２０μｍ程度で、直径が８０μｍ〜１００μｍ程度とチップバンプ４より大径の基板バンプ５が設けられている。
【０００９】
そして、半導体チップ２と基板３は、チップバンプ４を基板バンプ５の対応するものに一部埋め込むようにして金属結合させ、結合部分にＮｉ３Ｓｎ４の拡散層６を形成した所謂Ｎｉ−Ｓｎ金属接合によって接続されている。また接続された半導体チップ２と基板３の間には、例えばエポキシ系樹脂等の熱硬化性樹脂でなる封止用合成樹脂７が充填され、両者の対向面の導電部分が封止されている。
【００１０】
また、上記構成の半導体装置１は、次のようにして形成される。すなわち、
図２に示す第１の製造工程において、半導体チップ２の一方面側に露出する複数の図示しない電極端子上に、無電解ニッケルめっきを施し、高さが５０μｍ〜６０μｍ程度で、直径が６０μｍ〜８０μｍ程度の短円柱状のチップバンプ４を形成する。また基板３においても、一方面側に露出する複数の図示しない電極端子上に、錫あるいは錫−銀のめっきを施し、高さが５μｍ〜２０μｍ程度で、直径が８０μｍ〜１００μｍ程度とチップバンプ４より大径の基板バンプ５を形成する。
【００１１】
次に、図３に示す第２の製造工程において、チップバンプ４が形成された半導体チップ２を、基板バンプ５が形成された基板３に対し対応するバンプ４，５同士が対向するよう直上に位置させる。また、この時、半導体チップ２と基板３の間に、所定の厚さを有する半導体チップ２と略同形状の熱硬化性樹脂、例えばエポキシ系樹脂でなるフィルム状の封止用合成樹脂７を介在させる。
【００１２】
次に、図４に示す第３の製造工程において、半導体チップ２を、フェイスダウンでフィルム状の封止用合成樹脂７を介し基板３上面に、例えば２００℃以下の封止用合成樹脂７の硬化温度の雰囲気中で、０．５ＭＰａの圧力を加えるようにして押し付ける。これにより、チップバンプ４は基板バンプ５に一部埋没しながら基板バンプ５に熱拡散し、境界部分にＮｉ３Ｓｎ４の拡散層６を形成して両チップ４，５が一括して金属結合する。この時、半導体チップ２をフェイスダウンで基板３上に押し付けた時、雰囲気温度で封止用合成樹脂７が半導体チップ２と基板３の間を充填しながら硬化し、半導体チップ２と基板３の導電部分が封止される。
【００１３】
以上のように構成することで、チップバンプ４や基板バンプ５の形成はめっきにより行なえ、特に手間がかかるものではなくて生産性は良好であり、また接続は金属結合であるから信頼性が高く、またさらにバンプ同士を接続する際にフラックスを使用するものではないので環境への影響も少なく、使用材料の面から見てもコスト的に高額なものとならない。
【００１４】
次に、本発明の第２の実施形態を図５乃至図８により説明する。図５は半導体装置を示す部分断面図であり、図６は第１の製造工程を示す要部の断面図であり、図７は第２の製造工程を示す要部の断面図であり、図８は第３の製造工程を示す要部の断面図である。なお、上記第１の実施形態と同一部分には同一符号を付して説明を省略し、第１の実施形態と異なる本実施形態の構成について説明する。
【００１５】
図５において、半導体装置１１は、半導体チップ２を基板１２に、それぞれに設けられた複数のチップバンプ４と基板バンプ１３を金属結合させることによって構成されている。半導体チップ２のチップバンプ４は無電解ニッケルめっきにより形成された短円柱状のものであり、基板１２の基板バンプ１３は、半導体チップ２のチップバンプ４に対応するよう所定位置に、フラッシュめっきにより形成した錫（Ｓｎ）あるいは錫−銀（Ａｇ）製の厚さが１μｍ以下で、直径が８０μｍ〜１００μｍ程度とチップバンプ４より大径のものとなっている。
【００１６】
そして、半導体チップ２と基板１２は、チップバンプ４を基板バンプ１３の対応するものの表面部分に金属結合させ、結合部分にＮｉ３Ｓｎ４の拡散層１４を形成した所謂Ｎｉ−Ｓｎ金属接合によって接続されている。また接続された半導体チップ２と基板１２の間には、例えばエポキシ系樹脂等の熱硬化性樹脂でなる封止用合成樹脂１５が充填され、両者の対向面の導電部分が封止されている。
【００１７】
また、上記構成の半導体装置１１は、次のようにして形成される。すなわち、図６に示す第１の製造工程において、半導体チップ２の一方面側に露出する複数の図示しない電極端子上に、無電解ニッケルめっきを施し、高さが５０μｍ６０μｍ程度で、直径が６０μｍ〜８０μｍ程度の短円柱状のチップバンプ４を形成する。また基板１２においても、一方面側に露出する複数の図示しない電極端子上に、錫あるいは錫−銀のフラッシュめっきを施し、厚さが１μｍ以下で、直径が８０μｍ〜１００μｍ程度とチップバンプ４より大径の基板バンプ１３を形成する。
【００１８】
次に、図７に示す第２の製造工程において、基板１２の基板バンプ１３が形成された面に、熱硬化性樹脂、例えばエポキシ系樹脂でなる所定粘度の液状の封止用合成樹脂１５を所定の厚さに塗布する。続いてチップバンプ４が形成された半導体チップ２を、封止用合成樹脂１５が塗布された基板１２の上方に、チップバンプ４が対応する基板バンプ１３の直上となるよう位置させる。
【００１９】
次に、図８に示す第３の製造工程において、半導体チップ２を、フェイスダウンで封止用合成樹脂１５の上から基板１２上面に、例えば２００℃以下の封止用合成樹脂１５の硬化温度の雰囲気中で、０．５ＭＰａの圧力を加えるようにして押し付ける。これにより、チップバンプ４は基板バンプ１３に熱拡散し、境界部分に拡散層１４を形成して両チップ４，１３が一括して金属結合する。この時、半導体チップ２をフェイスダウンで基板１２上に押し付けた時、雰囲気温度で封止用合成樹脂１５が半導体チップ２と基板１２の間を充填しながら硬化し、半導体チップ２と基板１２の導電部分が封止される。
【００２０】
以上のように構成することで、基板バンプ１３をより簡単なものとしながらも、第１の実施形態と同様の効果を得ることができる。
【００２１】
なお、上記の実施形態においてはチップバンプ４と基板バンプ５，１３はそれぞれ横断面形状が円形のものについて示したが、長円形、方形、他の多角形等でもよい。また、基板側バンプについては、基板配線上全面フラッシュメッキでもよい。また、チップバンプ４と基板バンプ５，１３を金属結合する際、結合を促進するよう加熱加圧しながら所定周波数の超音波を加えるようにしてもよく、また、チップバンプ４と基板バンプ５，１３を加熱加圧して金属結合する際、両バンプ４，５，１３の間に封止用合成樹脂材料６，１５を介在させたが、介在させることなく金属結合してから液状の封止用合成樹脂材料等を半導体チップ２と基板３，１３の間に注入し、硬化させるようにしてもよい。
【００２２】
【発明の効果】
以上の説明から明らかなように、本発明によれば、バンプの形成に手間がかからず、生産性も良好であり、また環境に与える結合する際の影響が少なく、接続の信頼性が高く、高コストとならない等の効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す部分断面図である。
【図２】本発明の第１の実施形態における第１の製造工程を示す要部の断面図である。
【図３】本発明の第１の実施形態における第２の製造工程を示す要部の断面図である。
【図４】本発明の第１の実施形態における第３の製造工程を示す要部の断面図である。
【図５】本発明の第２の実施形態を示す部分断面図である。
【図６】本発明の第２の実施形態における第１の製造工程を示す要部の断面図である。
【図７】本発明の第２の実施形態における第２の製造工程を示す要部の断面図である。
【図８】本発明の第２の実施形態における第３の製造工程を示す要部の断面図である。
【符号の説明】
２…半導体チップ
３，１２…基板
４…チップバンプ
５，１３…基板バンプ
６，１４…拡散層
７，１５…封止用合成樹脂
Claims (8)
- 半導体チップ及び基板のそれぞれにバンプを設け、対応する前記バンプを結合部分に拡散層を形成した金属接合によって接続し、前記半導体チップと前記基板の間を封止材料により封止してなる半導体装置であって、前記半導体チップのバンプが、無電解ニッケルめっきにより形成したものであり、前記基板に設けたバンプが、錫めっきまたは錫−銀めっきのいずれかによって形成したものであることを特徴とする半導体装置。
- 半導体チップに設けたバンプが、基板に設けたバンプより小形状であることを特徴とする請求項１記載の半導体装置。
- 拡散層が、Ｎｉ ３ Ｓｎ ４ であることを特徴とする請求項１記載の半導体装置。
- 半導体チップに設けたバンプが、基板に設けたバンプに少なくとも一部埋め込まれて接続されていることを特徴とする請求項１乃至３記載の半導体装置。
- 錫または錫−銀製のバンプを設けた基板上を封止用合成樹脂で覆う工程と、無電解ニッケルめっきにより形成したバンプを設けた半導体チップを前記封止用合成樹脂で覆われた基板上に前記両バンプが対向するよう配置する工程と、対向配置した前記半導体チップと基板を所定の温度雰囲気で加圧し、前記両バンプを境界部分にＮｉ ３ Ｓｎ ４ の拡散層を形成して金属結合する工程を有することを特徴とする半導体装置の製造方法。
- 封止用合成樹脂が熱硬化性樹脂であって、加圧時の温度雰囲気が前記熱硬化性樹脂の硬化温度であることを特徴とする請求項５記載の半導体装置の製造方法。
- 封止用合成樹脂が、フィルム状であることを特徴とする請求項５及び６記載の半導体装置の製造方法。
- 基板に設けたバンプが、めっきにより半導体チップに設けたバンプより大形状に形成したものであることを特徴とする請求項５記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001215159A JP3949402B2 (ja) | 2001-07-16 | 2001-07-16 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001215159A JP3949402B2 (ja) | 2001-07-16 | 2001-07-16 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003031616A JP2003031616A (ja) | 2003-01-31 |
| JP3949402B2 true JP3949402B2 (ja) | 2007-07-25 |
Family
ID=19049851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001215159A Expired - Fee Related JP3949402B2 (ja) | 2001-07-16 | 2001-07-16 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3949402B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2011043102A1 (ja) * | 2009-10-06 | 2013-03-04 | 株式会社フジクラ | 回路基板 |
-
2001
- 2001-07-16 JP JP2001215159A patent/JP3949402B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003031616A (ja) | 2003-01-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7598121B2 (en) | Method of manufacturing a semiconductor device | |
| US8492890B2 (en) | Semiconductor device and method for manufacturing thereof | |
| JP4998268B2 (ja) | 半導体装置及びその製造方法 | |
| JP3297254B2 (ja) | 半導体パッケージおよびその製造方法 | |
| US6373142B1 (en) | Method of adding filler into a non-filled underfill system by using a highly filled fillet | |
| US20020093108A1 (en) | Flip chip packaged semiconductor device having double stud bumps and method of forming same | |
| US6815255B2 (en) | Semiconductor device and manufacturing method thereof | |
| KR20010032804A (ko) | Ｚ축 전기 접속부를 제조하는 장치 및 그 방법 | |
| JP2008218926A (ja) | 半導体装置及びその製造方法 | |
| KR20050090101A (ko) | 반도체장치의 제조방법 | |
| TWI284973B (en) | Flip-chip joint structure, and fabricating process thereof | |
| WO2003001596A1 (en) | Electronic device and method for manufacturing the same | |
| CN110473796A (zh) | 用于倒装芯片封装件的多个底部填充剂 | |
| CN107507809B (zh) | 倒装芯片 | |
| US6489180B1 (en) | Flip-chip packaging process utilizing no-flow underfill technique | |
| JP2003007902A (ja) | 電子部品の実装基板及び実装構造 | |
| KR20030090481A (ko) | 비도전성 접착제로 ｉｃ 칩을 기판에 본딩하는 방법과형성된 조립물 | |
| US6998293B2 (en) | Flip-chip bonding method | |
| US6696319B2 (en) | Method of attaching semiconductor devices on a switching device and such an attached device | |
| JPH08213425A (ja) | 半導体装置およびその製造方法 | |
| US20110298124A1 (en) | Semiconductor Structure | |
| US7960214B2 (en) | Chip package | |
| JP3949402B2 (ja) | 半導体装置及びその製造方法 | |
| KR100533847B1 (ko) | 캐리어 테이프를 이용한 적층형 플립 칩 패키지 | |
| US8058109B2 (en) | Method for manufacturing a semiconductor structure |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050303 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050324 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050627 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070123 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070323 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070417 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070418 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100427 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110427 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130427 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140427 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |