KR100533847B1 - 캐리어 테이프를 이용한 적층형 플립 칩 패키지 - Google Patents

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Abstract

본 발명은 캐리어 테이프(Carrier tape)를 이용한 적층형 플립 칩 패키지(Stacked flip chip package)에 관한 것으로, 더욱 구체적으로는 범프들이 형성된 반도체 칩들이 패키지 조립 레벨(Package assembly level)에서 플립 칩 본딩 기술을 이용하여 상하부에 적층될 수 있도록 형성된 캐리어 테이프를 이용하여 형성된 적층형 플립 칩 패키지의 구조를 개시하고, 이에 더하여 금속 박막의 상/하로 이방성 전도 필름 또는 개구부가 형성된 탄성중합체 필름 등이 접착되어 형성된 캐리어 테이프의 구조를 개시하며, 이러한 구조들을 통하여 적층형 플립 칩 패키지의 제조비용을 절감하고 제조공정을 단순화하여 단축함으로써 제조공정의 효율을 향상할 수 있으며, 이러한 구조를 통하여 적층형 플립 칩 패키지의 신뢰성을 향상할 수 있다.

Description

캐리어 테이프를 이용한 적층형 플립 칩 패키지{ Stacked flip chip package using carrier tape }
본 발명은 캐리어 테이프(Carrier tape)를 이용한 적층형 플립 칩 패키지(Stacked flip chip package)에 관한 것이며, 더욱 구체적으로는 범프들이 형성된 반도체 칩들이 패키지 조립 레벨(Package assembly level)에서 플립 칩 본딩 기술을 이용하여 상하부에 적층될 수 있도록 형성된 캐리어 테이프를 이용하여 형성된 적층형 플립 칩 패키지의 구조에 관한 것이다.
플립 칩을 이용하여 칩 스케일 패키지(CSP ; Chip Scale Package)를 구현하는 방법은 반도체 제조 분야에서 널리 활용되고 있으며, 더 나아가 플립 칩을 적층시킨 칩 스케일 패키지 형태의 소위 적층형 플립 칩 패키지가 개발되고 있다.
기존의 적층형 플립 칩 패키지는 웨이퍼 레벨에서 반도체 칩 위로 배선을 재배열하는 공정(Redistribution)을 통하여 반도체 칩들을 적층시킴으로서 구현되거나, 또는 패키지 조립 레벨에서 한 개의 반도체 칩이 기판에 플립 칩 본딩된 후 그 위로 다른 반도체 칩이 와이어 본딩을 통해 적층되는 등의 방법으로 구현되었다.
웨이퍼 레벨에서 배선을 재배열하는 공정을 통해 적층되는 반도체 칩들의 경우에는 모든 반도체 칩에 대하여 공정이 진행되지만, 실제 그 수율에 있어서는 배선을 재배열하는 공정의 난이도에 따라 최종적인 반도체 칩의 수율이 저하되어 적층형 플립 칩 패키지의 신뢰도가 낮아질 수 있다.
또한, 기존의 반도체 칩들을 직접 이용하지 못하고 배선을 재배열하는 공정을 거쳐야 하기 때문에 제조 비용의 단가가 상승할 수 있다.
기판 위로 플립 칩 본딩 후 플립 칩 본딩 된 반도체 칩 위로 다른 반도체 칩이 와이어 본딩을 통해 적층되고 이와 같이 적층된 반도체 칩들을 에폭시 몰딩 컴파운드(EMC ; Epoxy molding compound)와 같은 몰딩수지로 성형하여 구현되는 적층형 패키지의 경우에는 제조공정의 복잡화로 인한 어려움이 발생할 수 있다.
도 1에는 종래의 적층형 반도체 패키지(100)가 도시되어 있으며, 도 1을 참고로 하여 이를 설명하면 다음과 같다. 먼저 범프(12)가 형성된 반도체 칩(10)을 기판(30) 위에 플립 칩 본딩한 후에, 플립 칩 본딩된 반도체 칩(10) 위로 본딩패드들(22)이 위로 향하도록 다른 반도체 칩(20)을 적층 접착하고, 적층된 반도체 칩의 본딩패드들(22)을 기판(30)의 전극패드들(도시되지 않음) 위로 와이어 본딩을 한다. 이들 적층된 반도체 칩들(10, 20)과 본딩 와이어(24)를 포함하는 전기적 연결부를 몰딩수지(40)로 성형하고, 마지막으로 기판(30)의 하면에 솔더 볼들(50)과 같은 외부 접속 단자를 형성하는 등의 공정이 진행된다.
이와 같은 공정을 통하여 구현되는 적층형 패키지는 그 공정이 복잡하기 때문에 제조 비용과 제조 시간의 증가를 가져올 수 있으며, 또한 적층되는 반도체 칩들과 기판이 일정한 형태의 배열로 형성된 패드들을 구비해야 하는 강제성이 요구될 수 있다.
본 발명의 목적은 캐리어 테이프를 이용하여 신뢰성이 높은 적층형 플립 칩 패키지를 제공하는 것이다.
본 발명의 다른 목적은 범프들이 형성된 반도체 칩들과 캐리어 테이프를 이용하여 구현되는 고용량·고성능의 적층형 플립 칩 패키지를 제공하는 것이다.
이러한 목적을 달성하기 위하여 본 발명은 범프 접속부들과 양단부의 빔 리드들을 포함하는 소정 패턴의 금속 박막과, 빔 리드들을 제외한 금속 박막의 상하면에 접착되어 있는 이방성 전도 필름들로 구성된 캐리어 테이프와; 범프들이 형성되어 있으며, 각 범프가 범프 접속부에 대응되면서 이방성 전도 필름 위로 접착되는 복수개의 반도체 칩들과; 반도체 칩들이 접착된 캐리어 테이프가 실장되는 상면과 솔더 볼들이 형성되는 하면을 갖는 기판; 및 기판의 상면 위로 캐리어 테이프를 포함하는 영역을 성형하는 몰딩수지;를 포함하며, 범프들이 이방성 전도 필름을 압축하여 범프 접속부에 전기적으로 연결되고, 빔 리드들이 절곡되어 기판에 전기적으로 연결되는 것을 특징으로 하는 캐리어 테이프를 이용한 적층형 플립 칩 패키지를 제공한다.
또한 본 발명에 따른 적층형 플립 칩 패키지는 범프 접속부들과 양단부의 빔 리드들을 포함하는 소정 패턴의 금속 박막과, 빔 리드들을 제외한 금속 박막의 상하면에 접착되고 범프 접속부들에 대응되는 개구부들이 형성된 절연성 접착 필름들로 구성된 캐리어 테이프;를 포함하며, 범프들이 개구부를 통하여 범프 접속부에 직접 접촉되어 전기적으로 연결되고, 빔 리드들이 절곡되어 기판에 전기적으로 연결되는 것을 특징으로 한다.
이에 더하여, 반도체 칩의 범프가 금(Au) 또는 니켈(Ni) 등의 스터드(Stud) 범프일 경우에는 개구부 내에 전도성 접착제가 충진됨으로써 전도성 접착제를 통해 스터드 범프가 대응되는 범프 접속부에 접착되는 것을 특징으로 한다.
이하 첨부도면을 참고하여 본 발명에 따른 바람직한 실시예들을 설명한다.
도 2는 본 발명의 일 실시예에 따른 적층형 플립 칩 패키지(200)의 단면도이며, 도 3은 도 2의 캐리어 테이프(150)를 분해하여 도시한 단면도이다. 도 2 및 도 3을 참고로 하여 본 발명의 일 실시예에 따른 적층형 플립 칩 패키지(200)를 설명하면 다음과 같다.
본 발명에 따른 적층형 플립 칩 패키지(200)는 돌출되어 형성된 범프들(112)을 갖는 반도체 칩들(110, 120)이 범프들(112)이 마주 향하도록 적층되고, 그 사이에 캐리어 테이프(150)가 개재되어 전기적으로 연결되며, 이와 같은 구조물이 기판의 상면(162) 위에 실장된 후 몰딩수지(170)로 성형되고, 기판의 하부(164)에 솔더 볼들(180)과 같은 외부 접속 단자가 형성된 것을 특징으로 한다.
또한, 캐리어 테이프(150)는 범프들(112)에 대응되는 범프 접속부(132)와 기판에 연결되는 빔 리드들(134)을 포함하는 소정의 형태를 갖는 금속 박막(130)과 금속 박막의 상/하면에 접착되어 있는 이방성 전도 필름(140 ; ACF ; Anisotropic Conductive Film)으로 구성되어 있다.
특히, 금속 박막의 패턴 형태에 따라 적용되는 반도체 칩의 범프 형성 위치가 변형될 수 있으며, 이와 같은 패턴을 변형시킴에 따라 동종(同宗)은 물론 이종(異種)의 반도체 칩들을 적층시킬 수 있다.
이방성 전도 필름(140)은 절연성 재질의 필름 내에 전도성 입자들(142)이 일정한 간격으로 이격되어 균일하게 내재되어 있는 것을 특징으로 하며, 이방성 전도 필름(140)에 대하여 임의의 방향으로 힘을 가해줄 때, 힘이 가해진 방향으로 전도성 입자들(142)이 연결되어 전기적으로 연결되는 것을 특징으로 한다.
즉, 도 2와 같이 반도체 칩들(110, 120)에서 돌출된 범프(112)가 이방성 전도 필름(140)을 누르는 힘에 의하여 일정한 간격으로 이격되어 내재된 전도성 입자들(142)이 누르는 힘의 방향으로 서로 연결되어 결국 범프(112)와 범프에 대응되는 범프 접속부(132)가 전기적으로 연결될 수 있다.
또한, 빔 리드들(134)은 본딩 툴(Bonding tool)과 같은 본딩 도구를 사용하여 기판 상면(162) 위에 형성된 전극패드(도시되지 않음)에 전기적으로 연결될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 적층형 플립 칩 패키지(300)의 단면도이며, 도 5a는 도 4의 캐리어 테이프를 분해하여 도시한 단면도이다. 도 4 및 도 5a를 참고로 하여 본 발명의 다른 실시예에 따른 적층형 플립 칩 패키지(300)를 설명하면 다음과 같다.
본 발명에 따른 적층형 플립 칩 패키지(300)는 돌출되어 형성된 범프들(212)을 갖는 반도체 칩들(210, 220)이 범프들(212)이 마주 향하도록 적층되고, 그 사이에 캐리어 테이프(250)가 개재되어 전기적으로 연결되며, 이와 같은 구조물이 기판의 상면(262) 위에 실장된 후 몰딩수지(270)로 성형되고, 기판의 하부(264)에 솔더 볼들(280)과 같은 외부 접속 단자가 형성된 것을 특징으로 한다.
또한, 캐리어 테이프(250)는 범프들(212)에 대응되는 범프 접속부(232)와 기판에 연결되는 빔 리드들(234)을 포함하는 소정의 형태를 갖는 금속 박막(230)과 금속 박막의 상/하면에 접착되어 있는 탄성중합체(Elastomer) 필름과 같은 절연성 접착 필름(240)으로 구성되어 있다.
절연성 접착 필름(240)에는 접착되는 반도체 칩(210, 220)의 범프들(212)에 대응되는 개구부들(242)이 형성된 것을 특징으로 하며, 도 4에 도시된 바와 같이 반도체 칩들(210, 220)에서 돌출된 범프(212)가 대응되는 개구부(242)에 끼워져 범프 접속부(232)에 직접 접촉됨으로써 범프(212)와 범프에 대응되는 금속 박막(230)의 범프 접속부(232)가 전기적으로 연결될 수 있다.
이때, 반도체 칩의 범프가 솔더 재질로 형성된 솔더 범프(Solder bump)인 경우에는 반도체 칩이 절연성 접착 필름 위로 접착될 때 리플로우(Reflow) 되어 범프 접속부 위에 접착·고정될 수 있지만, 솔더가 아닌 금(Au) 또는 니켈(Ni) 등의 재질로 형성된 소위 스터드 범프(Stud bump)인 경우에는 용융점이 높기 때문에 리플로우 되지 않아 접착될 수 없기 때문에 신뢰성이 저하될 수 있다.
이에 도 5b에 도시된 바와 같은 캐리어 테이프(250')가 개시되어 있다. 도 5b에 도시된 캐리어 테이프(250')는 도 5a의 캐리어 테이프(250)와 동일한 구조에 더하여, 개구부들(242) 내에 전도성 접착제(290 ; Conductive adhesive)가 충진된 것을 특징으로 한다.
즉, 솔더(Solder)가 아닌 금(Au) 또는 니켈(Ni) 등의 재질로 제조된 스터드 범프(Stud bump)가 캐리어 테이프의 개구부 내에 끼워질 때 개구부 내에 충진되어 있는 전도성 접착제가 스터드 범프를 금속 박막의 범프 접속부에 접착·고정시킴으로서 신뢰성을 향상할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 적층형 플립 칩 패키지는 별도로 제작된 캐리어 테이프를 이용하여 반도체 칩들을 플립 칩 본딩하여 적층함으로서 제조공정을 단순화함으로써 제조비용을 절감하고 제조공정을 단축하는 등 제조공정의 효율을 향상할 수 있으며, 캐리어 테이프를 통하여 반도체 칩을 적층하기 때문에 신뢰성을 향상할 수 있는 이점이 있다.
즉, 종래와 같이 웨이퍼 레벨(Wafer level)에서 각 반도체 칩에 대하여 별도의 배선을 재배열하는 공정을 진행하거나 또는 패키지 조립 레벨(Package assembly level)에서 플립 칩 본딩한 다음 다시 와이어 본딩을 실시하는 등의 복잡한 공정을 본 발명에서는 미리 제조된 캐리어 테이프를 이용하여 플립 칩 본딩하여 적층함으로써 보다 단순한 공정으로 대신하여 적층형 플립 칩 패키지를 구현할 수 있다.
또한, 캐리어 테이프 내의 금속 박막을 소정의 패턴으로 형성함으로써 다양한 종류의 반도체 칩들을 적용할 수 있으며, 이에 따라 동종(同種)의 반도체 칩들은 물론 이종(異種)의 반도체 칩들을 적용하여 적층형 플립 칩 패키지를 제조할 수 있다.
본 발명에 따른 적층형 플립 칩 패키지는 금속 박막과 금속 박막의 상/하로 접착된 이방성 전도 필름 또는 개구부가 형성된 탄성중합체 필름 등과 같은 접착 필름으로 구성된 캐리어 테이프를 이용하여 반도체 칩들이 플립 칩 본딩되어 형성되는 구조를 특징으로 하며, 이러한 구조적 특징에 따라 적층형 플립 칩 패키지의 제조비용을 절감하고 제조공정을 단축하는 등 제조공정의 효율을 향상할 수 있으며, 나아가 적층형 플립 칩 패키지의 신뢰성을 향상할 수 있다.
도 1은 종래의 적층형 패키지를 도시한 단면도,
도 2는 본 발명의 일 실시예에 따른 적층형 플립 칩 패키지의 단면도,
도 3은 도 2의 캐리어 테이프를 분해하여 도시한 단면도,
도 4는 본 발명의 다른 실시예에 따른 적층형 플립 칩 패키지의 단면도,
도 5a는 도 4의 캐리어 테이프를 분해하여 도시한 단면도,
도 5b는 본 발명의 또 다른 실시예에 따른 캐리어 테이프를 도시한 단면도이다.
<도면의 주요 부분에 대한 설명>
10, 20, 110, 120, 210, 220 : 반도체 칩 12, 112, 212 : 범프
22 : 본딩패드 24 : 본딩 와이어
30, 160, 260 : 기판(Substrate) 40, 170, 270 : 성형수지
50, 180, 280 : 솔더 볼 100 : 적층 칩 패키지
130, 230 : 금속 박막 132, 232 : 범프 접속부
134, 234 : 빔 리드 140 : 이방성 전도 필름(ACF)
142 : 전도성 입자
150, 250, 250' : 캐리어 테이프(Carrier tape)
162, 262 : 기판의 상면 164, 264 : 기판의 하면
200, 300 : 적층형 플립 칩 패키지
240 : 탄성중합체(Elastomer) 필름
242 : 개구부 290 : 접착제

Claims (3)

  1. 범프 접속부들과 양단부의 빔 리드들을 포함하는 소정 패턴의 금속 박막과, 상기 빔 리드들을 제외한 금속 박막의 상하면에 접착되어 있는 이방성 전도 필름들로 구성된 캐리어 테이프;
    범프들이 형성되어 있으며, 각 범프가 범프 접속부에 대응되면서 상기 이방성 전도 필름 위로 접착되는 복수개의 반도체 칩들;
    상기 반도체 칩들이 접착된 캐리어 테이프가 실장되는 상면과 솔더 볼들이 형성되는 하면을 갖는 기판; 및
    상기 기판의 상면 위로 상기 캐리어 테이프를 포함하는 영역을 성형하는 몰딩수지;
    를 포함하며, 상기 범프들이 상기 이방성 전도 필름을 압축하여 상기 범프 접속부에 전기적으로 연결되고, 상기 빔 리드들이 절곡되어 상기 기판에 전기적으로 연결되는 것을 특징으로 하는 캐리어 테이프를 이용한 적층형 플립 칩 패키지.
  2. 범프 접속부들과 양단부의 빔 리드들을 포함하는 소정 패턴의 금속 박막과, 상기 빔 리드들을 제외한 금속 박막의 상하면에 접착되고 상기 범프 접속부들에 대응되는 개구부들이 형성된 절연성 접착 필름들로 구성된 캐리어 테이프;
    범프들이 형성되어 있으며, 각 범프가 범프 접속부에 대응되면서 상기 절연성 접착 필름 위로 접착되는 복수개의 반도체 칩들;
    상기 반도체 칩들이 접착된 캐리어 테이프가 실장되는 상면과 솔더 볼들이 형성되는 하면을 갖는 기판; 및
    상기 기판의 상면 위로 상기 캐리어 테이프를 포함하는 영역을 성형하는 몰딩수지;
    를 포함하며, 상기 범프들이 상기 개구부를 통하여 상기 범프 접속부에 직접 전기적으로 연결되고, 상기 빔 리드들이 절곡되어 기판에 전기적으로 연결되는 것을 특징으로 하는 캐리어 테이프를 이용한 적층형 플립 칩 패키지.
  3. 제 2 항에 있어서, 상기 범프는 스터드 범프이며, 상기 개구부에는 접착제가 충진되어 있는 것을 특징으로 하는 캐리어 테이프를 이용한 적층형 플립 칩 패키지.
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