KR101483274B1 - 반도체 패키징 장치 - Google Patents

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Abstract

반도체 패키징 장치(Semiconductor Packaging Device)를 제공할 수 있다. 이를 위해서, 기저 판(Base Plate) 상에 반도체 패키지 그룹(Semiconductor Package Group)들, 사이드 필러(Side Pillar) 및 충진막(Filling Layer)이 배치될 수 있다. 상기 사이드 필러는 반도체 패키지 그룹들 주변에 위치할 수 있다. 상기 충진막은 사이드 필러 및 반도체 패키지 그룹들 사이에 배치될 수 있다.
Figure R1020080104428
반도체, 패키지, 필러, 충진막

Description

반도체 패키징 장치{Semiconductor Packaging Device}
실시예들은 기저 판 상에서 반도체 패키지 그룹들 주변에 적어도 하나의 사이드 필러를 포함하는 반도체 패키징 장치에 관한 것이다.
최근에, 반도체 패키징 장치는 전자 제품(Electronic Goods)의 다 기능화(Multi-Function)에 대응되기 위해서 기저 판 상에 반도체 패키지 그룹들을 가지고 제조된다. 상기 기저 판은 전기 배선들을 가질 수 있다. 이때에, 상기 반도체 패키지 그룹들은 충진막을 사용해서 기저 판 상에 부착될 수 있다. 상기 충진막은 반도체 패키징 제조 라인 내 분사기 노즐(Dispenser Nozzle)을 통해서 기저 판 상에 분사될 수 있다. 그러나, 상기 반도체 패키지 그룹들의 상면들 만을 노출시키기 위해서, 상기 충진막은 많은 시간을 가지고 충분한 두께로 기저 판 상에 형성되어야 한다. 이를 통해서, 상기 충진막은 반도체 패키지 그룹들 사이로 흘러서 기저 판의 테두리를 통하여 외부에 부분적으로 누출될 수 있다.
실시예들이 해결하고자 하는 과제는 반도체 패키지 그룹들로부터 충진막의 흐름을 물리적으로 강제하는데 적합한 반도체 패키징 장치를 제공하는데 있다.
상기 기술적 과제를 구현하기 위해서, 실시예들은 기저 판 상에서 반도체 패키지 그룹들 주변에 적어도 하나의 사이드 필러를 포함하는 반도체 패키징 장치를 제공할 수 있다.
상기 실시예들의 제 1 양태에 따르는 반도체 패키징 장치는 기저 판을 포함할 수 있다. 상기 기저 판 상에 복수 개의 제 1 반도체 패키지 그룹들이 배치될 수 있다. 상기 제 1 반도체 패키지 그룹들을 둘러싸는 사이드 필러가 배치될 수 있다. 상기 사이드 필러는 기저 판의 주 표면으로부터 상부 측을 향하여 연장할 수 있다. 상기 사이드 필러와 접촉하면서 제 1 반도체 패키지 그룹들 사이에 충진막이 배치될 수 있다.
선택될 실시예에 따라서, 상기 제 1 반도체 패키지 그룹들의 각각은 차례로 적층되는 반도체 패키지들을 포함할 수 있다. 상기 사이드 필러는 상기 제 1 반도체 패키지 그룹들의 측면들과 접촉할 수 있다. 그리고, 상기 충진막은 상기 제 1 반도체 패키지 그룹들의 각각의 상기 반도체 패키지들 사이에 위치할 수 있다.
나머지 실시예에 따라서, 상기 반도체 패키징 장치는 기저판의 주 표면의 반대 편에 복수 개의 제 2 반도체 패키지 그룹들을 더 포함할 수 있다. 상기 제 2 반 도체 패키지 그룹들은 제 1 반도체 패키지 그룹들과 동일 구조물 및 다른 구조물 중 선택된 하나를 가질 수 있다.
상기 실시예들의 제 2 양태에 따르는 반도체 패키징 장치는 기저판 및 복수 개의 제 1 반도체 패키지 그룹들을 포함할 수 있다. 상기 복수 개의 제 1 반도체 패키지 그룹들은 기저 판 상에 배치될 수 있다. 상기 제 1 반도체 패키지 그룹들 주변에 사이드 필러들이 배치될 수 있다. 상기 사이드 필러들은 기저 판의 주 표면으로부터 상부 측을 향하여 연장할 수 있다. 상기 사이드 필러들과 접촉하면서 제 1 반도체 패키지 그룹들 사이에 충진막이 배치될 수 있다.
선택된 실시예에 따라서, 상기 제 1 반도체 패키지 그룹들의 각각은 차례로 적층되는 반도체 패키지들을 포함할 수 있다. 상기 사이드 필러들은 제 1 반도체 패키지 그룹들 사이 및 상기 제 1 반도체 패키지 그룹들 중 가장 바깥의 반도체 패키지 그룹들에 위치해서 제 1 반도체 패키지 그룹들의 측면들과 접촉할 수 있다. 그리고, 상기 충진막은 제 1 반도체 패키지 그룹들의 각각의 반도체 패키지들 사이에 위치할 수 있다.
나머지 실시예에 따라서, 상기 반도체 패키징 장치는 기저판의 주 표면의 반대 편에 복수 개의 제 2 반도체 패키지 그룹들을 더 포함할 수 있다. 상기 제 2 반도체 패키지 그룹들은 제 1 반도체 패키지 그룹들과 동일 구조물 및 다른 구조물 중 선택된 하나를 가질 수 있다.
상기 실시예들의 제 3 양태에 따르는 반도체 패키징 장치는 기저 판을 포함할 수 있다. 상기 기저 판 상에 복수 개의 제 1 반도체 패키지 그룹들이 배치될 수 있다. 상기 기저 판의 주 표면으로부터 상부 측을 향하여 연장하는 사이드 필러들이 배치될 수 있다. 상기 사이드 필러들은 제 1 반도체 패키지 그룹들을 따라서 배치될 수 있다. 상기 사이드 필러들과 접촉하면서 제 1 반도체 패키지 그룹들 사이에 충진막이 배치될 수 있다.
선택된 실시예에 따라서, 상기 제 1 반도체 패키지 그룹들의 각각은 차례로 적층되는 반도체 패키지들을 포함할 수 있다. 상기 사이드 필러들은 제 1 반도체 패키지 그룹들 사이에 위치해서 제 1 반도체 패키지 그룹들의 측면들과 접촉할 수 있다. 그리고, 상기 충진막은 제 1 반도체 패키지 그룹들의 각각의 반도체 패키지들 사이에 위치할 수 있다.
나머지 실시예에 따라서, 상기 반도체 패키징 장치는 기저판의 주 표면의 반대 편에 복수 개의 제 2 반도체 패키지 그룹들을 더 포함할 수 있다. 상기 제 2 반도체 패키지 그룹들은 제 1 반도체 패키지 그룹들과 동일 구조물 및 다른 구조물 중 선택된 하나를 가질 수 있다.
상술한 바와 같이, 실시예들은 기저 판 상에서 반도체 패키지 그룹들 주변에 적어도 하나의 사이드 필러를 포함하는 반도체 패키징 장치를 제공할 수 있다. 상기 적어도 하나의 사이드 필러는 충진막을 반도체 패키지 그룹들 내 한정시키고 그리고 충진막과 함께 반도체 패키지 그룹들의 상면들을 노출시킬 수 있다. 이를 통해서, 상기 적어도 하나의 사이드 필러는 기저 판, 충진막 및 반도체 패키지 그룹들과 함께 전자 제품 내 부품들의 장착 환경을 종래 기술 대비 더욱 양호하게 할 수 있다.
실시예들의 양태들은 이후로 첨부 도면들을 참조해서 설명하기로 한다. 그러나, 상기 실시예들은 여러 가지 다른 형태들로 구체화되어질 수 있고, 그리고 여기에서 설명되는 양태들로 한정되는 것으로 해석되지 않는다. 오히려, 상기 양태들은 실시예들을 더욱 철저하고 그리고 완전하게 되도록 해주며, 당업자에게 실시예들의 영역을 충분히 전달할 수 있도록 해준다. 비록 SPG1, SPG2 .. 등을 지칭하는 용어들이 여러 구성 요소들을 기술하기 위하여 여기에서 사용되어질 수 있다면, 상기 구성 요소들은 이러한 용어들로 한정되지 않는 것으로 이해되어질 것이다. 단지, 이러한 용어들은 어떤 구성 요소로부터 다른 구성 요소를 구별하기 위해서 사용되어질 뿐이다.
여기에서, 사용되어진 바와 같이, '충진막' 용어는 반도체 패키징 라인에서 언더 필(Unde-fill)을 설명하기 위해서 사용되어질 수 있다. "사이드 필러" 용어는 반도체 패키징 라인에서 충진막을 보조하는 사이드 필(Side-fill)을 설명하기 위해서 사용되어질 수 있다. 그리고, '상부, 하부, 선택적, 나머지, 반대 편, 상에" 등과 같이 특별히 상대적인 용어들은 선택된 구성 요소, 다른 구성 요소와 어떤 형상과의 상대적인 관계, 또는 도면들에 도시된 형상을 간단하게 설명하는데 설명의 간소화를 위해서 사용되어질 수 있다. 그리고, 여기에서 전문용어의 사용은 특별한 양태들을 단지 설명하기 위함이지 실시예들을 한정하려는 것은 아니다.
이제, 실시예들에 따르는 반도체 패키징 장치는 도 1 및 2 를 참조해서 설명 하기로 한다.
도 1 은 실시예들에 따르는 반도체 패키징 장치를 보여주는 평면도이고, 그리고 도 2 는 도 1 의 반도체 패키징 장치를 보여주는 개략도이다.
도 1 및 2 를 참조하면, 실시예들에 따르는 반도체 패키징 장치(80)는 기저 판(10)의 주 표면 상에 복수 개의 반도체 패키지 그룹들(SPG1, SPG2, ..., SPGn; Semiconductor Package Gruops)을 도 1 또는 2 와 같이 포함할 수 있다. 상기 반도체 패키징 장치(80)는 기저 판(10)의 주 표면의 반대 편에 복수 개의 반도체 패키지 그룹들(SPG1, SPG2, ..., SPGn)과 동일 개수의 다른 반도체 패키지 그룹들(도면에 미 도시)을 더 포함할 수 있다. 상기 기저 판(10)은 인쇄회로 기판(Printed Circuit Board)일 수 있다. 상기 복수 개의 반도체 패키지 그룹들(SPG1, SPG2, ..., SPGn)은 한 단위로 해서 기저 판(10) 상에 반복적으로 배치될 수도 있다. 상기 복수 개의 반도체 패키지 그룹들(SPG1, SPG2, ..., SPGn)의 각각은 차례로 적층되는 하부 및 상부 반도체 패키지들(30, 50)을 도 1 또는 2 와 같이 가질 수 있다.
상기 실시예들에 따라서, 상기 하부 및 상부 반도체 패키지들(30, 50)은 동일한 반도체 칩(Semiconductor Chip)을 가지거나 서로 다른 반도체 칩들을 각각 가질 수도 있다. 상기 복수 개의 반도체 패키지 그룹들(SPG1, SPG2, ..., SPGn)의 각각은 세 개 이상의 반도체 패키지들을 가질 수도 있다. 상기 복수 개의 반도체 패키지 그룹들(SPG1, SPG2, ..., SPGn)의 각각의 반도체 패키지(30 또는 50)는 도 2 의 흐름선(F1 또는 F2)을 따라서 범프(Bump; 24 또는 48)를 가질 수 있다. 상기 하부 및 상부 반도체 패키지들(30, 50)은 범프들(24, 48)을 통해서 기저 판(10)과 전 기적으로 접속할 수 있다. 상기 기저 판(10)의 주 표면의 반대 편에 다른 반도체 패키지 그룹들은 복수 개의 반도체 패키지 그룹들(SPG1, SPG2, ..., SPGn)과 동일한 구성 요소들을 가질 수 있다.
상기 실시예들에 따라서, 상기 기저 판(10) 상에 사이드 필러(66)가 도 1 또는 2 와 같이 배치될 수 있다. 상기 사이드 필러(66)는 도 1 의 유도선들(P1, P2)을 따라서 복수 개의 반도체 패키지 그룹들(SPG1, SPG2, ..., SPGn)을 둘러쌀 수 있다. 상기 사이드 필러(66)는 기저 판(10)의 주 표면으로부터 상부 측을 향하여 도 2 와 같이 연장할 수 있다. 상기 사이드 필러(66)는 복수 개의 반도체 패키지 그룹들(SPG1, SPG2, ..., SPGn)의 측면들과 접촉할 수 있다. 상기 사이드 필러(66)는 복수 개의 반도체 패키지 그룹들(SPG1, SPG2, ..., SPGn)의 각각 내 하부 및 상부 반도체 패키지들(30, 50)의 측면들과 접촉할 수 있다. 상기 사이드 필러(66)는 복수 개의 반도체 패키지 그룹들(SPG1, SPG2, ..., SPGn)의 측면들과 접촉하지 않을 수도 있다.
상기 실시예들에 따라서, 상기 사이드 필러(66)와 접촉하는 도 8a 내지 8f 의 충진막(70)이 기저 판(10) 상에 배치될 수 있다. 상기 충진막(70)은 복수 개의 반도체 패키지 그룹들(SPG1, SPG2, ..., SPGn) 사이의 'A' 영역을 통해서 배치될 수 있다. 이를 통해서, 상기 충진막(70)은 복수 개의 반도체 패키지 그룹들(SPG1, SPG2, ..., SPGn)의 각각의 하부 및 상부 반도체 패키지들(30, 50) 사이에 위치할 수 있다. 상기 충진막(70)은 사이드 필러(66)를 통해서 복수 개의 반도체 패키지 그룹들(SPG1, SPG2, ..., SPGn) 내 한정될 수 있다. 상기 충진막(70)은 사이드 필 러(66)를 통해서 복수 개의 반도체 패키지 그룹들(SPG1, SPG2, ..., SPGn)의 상면들을 안정적으로 노출시킬 수 있다. 상기 기저 판(10)은 그 판(10)의 주 표면의 반대 편에 사이드 필러(66), 충진막(70) 및 복수 개의 반도체 패키지 그룹들(SPG1, SPG2, ..., SPGn) 와 동일 형태를 가지는 구조물을 가질 수 있다.
다음으로, 실시예들에 따르는 반도체 패키징 장치의 형성방법은 나머지 도면들을 참조해서 설명하기로 한다.
도 3 은 도 1 의 반도체 패키징 장치 내 반도체 패키지 그룹들을 보여주는 개략도이다. 그리고, 도 6a 내지 6d 는 도 1 의 절단선들 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ' 에 따라 취해서 실시예들에 따르는 반도체 패키징 장치의 형성방법의 초기 단계를 보여주는 단면도들이다.
도 3, 및 6a 내지 6d 를 참조하면, 실시예들에 따라서 기저 판(10)을 도 3, 및 6a 내지 6d 와 같이 준비할 수 있다. 상기 기저 판(10)은 인쇄회로기판을 포함할 수 있다. 상기 기저 판(10)은 랜딩 패드(Landing Pad; 15)들을 포함하는 전기 배선들을 도 6a 내지 6d 와 같이 가질 수 있다. 상기 기저 판(10)은 유연성이 있는 물질로 이루어지거나 유연성이 없는 물질로 이루어질 수도 있다. 상기 랜딩 패드(15)들은 세 개 이상일 수 있다. 상기 기저 판(10) 상에 하부 반도체 패키지(30)들을 도 3, 및 6a 내지 6d 와 같이 형성할 수 있다. 상기 하부 반도체 패키지(30)들은 그 패키지(30)들로부터 돌출하면서 차례로 적층되는 하부 범프(24)들 및 하부 패드(28)들을 도 6a 내지 6d 와 같이 포함할 수 있다.
상기 실시예들에 따라서, 상기 하부 범프(24)들은 도 3 의 흐름선(F1)을 따 라서 랜딩 패드(15)들과 동일 개수로 형성될 수 있다. 그리고, 상기 하부 패드(28)들은 하부 범프(24)들과 동일 개수로 형성될 수 있다. 이때에, 상기 하부 범프(24)들은 기저 판(10)의 랜딩 패드(15)들과 도 6a 내지 6d 와 같이 접촉할 수 있다. 이를 통해서, 상기 랜딩 패드(15)들, 하부 범프(24)들 및 하부 패드(28)들은 기저 판(10) 및 하부 반도체 패키지(30)들을 전기적으로 접속시킬 수 있다. 상기 랜딩 패드(15)들, 하부 범프(24)들 및 하부 패드(28)들은 도전성을 가질 수 있다. 상기 하부 반도체 패키지(30)들 상에 상부 반도체 패키지(50)들을 도 3, 및 6a 내지 6d 와 같이 각각 형성할 수 있다.
상기 실시예들에 따라서, 상기 상부 반도체 패키지(50)들은 그 패키지(50)들로부터 돌출하면서 차례로 적층되는 상부 범프(44)들 및 상부 패드(48)들을 도 6a 내지 6d 와 같이 포함할 수 있다. 상기 상부 범프(44)들은 하부 반도체 패키지(30)들의 목적하는 회로 선들(도면에 미 도시)과 도 6a 내지 6d 와 같이 접촉할 수 있다. 상기 상부 범프(44)들 및 상부 패드(48)들은 도전성을 가질 수 있다. 이를 통해서, 상기 상부 반도체 패키지(50)들은 하부 반도체 패키지(30)들을 통해서 기저 판(10)과 전기적으로 접속할 수 있다.
상기 실시예들에 따라서, 상기 하부 및 상부 반도체 패키지들(30, 50)은 기저 판(10) 상에 도 3, 및 6a 내지 6d 와 같이 위치하는 반도체 패키지 그룹들(SPG1, SPG2, ..., SPGn)에 포함될 수 있다.
계속해서, 상기 실시예들에 따르는 반도체 패키징 장치의 형성방법은 실시예들 별로 상세하게 설명한다.
(제 1 실시예)
도 4 는 제 1 실시예에 따라서 도 1 의 반도체 패키징 장치를 보여주는 개략도이다. 도 7a 내지 7d 는 도 1 의 절단선들 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ' 에 따라 취해서 제 1 실시예에 따르는 반도체 패키징 장치의 형성방법의 중간 단계를 보여주는 단면도들이다.
그리고, 도 7e 및 7f 는 도 1 의 절단선들 Ⅰ-Ⅰ' 및 Ⅳ-Ⅳ' 에 따라 취해서 제 1 실시예에 따르는 반도체 패키징 장치의 형성방법의 마지막 단계를 보여주는 단면도들이다.
도 4, 및 7a 내지 7d 를 참조하면, 제 1 실시예는 도 6a 내지 6d 에서 기저 판(10) 상에 반도체 패키지 그룹들(SPG1, SPG2, ..., SPGn)을 가지는 결과물에 수행될 수 있다. 상기 제 1 실시예에 따라서 기저 판(10) 상에 사이드 필러들(62, 64)을 도 4, 및 7b 내지 7d 와 같이 형성할 수 있다. 상기 사이드 필러들(62, 64)은 복수 개의 반도체 패키지 그룹들(SPG1, SPG2, ..., SPGn) 주변에 위치하도록 유도선들(P1, P2)을 따라서 도 1 과 같이 형성될 수 있다. 상기 사이드 필러들(62, 64)은 기저 판(10)의 주 표면으로부터 상부 측을 향하여 도 4, 및 7b 내지 7d 와 같이 연장할 수 있다.
상기 제 1 실시예에 따라서, 좀 더 상세하게 설명하면, 상기 사이드 필러들(62, 64) 중 선택된 사이드 필러(62)들은 복수 개의 반도체 패키지 그룹들(SPG1, SPG2, ..., SPGn) 사이에 도 1, 4 및 7b 와 같이 위치할 수 있다. 그리고, 상기 사 이드 필러들(62, 64) 중 나머지 사이드 필러(64)들은 복수 개의 반도체 패키지 그룹들(SPG1, SPG2, ..., SPGn) 중 가장 바깥의 반도체 패키지 그룹들(SPG1, SPGn)에 도 1, 4, 7c 및 7d 와 같이 위치할 수 있다. 이를 통해서, 상기 사이드 필러들(62, 64)은 복수 개의 반도체 패키지 그룹들(SPG1, SPG2, ..., SPGn)의 측면들과 도 4, 7c 및 7d 와 같이 접촉할 수 있다. 상기 사이드 필러들(62, 64)은 절연성을 가지는 점성 물질을 포함할 수 있다.
상기 제 1 실시예에 따라서, 상기 복수 개의 반도체 패키지 그룹들(SPG1, SPG2, ..., SPGn)은 선택된 사이드 필러(62)들과 함께 기저 판(10) 상에 그루브(A)들을 도 1 및 4 와 같이 한정할 수 있다. 상기 기저 판(10) 상에 충진막(70)을 도 7a 내지 7d 와 같이 형성할 수 있다. 상기 충진막(70)은 반도체 패키징 라인(Semiconductor Packaging Line) 내 분사기 노즐을 통해서 기저 판(10) 상에 분사될 수 있다. 이때에, 상기 충진막(70)은 사이드 필러들(62, 64)의 측벽들과 접촉하면서 그루브(A)들을 채울 수 있다. 이를 통해서, 상기 충진막(70)은 복수 개의 반도체 패키지 그룹들(SPG1, SPG2, ..., SPGn)의 각각의 하부 및 상부 반도체 패키지들(30, 50) 사이에 형성될 수 있다.
상기 제 1 실시예에 따라서, 상기 충진막(70)은 절연성을 가지는 점성 물질을 포함할 수 있다. 상기 충진막(70)의 점성 크기는 사이드 필러들(62, 64)의 점성의 크기 대비 클 수 있다. 상기 사이드 필러들(62, 64)은 충진막(70)의 흐름을 제어시켜서 충진막(70)을 복수 개의 반도체 패키지 그룹들(SPG1, SPG2, ..., SPGn) 내 한정시킬 수 있다. 상기 사이드 필러들(62, 64)은 복수 개의 반도체 패키지 그 룹들(SPG1, SPG2, ..., SPGn)을 기저 판(10) 상에 부분적으로 부착시킬 수 있다. 그리고, 상기 충진막(70)은 복수 개의 반도체 패키지 그룹들(SPG1, SPG2, ..., SPGn)을 기저 판(10) 상에 부착시켜줄 수 있다. 상기 충진막(70)은 사이드 필러들(62, 64)을 통해서 복수 개의 반도체 패키지 그룹들(SPG1, SPG2, ..., SPGn)의 상면들을 적절히 노출시킬 수도 있다.
도 7e 및 7f 를 참조하면, 상기 제 1 실시예에 따라서, 도 7a 내지 7d 의 복수 개의 반도체 패키지 그룹들(SPG1, SPG2, ..., SPGn)은 기저 판(10) 상에 형성될 수 있다. 상기 복수 개의 반도체 패키지 그룹들(SPG1, SPG2, ..., SPGn)은 사이드 필러들(62, 64) 및 충진막(70)과 함께 기저 판(10)의 주 표면 상에 위치하는 상부 패키지 그룹(UPG)에 도 7e 및 7f 와 같이 포함될 수 있다. 상기 제 1 실시예의 변형들에 따라서, 상기 상부 패키지 그룹(UPG)은 기저 판(10) 상에 반복적으로 복수 개 형성될 수 있다. 상기 상부 패키지 그룹(UPG)은 하부 및 상부 반도체 패키지들(30, 50), 그리고 상기 상부 반도체 패키지(50)들 상에 각각 위치하는 다른 반도체 패키지들을 흐름선(F5)을 따라서 도 7e 및 7f 와 같이 가질 수도 있다.
상기 제 1 실시예에 따라서, 상기 기저 판(10)은 그 판(10)의 주 표면의 반대 편에 하부 패키지 그룹(LPG)을 도 7e 및 7f 와 같이 가질 수 있다. 상기 하부 패키지 그룹(LPG)은 복수 개의 반도체 패키지 그룹들(SPG11, SPG21, ..., SPGn)을 가질 수 있다. 상기 하부 패키지 그룹(LPG)의 복수 개의 반도체 패키지 그룹들(SPG11, SPG21, ..., SPGn1)은 상부 패키지 그룹(UPG)의 복수 개의 반도체 패키지 그룹들(SPG1, SPG2, ..., SPGn)과 동일한 구성 요소들을 가질 수 있다. 상기 제 1 실시예의 변형들에 따라서, 상기 하부 패키지 그룹(LPG)은 기저 판(10) 상에 반복적으로 복수 개 형성될 수 있다. 상기 하부 패키지 그룹(LPG)은 하부 및 상부 반도체 패키지들(30, 50), 그리고 상기 상부 반도체 패키지(50)들 상에 각각 위치하는 다른 반도체 패키지들을 흐름선(F5)을 따라서 도 7e 및 7f 와 같이 가질 수도 있다.
상기 제 1 실시예에 따라서, 상기 하부 패키지 그룹(LPG)의 복수 개의 반도체 패키지 그룹들(SPG11, SPG21, ..., SPGn1)은 상부 패키지 그룹(UPG)의 복수 개의 반도체 패키지 그룹들(SPG1, SPG2, ..., SPGn)과 동일 개수이거나 다른 개수일 수 있다. 이를 통해서, 상기 하부 패키지 그룹(LPG) 및 상부 패키지 그룹(UPG)은 기저 판(10)과 함께 반도체 패키징 장치(80)를 도 7e 및 7f 와 같이 구성할 수 있다.
(제2 실시예)
도 5 는 제 2 실시예에 따라서 도 1 의 반도체 패키징 장치를 보여주는 개략도이다. 도 8a 내지 8d 는 도 1 의 절단선들 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ' 에 따라 취해서 제 2 실시예에 따르는 반도체 패키징 장치의 형성방법의 중간 단계를 보여주는 단면도들이다.
그리고, 도 8e 및 8f 는 도 1 의 절단선들 Ⅰ-Ⅰ' 및 Ⅳ-Ⅳ' 에 따라 취해서 제 2 실시예에 따르는 반도체 패키징 장치의 형성방법의 마지막 단계를 보여주는 단면도들이다. 이때에, 상기 제 2 실시예는 제 1 실시예와 동일한 부재에 대해서 동일한 참조 번호를 사용할 수 있다.
도 5, 및 8a 내지 8d 를 참조하면, 상기 제 2 실시예는 도 6a 내지 6d 에서 기저 판(10) 상에 반도체 패키지 그룹들(SPG1, SPG2, ..., SPGn)을 가지는 결과물에 수행될 수 있다. 상기 제 2 실시예에 따라서 기저 판(10) 상에 사이드 필러(66)를 도 5, 및 8a 내지 8d 와 같이 형성할 수 있다. 상기 사이드 필러(66)는 복수 개의 반도체 패키지 그룹들(SPG1, SPG2, ..., SPGn)을 둘러싸도록 유도선들(P1, P2)을 따라서 도 1 과 같이 형성될 수 있다. 상기 사이드 필러(66)는 기저 판(10)의 주 표면으로부터 상부 측을 향하여 도 5, 8a 내지 8d 와 같이 연장할 수 있다. 이를 통해서, 상기 사이드 필러(66)는 복수 개의 반도체 패키지 그룹들(SPG1, SPG2, ..., SPGn)의 측면들과 도 5, 8a, 8c 및 8d 와 같이 접촉할 수 있다. 상기 사이드 필러(66)는 절연성을 가지는 점성 물질을 포함할 수 있다.
상기 제 2 실시예에 따라서, 상기 복수 개의 반도체 패키지 그룹들(SPG1, SPG2, ..., SPGn)은 사이드 필러(66)와 함께 기저 판(10) 상에 그루브(A)들을 도 1 및 5 와 같이 한정할 수 있다. 상기 기저 판(10) 상에 충진막(70)을 도 8a 내지 8d 와 같이 형성할 수 있다. 상기 충진막(70)은 사이드 필러(66)의 측벽과 접촉하면서 그루브(A)들을 채울 수 있다. 이를 통해서, 상기 충진막(70)은 복수 개의 반도체 패키지 그룹들(SPG1, SPG2, ..., SPGn)의 각각의 하부 및 상부 반도체 패키지들(30, 50) 사이에 형성될 수 있다. 상기 충진막(70)의 점성 크기는 사이드 필러(66)의 점성의 크기 대비 클 수 있다. 상기 사이드 필러(66)는 충진막(70)의 흐름을 제어시켜서 충진막(70)을 복수 개의 반도체 패키지 그룹들(SPG1, SPG2, ..., SPGn) 내 한정시킬 수 있다. 그리고, 상기 사이드 필러(66)는 복수 개의 반도체 패키지 그룹들(SPG1, SPG2, ..., SPGn)을 기저 판(10) 상에 부분적으로 부착시킬 수 있다.
도 8e 및 8f 를 참조하면, 상기 제 2 실시예에 따라서, 도 8a 내지 8d 의 복수 개의 반도체 패키지 그룹들(SPG1, SPG2, ..., SPGn)은 기저 판(10) 상에 형성될 수 있다. 상기 복수 개의 반도체 패키지 그룹들(SPG1, SPG2, ..., SPGn)은 사이드 필러(66) 및 충진막(70)과 함께 기저 판(10)의 주 표면 상에 위치하는 상부 패키지 그룹(UPG)에 도 8e 및 8f 와 같이 포함될 수 있다. 상기 제 2 실시예의 변형들에 따라서, 상기 상부 패키지 그룹(UPG)은 기저 판(10) 상에 반복적으로 복수 개 형성될 수 있다. 상기 상부 패키지 그룹(UPG)은 하부 및 상부 반도체 패키지들(30, 50), 그리고 상기 상부 반도체 패키지(50)들 상에 각각 위치하는 다른 반도체 패키지들을 흐름선(F5)을 따라서 도 8e 및 8f 와 같이 가질 수도 있다.
상기 제 2 실시예에 따라서, 상기 기저 판(10)은 그 판(10)의 주 표면의 반대 편에 하부 패키지 그룹(LPG)을 도 8e 및 8f 와 같이 가질 수 있다. 상기 하부 패키지 그룹(LPG)은 복수 개의 반도체 패키지 그룹들(SPG11, SPG21, ..., SPGn)을 가질 수 있다. 상기 하부 패키지 그룹(LPG)의 복수 개의 반도체 패키지 그룹들(SPG11, SPG21, ..., SPGn1)은 상부 패키지 그룹(UPG)의 복수 개의 반도체 패키지 그룹들(SPG1, SPG2, ..., SPGn)과 동일한 구성 요소들을 가질 수 있다. 상기 제 2 실시예의 변형들에 따라서, 상기 하부 패키지 그룹(LPG)은 기저 판(10) 상에 반복적으로 복수 개 형성될 수 있다. 상기 하부 패키지 그룹(LPG)은 하부 및 상부 반 도체 패키지들(30, 50), 그리고 상기 상부 반도체 패키지(50)들 상에 각각 위치하는 다른 반도체 패키지들을 흐름선(F5)을 따라서 도 8e 및 8f 와 같이 가질 수도 있다.
상기 제 2 실시예에 따라서, 상기 하부 패키지 그룹(LPG) 및 상부 패키지 그룹(UPG)은 기저 판(10)과 함께 반도체 패키징 장치(80)를 도 8e 및 8f 와 같이 구성할 수 있다.
(제 3 실시예)
도 9a 내지 9d 는 도 1 의 절단선들 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ' 에 따라 취해서 제 3 실시예에 따르는 반도체 패키징 장치의 형성방법의 중간 단계를 보여주는 단면도들이다.
그리고, 도 9e 및 9f 는 도 1 의 절단선들 Ⅰ-Ⅰ' 및 Ⅳ-Ⅳ' 에 따라 취해서 제 3 실시예에 따르는 반도체 패키징 장치의 형성방법의 마지막 단계를 보여주는 단면도들이다. 이때에, 상기 제 3 실시예는 제 1 실시예와 동일한 부재에 대해서 동일한 참조 번호를 사용할 수 있다.
도 9a 내지 9d 를 참조하면, 상기 제 3 실시예는 도 6a 내지 6d 에서 기저 판(10) 상에 반도체 패키지 그룹들(SPG1, SPG2, ..., SPGn)을 가지는 결과물에 수행될 수 있다. 상기 제 3 실시예에 따라서 기저 판(10) 상에 사이드 필러(62)들을 도 1 및 9b 와 같이 형성할 수 있다. 상기 제 3 실시예는 제 1 실시예의 사이드 필러(64)들을 형성하지 않는다. 상기 사이드 필러(62)들은 복수 개의 반도체 패키지 그룹들(SPG1, SPG2, ..., SPGn) 주변에 위치하도록 유도선들(P1, P2)을 따라서 도 1 과 같이 형성될 수 있다. 상기 사이드 필러(62)들은 기저 판(10)의 주 표면으로부터 상부 측을 향하여 도 9b 와 같이 연장할 수 있다. 이를 통해서, 상기 사이드 필러(62)들은 복수 개의 반도체 패키지 그룹들(SPG1, SPG2, ..., SPGn)의 측면들과 도 4 와 같이 접촉할 수 있다.
상기 제 3 실시예의 변형들에 따라서, 상기 사이드 필러(62)들은 복수 개의 반도체 패키지 그룹들(SPG1, SPG2, ..., SPGn)의 측면들 상에서 서로 이어지도록 도 1 의 유도선들(P1, P2)을 따라서 도 9a 및 9b 와 같이 형성될 수도 있다. 상기 제 3 실시예에 따라서, 상기 복수 개의 반도체 패키지 그룹들(SPG1, SPG2, ..., SPGn)은 사이드 필러(62)들과 함께 기저 판(10) 상에 그루브(A)들을 도 1 및 4 와 같이 한정할 수 있다. 계속해서, 상기 기저 판(10) 상에 충진막(70)을 도 9a 내지 9d 와 같이 형성할 수 있다. 상기 충진막(70)은 사이드 필러(62)들의 측벽들과 접촉하면서 그루브(A)들을 채울 수 있다. 이를 통해서, 상기 충진막(70)은 복수 개의 반도체 패키지 그룹들(SPG1, SPG2, ..., SPGn)의 각각의 하부 및 상부 반도체 패키지들(30, 50) 사이에 형성될 수 있다. 상기 사이드 필러(62)들은 충진막(70)의 흐름을 제어시켜서 충진막(70)을 복수 개의 반도체 패키지 그룹들(SPG1, SPG2, ..., SPGn) 내 한정시킬 수 있다.
도 9e 및 9f 를 참조하면, 상기 제 3 실시예에 따라서, 도 9a 내지 9d 의 복수 개의 반도체 패키지 그룹들(SPG1, SPG2, ..., SPGn)은 기저 판(10) 상에 형성될 수 있다. 상기 복수 개의 반도체 패키지 그룹들(SPG1, SPG2, ..., SPGn)은 사이드 필러(62)들 및 충진막(70)과 함께 기저 판(10)의 주 표면 상에 위치하는 상부 패키지 그룹(UPG)에 도 9e 및 9f 와 같이 포함될 수 있다. 상기 제 3 실시예의 변형들에 따라서, 상기 상부 패키지 그룹(UPG)은 기저 판(10) 상에 반복적으로 복수 개 형성될 수 있다. 상기 상부 패키지 그룹(UPG)은 하부 및 상부 반도체 패키지들(30, 50), 그리고 상기 상부 반도체 패키지(50)들 상에 각각 위치하는 다른 반도체 패키지들을 흐름선(F5)을 따라서 도 9e 및 9f 와 같이 가질 수도 있다.
상기 제 3 실시예에 따라서, 상기 기저 판(10)은 그 판(10)의 주 표면의 반대 편에 하부 패키지 그룹(LPG)을 도 9e 및 9f 와 같이 가질 수 있다. 상기 하부 패키지 그룹(LPG)은 복수 개의 반도체 패키지 그룹들(SPG11, SPG21, ..., SPGn)을 가질 수 있다. 상기 하부 패키지 그룹(LPG)의 복수 개의 반도체 패키지 그룹들(SPG11, SPG21, ..., SPGn1)은 상부 패키지 그룹(UPG)의 복수 개의 반도체 패키지 그룹들(SPG1, SPG2, ..., SPGn)과 동일한 구성 요소들을 가질 수 있다. 상기 제 3 실시예의 변형들에 따라서, 상기 하부 패키지 그룹(LPG)은 기저 판(10) 상에 반복적으로 복수 개 형성될 수 있다. 상기 하부 패키지 그룹(LPG)은 하부 및 상부 반도체 패키지들(30, 50), 그리고 상기 상부 반도체 패키지(50)들 상에 각각 위치하는 다른 반도체 패키지들을 흐름선(F5)을 따라서 도 9e 및 9f 와 같이 가질 수도 있다.
상기 제 3 실시예에 따라서, 상기 하부 패키지 그룹(LPG) 및 상부 패키지 그룹(UPG)은 기저 판(10)과 함께 반도체 패키징 장치(80)를 도 9e 및 9f 와 같이 구성할 수 있다.
도 1 은 실시예들에 따르는 반도체 패키징 장치를 보여주는 평면도이다.
도 2 는 도 1 의 반도체 패키징 장치를 보여주는 개략도이다.
도 3 은 도 1 의 반도체 패키징 장치 내 반도체 패키지 그룹들을 보여주는 개략도이다.
도 4 는 제 1 실시예에 따라서 도 1 의 반도체 패키징 장치를 보여주는 개략도이다.
도 5 는 제 2 실시예에 따라서 도 1 의 반도체 패키징 장치를 보여주는 개략도이다.
도 6a 내지 6d 는 도 1 의 절단선들 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ' 에 따라 취해서 실시예들에 따르는 반도체 패키징 장치의 형성방법의 초기 단계를 보여주는 단면도들이다.
도 7a 내지 7d 는 도 1 의 절단선들 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ' 에 따라 취해서 제 1 실시예에 따르는 반도체 패키징 장치의 형성방법의 중간 단계를 보여주는 단면도들이다.
도 7e 및 7f 는 도 1 의 절단선들 Ⅰ-Ⅰ' 및 Ⅳ-Ⅳ' 에 따라 취해서 제 1 실시예에 따르는 반도체 패키징 장치의 형성방법의 마지막 단계를 보여주는 단면도들이다.
도 8a 내지 8d 는 도 1 의 절단선들 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ' 에 따라 취해서 제 2 실시예에 따르는 반도체 패키징 장치의 형성방법의 중간 단계를 보여주는 단면도들이다.
도 8e 및 8f 는 도 1 의 절단선들 Ⅰ-Ⅰ' 및 Ⅳ-Ⅳ' 에 따라 취해서 제 2 실시예에 따르는 반도체 패키징 장치의 형성방법의 마지막 단계를 보여주는 단면도들이다.
도 9a 내지 9d 는 도 1 의 절단선들 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ' 에 따라 취해서 제 3 실시예에 따르는 반도체 패키징 장치의 형성방법의 중간 단계를 보여주는 단면도들이다.
도 9e 및 9f 는 도 1 의 절단선들 Ⅰ-Ⅰ' 및 Ⅳ-Ⅳ' 에 따라 취해서 제 3 실시예에 따르는 반도체 패키징 장치의 형성방법의 마지막 단계를 보여주는 단면도들이다.

Claims (9)

  1. 기저 판;
    상기 기저 판 상에 배치되는 복수 개의 반도체 패키지 그룹들;
    상기 기저 판의 주 표면으로부터 상부 측을 향하여 연장해서 상기 반도체 패키지 그룹들 및 상기 반도체 패키지 그룹들 사이의 공간들을 둘러싸는 사이드 필러; 및
    상기 사이드 필러와 접촉하면서 상기 반도체 패키지 그룹들 사이의 공간들을 채우는 충진막을 포함하는 반도체 패키징 장치.
  2. 제 1 항에 있어서,
    상기 반도체 패키지 그룹들의 각각은 차례로 적층되는 반도체 패키지들을 포함하되,
    상기 사이드 필러는 상기 반도체 패키지 그룹들의 각각의 상기 반도체 패키지들의 측면들과 접촉하고,
    상기 충진막은 상기 반도체 패키지 그룹들의 각각의 상기 반도체 패키지들 사이의 공간을 채우는 반도체 패키징 장치.
  3. 제 1 항에 있어서,
    상기 사이드 필러는 서로 이격되는 사이드 필러들을 포함하되,
    상기 사이드 필러들 사이의 공간들은 상기 반도체 패키지 그룹들 사이의 공간들과 어긋나게 배치되는 반도체 패키지 장치.
  4. 기저 판;
    상기 기저 판 상에 배치되는 복수 개의 제 1 반도체 패키지 그룹들;
    상기 기저 판의 주 표면으로부터 상부 측을 향하여 연장해서 상기 제 1 반도체 패키지 그룹들 및 상기 제 1 반도체 패키지 그룹들 사이의 공간들 주변에 배치되는 사이드 필러; 및
    상기 사이드 필러와 접촉하면서 상기 제 1 반도체 패키지 그룹들과 상기 사이드 필러에 의해 한정된 그루브 내에 배치되는 충진막을 포함하는 반도체 패키징 장치.
  5. 제 4 항에 있어서,
    상기 제 1 반도체 패키지 그룹들의 각각은 수직으로 적층되는 하부 반도체 패키지 및 상부 반도체 패키지를 포함하되,
    상기 사이드 필러는 상기 제 1 반도체 패키지 그룹들의 각각의 상기 하부 반도체 패키지의 측면 및 상기 상부 반도체 패키지의 측면과 접촉하고,
    상기 충진막은 상기 제 1 반도체 패키지 그룹들의 각각의 상기 하부 반도체 패키지와 상기 상부 반도체 패키지 사이에 위치하는 반도체 패키징 장치.
  6. 제 4 항에 있어서,
    상기 기저판의 상기 주 표면의 반대 편에 복수 개의 제 2 반도체 패키지 그 룹들을 더 포함하되,
    상기 제 2 반도체 패키지 그룹들은 상기 제 1 반도체 패키지 그룹들과 동일 구조물 및 다른 구조물 중 선택된 하나를 가지는 반도체 패키징 장치.
  7. 기저 판;
    상기 기저 판의 주 표면 상에 배치되는 복수 개의 제 1 반도체 패키지 그룹들;
    상기 제 1 반도체 패키지 그룹들 사이에 위치하는 충진막; 및
    상기 제 1 반도체 패키지 그룹들 및 상기 충진막을 둘러싸는 사이드 필러를 포함하되,
    상기 사이드 필러는 상기 충진막의 측면과 접촉하는 반도체 패키징 장치.
  8. 제 7 항에 있어서,
    상기 충진막의 점성은 상기 사이드 필러의 점성보다 큰 반도체 패키징 장치.
  9. 제 7 항에 있어서,
    상기 기저판의 상기 주 표면의 반대 편에 복수 개의 제 2 반도체 패키지 그룹들을 더 포함하되,
    상기 제 2 반도체 패키지 그룹들은 상기 제 1 반도체 패키지 그룹들과 동일 구조물 및 다른 구조물 중 선택된 하나를 가지는 반도체 패키징 장치.
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