KR20130091521A - 이방성 도전층을 포함하는 미세 전자 소자 및 미세 전자 소자 형성 방법 - Google Patents

이방성 도전층을 포함하는 미세 전자 소자 및 미세 전자 소자 형성 방법 Download PDF

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Abstract

전극 간의 쇼트를 방지할 수 있는 미세 전자 소자가 제공된다. 미세 전자 소자는 제1 기판, 상기 제1 기판 상에 배치된 제1 전극, 상기 제1 전극을 커버하는 절연막 및 상기 절연막 상에 배치된 도전 입자를 포함하는 이방성 도전층을 포함하되, 상기 절연막은 상기 제1 전극 상에 개방부를 포함하고, 상기 제1 전극과 상기 도전 입자는 상기 개방부를 통하여 전기적으로 연결된다.

Description

이방성 도전층을 포함하는 미세 전자 소자 및 미세 전자 소자 형성 방법 {MICROELECTRONICS DEVICE INCLUDING ANISOTROPIC CONDUCTIVE LAYER AND METHOD OF FORMING THEREOF}
본 발명은 미세 전자 소자 및 미세 전자 소자 형성 방법에 관한 것으로서 보다 상세하게는 이방성 도전층(Anisotropic Conductive Layer)을 포함하는 미세 전자 소자 및 미세 전자 소자 형성 방법에 관한 것이다.
복수의 전극을 갖는 두 기판을 서로 전기적으로 연결하는 데에 이방성 도전막(ACF: Anisotropic Conductive Film)을 이용한 배선 방법이 널리 활용된다. 이방성 도전막은 매트릭스 내에 산재한 복수의 도전 입자를 포함한다. 상기 복수의 도전 입자가 두 기판의 상호 연결을 원하는 전극들 사이에 개재되어 상기 두 기판을 전기적으로 연결한다. 상기 이방성 도전막에 의하여 연결될 수 있는 기판들은 일반적인 인쇄회로기판(PCB: Printed Circuit Board), 연성회로기판(FPC: Flexible Printed Circcuit) 또는 직접 회로 칩(Integrated Circuit Chip) 등의 다양한 유형의 기판 중에서 선택된 두 기판일 수 있다.
보다 많은 양의 데이터를 송수신하는 몇몇 어플리케이션은 많은 수의 전극을 포함한다. 상기 소형 어플리케이션의 경우 단위면적당 전극의 개수가 증가하므로 상기 전극간의 간격이 감소한다. 전극간의 간격이 감소하면 이방성 도전막의 도전 입자가 접촉을 원치 않는 전극에 접촉되어 전극간에 쇼트(short)를 일으키는 등 배선 불량을 발생시킬 가능성이 있다.
이에 본 발명이 해결하고자 하는 과제는 전극간에 쇼트를 방지하여 전극의 밀도를 증가시킬 수 있는 이방성 도전층을 포함하는 미세 전자 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 전극간에 쇼트를 방지하여 전극의 밀도를 증가시킬 수 있는 이방성 도전막을 포함하는 미세 전자 소자 형성 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 미세 전자 소자는 제1 기판, 상기 제1 기판 상에 배치된 제1 전극, 상기 제1 전극을 커버하는 절연막 및 상기 절연막 상에 배치된 도전 입자를 포함하는 이방성 도전층을 포함하되, 상기 절연막은 상기 제1 전극 상에 개방부를 포함하고, 상기 제1 전극과 상기 도전 입자는 상기 개방부를 통하여 전기적으로 연결된다.
상기 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 미세 전자 소자는 제1 기판, 상기 제1 기판의 일면에 배치된 복수의 제1 전극, 상기 복수의 제1 전극을 커버하는 절연막 및 상기 절연막 상에 배치되고, 복수의 도전 입자를 포함하는 이방성 도전층을 포함하되, 상기 절연막은 상기 복수의 제1 전극 각각의 상부의 영역에 개방부를 포함하고, 상기 복수의 도전 입자는 상기 복수의 제1 전극 각각의 상부의 영역에 배치되고, 상기 복수의 제1 전극과 각각은 상기 복수의 제1 전극의 각각의 상부의 영역에 배치된 상기 도전 입자와 전기적으로 연결된다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 미세 전자 소자 형성 방법은 제1 판 및 상기 제1 기판 하부에 형성된 제1 전극 준비하고, 상기 제1 전극을 커버하도록 절연막을 형성하고, 상기 절연막 하부에 매트릭스 및 상기 매트릭스 내에 배치된 도전 입자를 포함하는 이방성 도전층을 배치하고, 상기 이방성 도전층의 하부에 상부면에 제2 전극이 형성된 제2 기판을 제1 전극과 제2 전극이 중첩하도록 배치하고, 상기 제1 기판과 상기 제2 기판을 압착하는 것을 포함합니다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면 적어도 다음과 같은 효과가 있다.
즉, 본 발명의 실시예들에 따르면, 전극간의 거리가 감소하더라도 전극 간의 쇼트를 방지할 수 있어, 전극의 밀도를 높일 수 있는 배선 구조를 제공할 수 있다.
즉, 본 발명의 실시예들에 따르면, 전극간의 거리가 감소하더라도 전극 간의 쇼트를 방지할 수 있어, 전극의 밀도를 높일 수 있는 배선 구조 형성 방법을 제공할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 미세 전자 소자의 단면도이다.
도 2는 도 1에서의 제1 기판 상의 제1 전극들의 배치를 나타내는 평면도이다.
도 3은 도 2의 III-III'선을 따라 자른 단면도이다.
도 4는 도 1에서의 제2 기판 상의 제2 전극들의 배치를 나타내는 평면도이다.
도 5는 도 2의 III-III'선을 따라 자른 단면도이다.
도 6은 도 1에서의 VI에 따른 절연막의 확대도이다.
도 7은 본 발명의 다른 실시예에 따른 미세 전자 소자의 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 미세 전자 소자의 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 미세 전자 소자의 단면도이다.
도 10는 도 9에서의 제1 기판 상의 제1 전극들의 배치를 나타내는 평면도이다.
도 11은 도 10의 XI-XI'선을 따라 자른 단면도이다.
도 12는 도 9에서의 제2 기판 상의 제2 전극들의 배치를 나타내는 평면도이다.
도 13는 도 12의 XIII-XIII'선을 따라 자른 단면도이다.
도 14 내지 도 18는 본 발명의 일 실시예에 따른 미세 전자 소자 형성 방법을 나타내기 위한 미세 전자 소자의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층"위(on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 도면을 참조하여 본 발명의 실시예들에 대하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 미세 전자 소자의 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 미세 전자 소자는 제1 기판(110), 상기 제1 기판(110) 상에 배치된 제1 전극(120), 상기 제1 전극(120)을 커버하는 절연막(300), 상기 절연막(300) 상에 배치된 이방성 도전층(400), 상기 이방성 도전층(400)을 사이에 두고 상기 제1 기판(110)과 대향하는 제2 기판(110), 상기 제2 기판(210) 상에 상기 제1 전극(110)과 대향하며, 중첩하도록 배치되는 제2 전극(220)을 포함할 수 있다.
제1 기판(110)은 다양한 종류의 기판일 수 있다. 예를 들어, 제1 기판(110)은 일반적인 인쇄회로기판(PCB: Printed Circuit Board), 연성회로기판(FPC: Flexible Printed Circcuit), 직접 회로 칩(Integrated Circuit Chip), 반도체 웨이퍼 또는 유리나 플라스틱 등의 절연기판 등의 다양한 종류의 기판일 수 있다.
제1 기판(110)은 표면 또는 내부에 연결 배선들을 포함할 수 있다. 나아가, 적어도 하나의 절연층을 포함하며, 그 절연층을 관통하는 비아나 콘택들을 포함할 수 있다.
제1 기판(110) 상에는 제1 전극(120)이 형성되어 있다. 제1 전극(120)은 제1 기판(110)에 포함된 연결 배선들을 제1 기판(110) 이외의 전자 소자 또는 제1 기판(110)내의 타 배선들과 연결하기 위하여 제1 기판(110) 상에 형성된 전극일 수 있다.
도 1은 제1 기판 상에 5개의 제1 전극이 형성된 것을 예시하고 있으나, 제1 전극의 수가 그에 제한되지 않음은 물론이다.
도 2 및 도 3을 참조하여 제1 전극에 대해 더욱 상세히 설명한다. 도 2는 도 1에서의 제1 기판 상의 제1 전극들의 배치를 나타내는 평면도이다. 도 3은 도 2의 III-III'선을 따라 자른 단면도이다.
복수의 제1 전극(120)들 중 적어도 하나는 제1 폭을 갖는 제1 영역(121a) 및 그에 연결되며 제1 폭보다 작은 제2 폭을 갖는 제2 영역(121b)을 포함할 수 있다. 여기서, "폭"은 특정 패턴의 연장방향을 가로지르는 방향을 기준으로 측정된 것일 수 있다. 제1 영역(121a)은 제2 영역(121b)의 폭이 확장되어 형성된 확장부일 수 있다. 몇몇 실시예에서 제1 영역은 단부에 배치되고, 제2 영역은 일 방향으로 연장되어 연결 배선들에 연결될 수 있다. 도시되지는 않았으나, 제1 전극(120)은 제1 영역만을 포함하며 제2 영역을 포함하지 않을 수도 있다. 이러한 경우 제1 전극(120)은 비아 홀 등을 통하여 제1 기판(110)의 연결 배선들과 연결될 수 있다.
도 2는 제1 영역의 형상이 직사각형인 것을 예시한다. 그러나, 이에 제한되지 않으며, 마름모, 6각형 등의 다각형, 원형 등 그 밖의 다양한 형상으로 제1 영역은 형성될 수 있다.
각 제1 전극(120)들은 상호 실질적으로 평행하게 배열될 수 있다. 몇몇 실시예에서, 이웃하는 제1 전극의 제1 영역들은 상호 인접하지 않도록 배치될 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 짝수 번 째 전극들(122, 124)의 제1 영역은 홀수 번 째 전극들(121, 123, 125)의 제2 영역에 인접하도록 배치될 수 있다. 즉, 짝수 번 째 전극들(122, 124)의 제1 영역과 홀수 번 째 전극들(121, 123, 125)의 제2 영역의 거리는 짝수 번 째 전극들(122, 124)의 제1 영역과 홀수 번 째 전극들(121, 123, 125)의 제1 영역의 거리보다 짧을 수 있다. 홀수 번 째 전극들(121, 123, 125)은 짝수 번 째 전극들보다 더 연장되어 이들의 제1 영역은 짝수 번 째 전극의 단부보다 외측에 위치할 수 있다. 몇몇 실시예에서, 홀수 번 째 전극들(121, 123, 125)의 제1 영역들은 동일선상에 위치할 수 있다. 마찬가지로 짝수 번 째 전극들(122, 124)의 제1 영역들도 상호 동일선상에 위치할 수 있지만, 이들이 위치하는 선은 홀수 번 째 전극(121, 123, 125)들의 제1 영역이 위치하는 선과 상 수 있다. 여기서, 제1행의 제1 영역들을 연결한 제1행 영역과 제2행의 제1 영역들을 연결한 제2행 영역은 상호 중첩되지 않을 수 있다. 몇몇 실시예에 의하면, 상기 2개의 행은 서로 중첩되는 영역이 없도록 제1 영역들은 배치될 수 있다. 도시되지는 않았으나, 몇몇 실시예에 의하면 제1 영역들은 3행 이상을 이루도록 배열될 수도 있으며 이들의 열은 행 별로 엇갈리도록 배치될 수 있다.
이와 같은 예시적인 구조에 의해 상대적으로 폭이 넓은 제1 영역들이 상호 인접하지 않게 되고, 그에 따라 인접하는 전극들간 상대적으로 넓은 간격을 확보할 수 있게 된다. 그러므로, 본 발명의 일 실시예에 의하면 폭이 넓은 제1 영역들을 통하여 타 기판의 전극과의 연결을 용이하고 안정적으로 할 수 있으면서도, 인접하는 전극들간 상대적으로 넓은 간격을 확보하여 인접 전극간의 쇼트 발생 가능성을 줄일 수 있다. 따라서, 배선의 밀도가 높더라도 쇼트 발생으로 인한 배선 불량 발생 가능성을 허용 가능한 한계 수준 이하로 유지할 수 있어, 배선의 밀도를 높일 수 있다.
다시, 도 1을 참조하면, 제2 기판(210)은 제1 기판(110)과 소정 간격 이격하여 대향하도록 배치된다..
제2 기판(210)은 다양한 종류의 기판일 수 있다. 예를 들어, 제2 기판(210)은 일반적인 인쇄회로기판(PCB: Printed Circuit Board), 연성회로기판(FPC: Flexible Printed Circcuit), 직접 회로 칩(Integrated Circuit Chip), 반도체 웨이퍼 또는 유리나 플라스틱 등의 절연기판 등의 다양한 종류의 기판일 수 있다. 제2 기판(210)은 제1 기판(110)과 같은 종류의 기판일 수 있으며, 다른 종류의 기판일 수도 있다.
제2 기판(210)은 표면 또는 내부에 연결 배선들을 포함할 수 있다. 나아가, 적어도 하나의 절연층을 포함하며, 그 절연층을 관통하는 비아나 콘택들을 포함할 수 있다.
제2 기판(210) 상에는 제2 전극(220)이 형성되어 있다. 제2 전극(220)은 제2 기판(210)에 포함된 연결 배선들을 제2 기판(210) 이외의 전자 소자 또는 제2 기판(210)내의 타 배선들과 연결하기 위하여 제2 기판(210) 상에 형성된 전극일 수 있다.
도 1은 제2 기판 상에 5개의 제2 전극이 형성된 것을 예시하고 있으나, 제2 전극의 수가 그에 제한되지 않음은 물론이다.
도 4 및 도 5을 참조하여 제2 전극에 대해 더욱 상세히 설명한다. 도 4는 도 1에서의 제2 기판 상의 제2 전극들의 배치를 나타내는 평면도이다. 도 5는 도 2의 III-III'선을 따라 자른 단면도이다.
복수의 제2 전극(220)은 제2 기판(210)의 연결 배선들과 비아홀을 통하여 연결되어 있거나, 절연층에 의하여 덮인 배선을 통하여 연결되어 있을 수 있다.
복수의 제2 전극(220)은 제1 전극(120)과 각각 연결될 수 있는 전극이다. 제2 기판(210) 상에는 복수의 제2 전극(220) 이외에도 복수의 제1 전극(120)과 연결되지 않는 전극들이 더 배치될 수 있다.
복수의 제2 전극(220)은 복수의 제1 전극(120)과 각각 전기적으로 연결되기 위하여, 복수의 제2 전극(220)과 복수의 제1 전극(120)이 서로 마주보도록 배치될 수 있다. 이 때, 서로 전기적으로 연결될 복수의 제2 전극(220)과 복수의 제1 전극(120) 각각이 서로 중첩되도록 배치될 수 있다.
몇몇 실시예에 의하면, 복수의 제2 전극(220)은 복수의 제1 전극(120)의 제1 영역과 중첩하도록 배치될 수 있다. 제1 영역이 엇갈려 배치된 경우 제2 전극(220) 또한 엇갈려 배치될 수 있다. 예를 들어, 제1 영역들이 2개의 행을 이루도록 배열되고, 이들의 열이 행 별로 엇갈리도록 배치되는 경우, 복수의 제2 전극(220) 또한 2개의 행을 이루도록 배열되고, 이들의 열이 행 별로 엇갈리도록 배치될 수 있다.
몇몇 실시예에 의하면, 복수의 제2 전극(220) 각각의 형상은 중첩하는 제1 영역의 형상과 실질적으로 동일할 수 있다. 예를 들어, 제1 전극(120)의 제1 영역이 직사각형이면 그와 중첩하는 제2 전극(220)의 형상도 직사각형일 수 있으며, 제1 전극(120)의 제1 영역의 형상이 원형이면 그와 중첩하는 제2 전극(220)의 형상도 원형일 수 있다. 복수의 제2 전극(220)의 각각의 형상은 제1 영역의 형상과 실질적으로 동일하면서, 크기의 측면에서 제1 영역보다 크거나, 작게 형성될 수도 있고, 복수의 제2 전극(220) 각각의 면적은 중첩하는 제1 영역의 면적과 실질적으로 동일할 수도 있다.
다시 도 1을 참조하면, 절연막(300)은 제1 기판(110) 및 제1 전극(120) 상에 형성되며, 복수의 제1 전극(120)을 커버하도록 형성될 수 있다. 본 발명의 일 실시예에 의하면, 절연막(300)은 도 1에서와 같이 복수의 제1 전극(120)을 모두 커버하는 일체로 형성될 수도 있다. 절연막(300)을 일체로 형성하면 절연막을 형성하는 공정을 단순화할 수 있다.
절연막(300)은 통상적인 절연 소재로 이루어지되, 외부의 압력에 의하여 파열될 수 있는 소재로 이루어질 수 있다.
절연막(300)은 외부의 압력에 의하여 형성되는 절연막(300)을 관통하는 개방부를 포함할 수 있다. 개방부는 후술할 도전 입자에 의하여 절연막에 가해지는 압력에 의하여 형성될 수 있다. 몇몇 실시예에 의하면, 개방부는 절연막(300)의 제1 전극(120) 상의 영역에 형성될 수 있으며, 좀 더 구체적으로, 절연막(300)의 제1 전극(120)과 제2 전극(220)이 중첩하는 영역에 형성될 수 있다.
절연막에 대하여는 이후 도 6을 참조하여 더욱 상세히 설명하도록 한다.
이방성 도전층(400)은 절연막(300)과 제2 기판(210)의 사이에 배치된다. 이방성 도전층(400)은 수지를 포함하는 매트릭스 및 매트릭스에 산재된 복수의 도전 입자(410)를 포함한다.
매트릭스는 열 경화성 수지 또는 열 가소성 수지를 포함하여 형성될 수 있다. 몇몇 실시예에 의하면, 매트릭스는 열에 의하여 녹거나, 자외선에 의하여 굳어질 수 있다. 매트릭스(400)는 제1 기판(110) 및 제2 기판(210)을 기구적으로 결합시킬 수 있으며, 복수의 도전 입자(410)의 배치를 고정 시킬 수도 있다.
복수의 도전 입자(410)는 도전성 물질로서, 예를 들어, 폴리스티렌 비드(Polystyrene Bead)의 표면에 Ni와 Au가 순차적으로 코팅된 구조를 가질 수 있으나 이에 한정되는 것은 아니다. 몇몇 실시예에 의하면, 도전 입자(410)는 구형 또는 구형에 가까운 형상일 수 있으나, 반드시 이에 한정되는 것만은 아니며 다양한 형상으로 형성될 수 있다.
복수의 도전 입자(410)는 절연막(300)에 압력을 인가하여 개방부를 형성한다. 도전 입자(410)는 상기 개방부를 통하여 제1 전극(120)과 전기적으로 연결된다. 예를 들어, 두 번째 제1 전극(122)과 두 번째 제2 전극(222) 사이의 영역에 개재된 도전 입자는 두 번째 제1 전극 (122)과 전기적으로 연결될 수 있고, 네 번째 제1 전극(144)과 네 번째 제2 전극(224) 사이의 영역에 개재된 도전 입자는 네 번째 제1 전극(144)과 전기적으로 연결될 수 있다. 몇몇 실시예에 의하면 도전 입자(410)와 제1 전극(120)은 접촉을 통하여 전기적으로 연결될 수 있다. 또는, 매트릭스가 인접거리에서 전류를 전달할 수 있는 물질을 포함함으로써, 도전 입자(410)와 제1 전극(120)이 반드시 접촉하지 않더라도 인접한 거리에 있다면 도전 입자(410)는 개방부를 통하여 제a 전극(120)과 전기적으로 연결될 수도 있다.
복수의 도전 입자(410)가 절연막(300)에 인가하는 압력은 제2 기판(210)을 제1 기판(110)과 압착하는 과정에서 도전 입자에 전달된 압력일 수 있다. 제1 전극(120)과 제2 전극(220)이 중첩된 영역에 개재된 도전 입자(410)는 제2 기판(210)과 제1 기판(110)을 압착하는 과정에서 전달된 압력을 절연막(300)에 전달하여, 절연막(300)의 제1 전극(120) 상의 영역에 개방부를 형성할 수 있다. 제1 기판(110) 및 제2 기판(210)을 상호 압착하도록 압력이 인가되더라도, 복수의 제1 전극(120) 및 복수의 제2 전극(220)이 중첩된 영역에 개재된 도전 입자에 의해 복수의 제1 전극(120)과 복수의 제2 전극(220)의 이격 거리가 도전 입자(410)의 지름으로 유지된다. 복수의 제1 전극(120) 및 복수의 제2 전극(220)이 중첩되지 않은 영역에 개시된 도전 입자(410)는 제1 기판(110) 및 제2 기판(210)의 이격 거리가 도전 입자의 폭보다 큰 영역에 배치된다. 따라서, 제1 기판(110) 및 제2 기판(210)에 압력이 가해지더라도, 복수의 제1 전극(120) 및 복수의 제2 전극(220)이 중첩되지 않은 영역에 개시된 도전 입자(410)는 복수의 제1 전극(120) 및 복수의 제2 전극(220)이 중첩된 영역에 개재된 도전 입자(410)보다 적은 압력을 받게 되므로, 절연막(300)에 개방부를 형성할 수 없다.
복수의 제1 전극(120) 및 복수의 제2 전극(220)이 중첩된 영역에 개재된 도전 입자(410)는 제2 전극(220)과 전기적으로 연결된다. 예를 들어, 두 번째 제1 전극(122)과 두 번째 제2 전극(222) 사이의 영역에 개재된 도전 입자는 두 번째 제2 전극(222)과 전기적으로 연결될 수 있고, 네 번째 제1 전극(144)과 네 번째 제2 전극(224) 사이의 영역에 개재된 도전 입자는 네 번째 제2 전극(244)과 전기적으로 연결될 수 있다. 몇몇 실시예에 의하면, 도전 입자(410)와 제2 전극(220)은 접촉을 통하여 전기적으로 연결될 수 있다. 또는, 매트릭스가 인접거리에서 전류를 전달할 수 있는 물질을 포함함으로써, 도전 입자(410)와 제2 전극(220)이 반드시 접촉하지 않더라도 인접한 거리에 있다면 도전 입자(410)는 제2 전극(120)과 전기적으로 연결될 수도 있다.
복수의 제1 전극(120) 및 복수의 제2 전극(220) 중 상호 중첩되게 배치된 전극들은 상호 중첩된 영역에 개재된 도전 입자와 연결됨으로써, 서로 전기적으로 연결된다.
즉, 본 발명의 일 실시예에 의하면 복수의 제1 전극(120) 및 복수의 제2 전극(220)이 중첩하는 영역에서는 도전 입자(410)에 의해 절연막(300)에 개방부가 형성되어 복수의 제1 전극(120) 및 복수의 제2 전극(220) 각각이 상호 전기적으로 연결된다. 반면, 복수의 제1 전극(120) 및 복수의 제2 전극(220)이 중첩하지 않는 영역에서는 절연막(300)에 개방부가 형성되지 않음으로써 상기 영역에 위치하는 전극은 절연상태가 된다.
예를 들어 보다 상세하게 설명하면, 상호 중첩된 두 번째 제1 전극(122) 및 두 번째 제2 전극(222)은 서로 전기적으로 연결된다. 그러나, 두 번째 제1 전극(122) 및 두 번째 제2 전극(222)과 인접한 전극인 첫 번째 제1 전극(121) 및 세 번째 제1 전극(123)은 개방부가 형성될 수 없어 타 전극과 절연상태가 되므로, 두 번째 제1 전극(122) 또는 두 번째 제2 전극(222)과 도전 입자(410)를 매개로 하여 전기적으로 연결될 수 없다. 따라서, 두 번재 제1 전극(122) 또는 두 번째 제2 전극(222)이 인접한 전극인 첫 번째 제1 전극(121) 및 세 번째 제1 전극(123)과 쇼트가 발생할 가능성이 줄어든다. 즉 본 발명에 의하면 의도하지 않았던 전극 간의 쇼트가 발생할 가능성을 줄일 수 있다. 이는 두 번째 제1 전극(122)과 두 번째 제2 전극(221) 및 네 번째 제1 전극(124)과 네 번째 제2 전극(224)이 중첩되는 영역에 대한 단면을 기준으로 한 설명이며, 첫 번째 제1 전극(121)과 첫 번째 제2 전극(221), 세 번째 제1 전극(123)과 세 번째 제2 전극(223) 및 다섯 번째 제1 전극(125)과 다섯 번째 제2 전극(225)이 중첩하는 영역에서의 단면에서는 첫 번째 제1 전극(121), 세 번째 제1 전극(123) 및 다섯 번째 제1 전극(125)을 커버하는 절연막(410)에 개방부가 형성될 수 있다.
본 발명의 일 실시예에 의하면 의도하지 않았던 전극 간의 쇼트를 방지할 수 있으므로, 배선 간의 간격을 더 줄이더라도 쇼트가 일어날 확률을 허용할 수 있는 수준 이하로 유지할 수 있게 된다. 따라서, 전극의 밀도를 높일 수 있고, 동일 면적에 배치된 기판 전극을 통해 종래에 비해 더욱 많은 데이터를 전송할 수 있다.
도 6은 도 1에서의 VI에 따른 절연막의 확대도이다. 도 6을 참조하여 절연막에 대하여 보다 상세히 설명한다.
절연막(300)은 도전 입자(410)에 의하여 형성된 개방부를 포함한다. 몇몇 실시예에 의하면, 절연막(300)은 도전 입자(410)가 절연막(300)에 인가하는 압력에 의하여 절연막이 파열되어 생성될 수 있으므로, 개방부의 측벽부(301)의 형상은 도전 입자(410)의 형상과 상응하는 형상일 수 있다. 예를 들어, 도전 입자(410)가 구형이라면 측벽부(301)의 단면은 원호의 형상일 수 있고, 도전 입자(410)가 구형에 가까운 형상이라면 측벽부(301)의 단면은 곡선의 형상일 수 있다. 몇몇 실시예에 의하면 도전 입자(410)가 개방부에 개재된 경우, 절연막의 개방부의 측벽부(301)와 도전 입자(410)는 완전하게 밀착될 수도 있다.
몇몇 실시예에 의하면, 개방부는 도전 입자(410)가 절연막을 관통하며 형성되므로, 개방부의 제1 기판(110)과 마주보는 면의 홀을 형성하기 위한 도전 입자의 영역은, 반드시 개방부의 제2 기판(210)과 마주보는 면을 관통하게 된다. 따라서, 개방부의 제1 기판(110)과 마주보는 면의 홀의 폭(w2)은 제2 기판(210)과 마주보는 면의 홀의 폭(w1)의 이하일 수 있다..
몇몇 실시예에 의하면, 절연막의 두께(d)는 도전 입자의(410)의 폭 이하일 수 있다. 도전 입자(410)가 구형이 아닌 경우, 절연막의 두께(d)는 도전 입자(410)의 최단폭 이하일 수 있다. 절연막의 두께(d)가 도전 입자(410)의 최단폭 이하면, 개방부에 개재된 도전 입자(410)는 제1 전극(120) 및 제2 전극(220)과 동시에 접촉하며, 제1 전극(120) 및 제2 전극(220)을 전기적으로 연결시킬 수 있다.
도 7은 본 발명의 다른 실시예에 따른 미세 전자 소자의 단면도이다.
도 7을 참조하여 본 발명의 다른 실시예에 미세 전자 소자를 설명하면, 미세 전자 소자는 제1 기판(110), 상기 제1 기판(110) 상에 배치된 제1 전극(120), 상기 제1 전극(120)을 커버하는 절연막(500), 상기 절연막(500) 상에 배치된 이방성 도전층(400), 상기 이방성 도전층(400)을 사이에 두고 상기 제1 기판(110)과 대향하는 제2 기판(110), 상기 제2 기판(210) 상에 상기 제1 전극(110)과 대향하며, 중첩하도록 배치되는 제2 전극(220)을 포함할 수 있다.
절연막(500)은 제2 기판(210)과 마주보는 제1 기판(110)의 일면의 상부에서 복수의 제1 전극(120) 각각을 커버하도록 배치될 수 있다. 절연막(500)은 일체로 형성되지 않을 수 있으며, 복수의 제1 전극(120) 각각을 커버할 수 있는 영역에 분할되어 배치될 수 있다. 절연막(500)이 복수의 제1 전극(120)을 커버하는 데에 필요한 영역에만 배치됨으로써, 절연막이 일체로 형성되어 배치되는 것이 비하여 절연막 형성에 필요한 원재료의 소비를 줄이고, 원가를 절감할 수 있다.
절연막(500)이 복수의 제1 전극(120) 각각을 커버할 수 있는 영역에 분할 배치되더라도, 복수의 제1 전극(120) 및 복수의 제2 전극(220)이 중첩되지 않는 영역의 절연막(500)에는 도전 입자(410)에 의하여 절연막(500)에 인가되는 압력에 의하여 개방부가 형성되지 않을 수 있으므로, 연결을 원하지 않은 인접한 전극들 간의 쇼트를 방지할 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 미세 전자 소자의 단면도이다.
도 8을 참조하여 본 발명의 또 다른 실시예에 따른 미세 전자 소자를 설명하면, 미세 전자 소자는 제1 기판(110), 상기 제1 기판(110) 상에 배치된 제1 전극(120), 상기 제1 기판(110)과 이격하며 대향하여 배치된 제2 기판(210), 상기 제2 기판(210) 상에 상기 제1 전극(120)과 대향하며 중첩하도록 배치되는 제2 전극(220), 상기 제2 전극(220)을 커버하도록 배치된 절연막(600) 및 상기 절연막(600)과 상기 제1 기판(110) 및 제1 전극(120) 사이에 배치된 이방성 도전층(400)을 포함할 수 있다.
절연막(600)은 제1 기판(210)과 마주보는 제2 기판(210)의 면의 상부에 형성될 수 있다. 절연막은(600)은 복수의 제2 전극(220) 각각을 커버하도록 형성될 수 있다. 절연막(600)이 일체로 형성되면 공정을 단순화할 수 있다. 또한, 도시되지는 않았으나, 몇몇 실시예에 의하면, 절연막(600)은 일체로 형성되는 것이 아니라 복수의 제2 전극(220) 각각을 커버할 수 있는 영역에 분할되어 배치될 수 있다. 절연막이(600)이 분할되어 배치되는 경우 절연막 형성에 필요한 원재료의 소비를 줄임으로써 원가를 절감할 수 있다.
절연막(600)은 개방부를 포함한다. 개방부는 제1 기판(110)과 제2 기판(210)에 가해지는 압력으로 인하여, 도전 입자(410)가 개방부를 압박함으로써 형성될 수 있다. 개방부는 제1 기판(110)과 제2 기판(210) 간의 거리가 가까운 복수의 제1 전극(120) 및 복수의 제2 전극(220)이 서로 중첩하는 영역에 형성된다. 복수의 제2 전극(220) 각각은 개방부를 통하여 개방부에 개재된 도전 입자(410)와 전기적으로 연결된다. 개방부에 개재된 도전 입자(410)는 개방부의 상부에 배치된 제1 전극(120)과 전기적으로 연결됨으로써, 서로 중첩하는 복수의 제1 전극(120) 및 복수의 제2 전극(220)을 각각 전기적으로 연결시킨다. 예를 들어, 두 번째 제1 전극(122)과 두 번째 제2 전극(222) 사이에 개재된 도전 입자는 개방부를 통하여 두 번째 제2 전극(222)와 연결되고, 두 번째 제1 전극(122)과는 접촉 또는 인접 거리에 배치되는 것으로써 전기적으로 연결된다. 이를 통하여 두 번째 제1 전극(122)과 두 번째 제2 전극(222) 사이에 개재된 도전 입자는 두 번째 제1 전극(122)과 두 번째 제2 전극(222)을 전기적으로 연결할 수 있다.
복수의 제2 전극(220) 각각은 상호 중첩하는 복수의 제1 전극(120) 각각에 인접하는 제1 전극과 쇼트가 발생할 가능성이 줄어든다. 예를 들어 두 번째 제2 전극(222)과 두 번째 제2 전극(122)은 서로 중첩한다. 두 번째 제1 전극(122)은 첫 번째 제1 전극(121) 및 세 번째 제1 전극(123)과 인접한다. 두 번째 제2 전극(222)의 측면에 도전 입자(410)에 의하여 절연막(600)에 개방부가 형성되어, 상기 개방부에 도전 입자(410)가 개재됨으로써 첫 번째 제1 전극(121) 또는 세 번째 제1 전극(123)과 두 번째 제2 전극(222) 사이에 쇼트가 발생할 수 있다. 그러나, 두 번째 제2 전극(222)의 측면에는 도전 입자가 절연막(600)에 개방부를 형성할 수 있을 만큼의 충분한 압력을 가할 수 없으므로, 두 번째 제2 전극(222)과 첫 번째 제1 전극(121) 또는 세 번째 제1 전극(123) 사이에 쇼트가 발생할 가능성이 줄어든다. 즉 몇몇 실시예에 의하면, 복수의 제2 전극(220) 각각은 상호 중첩하는 복수의 제1 전극(120) 각각에 인접하는 제1 전극과 쇼트가 발생할 가능성이 줄어든다.
도시되지는 않았으나, 몇몇 실시예에 의하면, 미세 전자 소자는 도 5에서와 같이 제1 기판(110) 상에 형성된 절연막(300) 및 도 8에서와 같이 제2 기판(210) 상에 형성된 절연막(600)을 모두 포함하여 형성될 수도 있다.
도 9는 본 발명의 또 다른 실시예에 따른 미세 전자 소자의 단면도이다.
도 9를 참조하면, 본 발명의 일 실시예에 따른 미세 전자 소자는 제1 기판(1110), 상기 제1 기판(1110) 상에 배치된 제1 전극(1120), 상기 제1 전극(1120)을 커버하는 절연막(1300), 상기 절연막(1300) 상에 배치된 이방성 도전층(400), 상기 이방성 도전층(400)을 사이에 두고 상기 제1 기판(1110)과 대향하는 제2 기판(1110), 상기 제2 기판(1210) 상에 상기 제1 전극(1110)과 대향하며, 중첩하도록 배치되는 제2 전극(1220)을 포함할 수 있다.
제1 기판(1110) 상에는 복수의 제1 전극(1120)이 배치될 수 있다.
도 10 및 도 11을 참조하여 제1 전극에 대해 더욱 상세히 설명한다. 도 10는 도 9에서의 제1 기판 상의 제1 전극들의 배치를 나타내는 평면도이다. 도 11은 도 10의 XI-XI'선을 따라 자른 단면도이다.
도 10 및 도 11을 참조하면, 복수의 제1 전극(1120) 각각은 실질적으로 일정한 폭으로 형성되어 있을 수 있다. 복수의 제a 전극(1120) 각각의 폭이 실절적으로 일정하면 전극의 형성 공정이 간편하고 용이하다.
다시 도9를 참조하면, 제2 기판(1210) 상에는 제2 전극(1220)이 형성되어 있다. 제2 전극(1220)은 제2 기판(1210)에 포함된 연결 배선들을 제2 기판(1210) 이외의 전자 소자 또는 제2 기판(1210)내의 타 배선들과 연결하기 위하여 제2 기판(210) 상에 형성된 전극일 수 있다.
몇몇 실시예에 의하면, 복수의 제2 전극(1220)은 전술한 제1 기판(1110)의 복수의 제1 전극(1120)과 각각 연결될 수 있는 전극이며, 제2 기판은 복수의 제2 전극(1220) 이외에도, 제1 전극(1120)과 연결되지 않는 전극들을 더 포함할 수 있다.
도 12 및 도 13을 참조하여 제2 전극에 대해 더욱 상세히 설명한다. 도 12는 도 9에서의 제2 기판 상의 제2 전극들의 배치를 나타내는 평면도이다. 도 13는 도 12의 XIII-XIII'선을 따라 자른 단면도이다.
복수의 제2 전극(1220) 각각은 복수의 제1 전극(1120)과 각각 전기적으로 연결되기 위하여, 복수의 제2 전극(1220)과 복수의 제1 전극(1120)이 이방성 도전층(400)을 사이에 두고 서로 마주보도록 제1 기판(1110) 및 제2 기판(1210)을 배치할 때, 복수의 제2 전극(1220)과 복수의 제1 전극(1120)의 적어도 일부 영역이 서로 중첩되도록 배치될 수 있다.
복수의 제2 전극(1220) 각각은 복수의 제1 전극(1120) 각각의 일부 영역에 대하여만 중첩하도록 형성될 수 있다. 예를 들어, 도 12에서와 같이 복수의 제2 전극(1220)은 2개의 행을 이루도록 배열되되, 이들의 열은 행 별로 엇갈리도록 배치될 수 있다. 몇몇 실시예에 의하면, 상기 2개의 행은 서로 중첩되는 영역이 없도록 복수의 제2 전극(1220)은 배치될 수 있다. 도시되지는 않았으나, 몇몇 실시예에 의하면 복수의 제2 전극들은 3행 이상을 이루도록 배열될 수도 있으며, 이들의 열은 행 별로 엇갈리도록 배치될 수 있다.
이와 같은 예시적인 구조에 의하여, 제1 전극(1120)과 제2 전극(1220)이 중첩하는 영역이 횡 방향으로 인접하지 않도록 배치될 수 있으며, 제1 전극(1120)과 제2 전극(1220)이 중첩하는 영역의 횡 방향의 간격을 넓게 확보할 수 있다. 후술하겠지만, 몇몇 실시예에 의하면 제1 전극(1120)과 제2 전극(1220)이 중첩하는 영역에서만 절연막(1300)에 개방부가 형성될 수 있으므로, 인접한 전극간의 원하지 않는 쇼트가 발생할 가능성을 줄일 수 있다.
다시 도 9를 참조하면, 절연막(1300)은 제2 기판(1210)과 마주보는 제1 기판(1110)의 면의 상부에 형성된다. 절연막은(1300)은 복수의 제1 전극(1120) 각각을 커버하도록 형성될 수 있다. 몇몇 실시예에 의하면 절연막(1300)은 복수의 제1 전극(1120)을 모두 커버하는 일체로 형성될 수 있다. 절연막(1300)이 일체로 형성되면 공정을 단순화할 수 있다. 또한, 도시되지는 않았으나, 절연막(1300)은 일체로 형성되는 것이 아니라 복수의 제a 전극(1120)의 각각을 커버할 수 있는 영역에 분할되어 배치될 수 있다. 절연막이(1300)이 분할되어 배치되는 경우 절연막 형성에 필요한 원재료의 소비를 줄임으로써 원가를 절감할 수 있다.
제1 전극(1120)과 제2 전극(1220)이 중첩하는 영역에 개재된 도전 입자(410)는 제1 전극(1120)상의 절연막(1300)에 개방부를 형성할 수 있다. 몇몇 실시예에 의하면, 도전 입자(410)는 제1 전극(1120)과 제2 전극(1220)이 중첩하는 영역에서 절연막(1300)에 개방부를 형성할 수 있다. 개방부를 형성한 도전 입자(410)는 개방부를 통하여 제1 전극(1120)과 전기적으로 연결될 수 있다.
제1 전극(1120)과 제2 전극(1220)이 중첩하지 않는 영역에 개재된 도전 입자(410)는 충분한 압력을 받지 못하여 절연막(410)에 개방부를 형성하지 못할 수 있다. 즉, 도9를 참조할 때, 첫 번째 제1 전극(1121), 세 번째 제1 전극(1123) 또는 다섯 번째 제1 전극(1125)을 커버하는 절연막(1300)에는 개방부가 형성되지 못하여 인접한 타 전극들과 절연된 상태로 유지된다. 그러므로, 상부의 절연막(410)에 개방부가 형성된 두 번째 제1 전극(1122)은 인접한 첫 번째 제1 전극(1121) 또는 세 번째 제1 전극(1123)과 쇼트가 될 가능성이 줄어든다. 즉, 상기 예시적인 구성에 의하면, 서로 인접한 제a 전극(1120) 간에 쇼트가 발생할 가능성이 줄어든다. 이는 두 번째 제1 전극(1122)과 두 번째 제2 전극(1222) 및 네 번째 제1 전극(1124)과 네 번째 제2 전극(1224)이 중첩되는 영역에 대한 단면을 기준으로 한 설명이며, 첫 번째 제1 전극(1121)과 첫 번째 제2 전극(1221), 세 번째 제1 전극(1123)과 세 번째 제2 전극(1223) 및 다섯 번째 제1 전극(1125)과 다섯 번째 제2 전극(1225)이 중첩하는 영역에서의 단면에서는 첫 번째 제1 전극(1121), 세 번째 제1 전극(1123) 및 다섯 번째 제1 전극(1125)을 커버하는 절연막(1300)에 개방부가 형성될 수 있다.
예를 들어 설명하면, 두 번째 제2 전극(1222)은 전기적으로 연결된 두 번째 제2 전극(1122)을 제외하고, 첫 번째 제1 전극(1121) 및 세 번째 제1 전극(1123)과 인접한다. 상술한 바와 같이 첫 번째 제1 전극(1121) 및 세 번째 제1 전극(1123) 상에는 절연막(410)에 개방부가 형성될 수 없어, 첫 번째 제1 전극(1121) 및 세 번째 제1 전극(1123)은 타 전극과 전기적으로 절연된다. 그러므로, 두 번째 제2 전극(1222)과 첫 번째 제1 전극(1121) 또는 세 번째 제1 전극(1123)은 쇼트될 수 있는 가능성이 줄어든다. 즉, 상기 예시적인 구성에 의하면 복수의 제2 전극(1220) 각각은 복수의 제1 전극(1120) 중 복수의 제2 전극(1220) 각각과 전기적으로 연결이 의도된 복수의 제1 전극(1120) 각각을 제외한 나머지 제1 전극(1120)과의 쇼트가 발생할 가능성이 줄어든다.
도 14 내지 도 18는 본 발명의 일 실시예에 따른 미세 전자 소자 형성 방법을 나타내기 위한 미세 전자 소자의 단면도이다. 이하, 도 14 내지 도 18을 참조하여 본 발명의 일 실시예에 따른 미세 전자 소자 형성 방법을 설명한다.
도 14를 참고하면, 본 발명의 일 실시예에 따른 미세 전자 소자를 형성하는 것은 제1 기판(110) 및 상기 제1 기판(110) 상에 형성된 복수의 제1 전극(120)을 준비하는 것을 포함한다.
도 15를 참고하면, 준비된 복수의 제1 전극(120)이 배치된 제1 기판(110)의 면에 복수의 제1 전극(120)을 커버하도록 절연막(300)을 형성한다. 절연막은 마스크를 이용한 스크린 기법에 의하여 형성될 수 있다. 도 15에서는 비록, 절연막(300)이 일체로 형성된 것만을 개시하고, 있으나 도 7에서의 절연막(500)과 같이 제a 전극(120) 각각을 커버하도록 분할되어 형성될 수도 있다.
도 16을 참고하면, 절연막(300)상에 매트릭스 및 매트릭스에 산재한 복수의 도전 입자(410)를 포함하는 이방성 도전층(400)을 형성할 수 있다. 이방성 도전층(400)은 이방성 도전막을 절연막(300)상에 배치함으로써 형성될 수 있다. 몇몇 실시예에 의하면 이방성 도전막은 일반적으로 이방성 도전층 및 이방성 도전층에 부착된 필름을 포함하여 형성될 수 있는데, 이방성 도전막을 매트릭스가 절연막에 인접하도록 배치한 후 필름을 제거하여 도 16에서와 같이 절연막(300) 상에 이방성 도전층(400)을 형성할 수 있다.
도 17을 참고하면, 이방성 도전층(400)의 제1 기판(110)이 배치된 타면에 제2 기판(210)을 배치할 수 있다. 제2 기판(210)은 상에는 복수의 제2 전극(220)이 형성되어 있으며, 제2 기판(210) 및 복수의 제2 전극(220)은 복수의 제2 전극(220)이 제1 기판(110)과 마주보도록 배치될 수 있다. 몇몇 실시예에 의하면, 제2 기판(210)은 복수의 제2 전극(220) 각각과 복수의 제1 전극(120) 각각이 가능하면 많은 영역에서 중첩될 수 있도록, 제2 기판(210)을 정렬할 수 있다.
도 17에서와 같이 제2 기판(210)을 배치한 후, 제1 기판(110)과 제2 기판(210)에 서로 마주보는 방향으로 압력으로 가하면, 제1 전극(120) 및 제2 전극(220)이 중첩하는 영역에 배치된 도전 입자(410)가 절연막(300)에 개방부를 형성하여, 도 5에서와 같은 미세 전자 소자가 형성될 수 있다.
도 18을 참조하면, 제2 기판을(200)을 준비하고, 제2 기판(210)의 제2 전극(220)이 형성된 면 상부에 매트릭스(400)를 형성할 수도 있다. 이후, 매트릭스(400)의 제2 기판(210)이 배치된 면의 타면에, 도 14에서와 같은 제1 기판(110) 및 제1 전극(120)을 커버하는 절연막(300)을 배치할 수 있다. 제2 기판(210)은 복수의 제2 전극(220)이 제1 기판(110)과 마주보도록 배치하여 도 17과 같은 구성을 형성할 수 있다. 그리고, 제1 기판(110)과 제2 기판(210)에 서로 마주보는 방향으로 압력으로 가하면, 도전 입자(410)가 절연막(300)에 개방부를 형성하여, 도 5에서와 같은 미세 전자 소자가 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110, 1110: 제1 기판 120, 1120: 제1 전극
210, 1210: 제2 기판 220, 1220: 제2 전극
300, 500, 600, 1300: 절연막 400, 1400: 이방성 도전층
410, 1410: 도전 입자

Claims (20)

  1. 제1 기판;
    상기 제1 기판 상에 배치된 제1 전극;
    상기 제1 전극을 커버하는 절연막; 및
    상기 절연막 상에 배치된 도전 입자를 포함하는 이방성 도전층을 포함하되;
    상기 절연막은 상기 제1 전극 상에 개방부를 포함하고,
    상기 제1 전극과 상기 도전 입자는 상기 개방부를 통하여 전기적으로 연결되는 미세 전자 소자.
  2. 제1 항에 있어서,
    상기 개방부의 측벽부의 형상은 상기 도전 입자의 형상에 상응하는 미세 전자 소자.
  3. 제1 항에 있어서,
    상기 개방부는 상기 절연막에 상기 도전 입자에 의하여 인가되는 압력에 의하여 형성되는 미세 전자 소자.
  4. 제1 항에 있어서,
    상기 제1 전극과 상기 도전 입자는 상기 홀을 통하여 접촉하는 미세 전자 소자.
  5. 제1 항에 있어서,
    상기 개방부의 상기 제1 전극과 대향하는 면에서의 폭은 상기 매트릭스와 대향하는 면에서의 폭 이하인 미세 전자 소자.
  6. 제1 항에 있어서,
    상기 개방부의 측벽부의 단면은 곡선인 미세 전자 소자.
  7. 제6 항에 있어서,
    측벽부의 단면은 원호인 미세 전자 소자.
  8. 제1 항에 있어서,
    상기 이방성 도전층을 사이에 두고 상기 제1 기판과 대향하는 제2 기판; 및
    상기 제1 전극과 대향하고 중첩하며, 상기 제2 기판 상에 배치된 제2 전극을 더 포함하되,
    상기 제2 전극과 상기 도전 입자는 전기적으로 연결된 미세 전자 소자.
  9. 제1 항에 있어서,
    상기 절연막의 두께는 상기 도전 입자의 최단폭 이하인 미세 전자 소자.
  10. 제1 기판;
    상기 제1 기판의 일면에 배치된 복수의 제1 전극;
    상기 복수의 제1 전극을 커버하는 절연막; 및
    상기 절연막 상에 배치되고, 복수의 도전 입자를 포함하는 이방성 도전층을 포함하되,
    상기 절연막은 상기 복수의 제1 전극 각각의 상부의 영역에 개방부를 포함하고,
    상기 복수의 도전 입자는 상기 복수의 제1 전극 각각의 상부의 영역에 배치되고,
    상기 복수의 제1 전극과 각각은 상기 복수의 제1 전극의 각각의 상부의 영역에 배치된 상기 도전 입자와 전기적으로 연결되는 미세 전자 소자.
  11. 제10 항에 있어서,
    상기 복수의 제1 전극과 각각은 상기 복수의 제1 전극의 각각의 상부의 영역에 배치된 상기 도전 입자와 상기 개방부를 통하여 전기적으로 연결되는 미세 전자 소자.
  12. 제10 항에 있어서,
    상기 복수의 제1 전극의 각각의 상부의 영역에 배치된 상기 도전 입자는 상기 복수의 제1 전극 중 단 하나의 상기 제1 전극과 전기적으로 연결되는 미세 전자 소자.
  13. 제10 항에 있어서,
    상기 절연막은 일체로 형성되는 미세 전자 소자.
  14. 제10 항에 있어서,
    상기 이방성 도전층을 사이에 두고 상기 제1 기판과 대향하는 제2 기판; 및
    상기 복수의 제1 전극 각각과 대향하고 중첩하며, 상기 제2 기판 상에 배치된 복수의 제2 전극을 더 포함하되,
    상기 복수의 제1 전극 및 상기 복수의 제2 전극 각각이 중첩하는 영역에 배치된 상기 복수의 도전 입자 각각은 상기 복수의 제2 전극 각각과 전기적으로 연결되는 미세 전자 소자.
  15. 제 14항에 있어서,
    상기 복수의 제1 전극 각각은 제1 영역 및 제1 영역보다 좁은 폭을 갖는 제2 영역을 포함하는 미세 전자 소자.
  16. 제 15항에 있어서,
    상기 복수의 제2 전극은 상기 복수의 제1 전극 각각의 상기 제1 영역과 중첩하는 미세 전자 소자.
  17. 제 15항에 있어서,
    상기 복수의 제1 전극 중 상호 이웃하는 상기 복수의 제1 전극간의 최단 거리는 상기 복수의 제1 전극 중 한 전극의 제1 영역과 그와 인접하는 상기 제1 전극의 상기 제2 영역과의 거리이거나, 또는 상기 복수의 제2 전극 중 한 전극의 상기 제2 영역과 그와 인접하는 상기 제1 전극의 상기 제1 영역과의 거리인 미세 전자 소자.
  18. 제 14항에 있어서,
    상기 복수의 제2 전극은 복수의 행을 이루며 배치되고,
    상기 복수의 제2 전극 중 상호 이웃하는 상기 제2 전극은 상기 복수의 행 중 동일한 행에 배치되지 않는 미세 전자 소자.
  19. 제1 판 및 상기 제1 기판 하부에 형성된 제1 전극 준비하고,
    상기 제1 전극을 커버하도록 절연막을 형성하고,
    상기 절연막 하부에 매트릭스 및 상기 매트릭스 내에 배치된 도전 입자를 포함하는 이방성 도전층을 배치하고,
    상기 이방성 도전층의 하부에 상부면에 제2 전극이 형성된 제2 기판을 제1 전극과 제2 전극이 중첩하도록 배치하고,
    상기 제1 기판과 상기 제2 기판을 압착하는 배선 구조 형성 방법.
  20. 제 19항에 있어서,
    상기 제1 기판과 상기 제2 기판을 압착할 때의 압력에 의하여 상기 도전 입자는 상기 절연막에 개방부를 형성하고,
    상기 개방부를 통하여 상기 도전 입자는 상기 제1 전극과 전기적으로 연결되는 배선 구조 형성 방법.
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