KR101060936B1 - 인터커넥션 구조, 인터포저, 반도체 패키지 및 인터커넥션 구조의 제조 방법 - Google Patents

인터커넥션 구조, 인터포저, 반도체 패키지 및 인터커넥션 구조의 제조 방법 Download PDF

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Abstract

본 발명에 따른 인터커넥션 구조는 기판부의 측면에 형성되는 복수개의 측면부 및, 상기 측면부들 사이에 위치하며 상기 측면부들보다 내측에 위치하도록 형성되는 복수개의 캐비티; 및 상기 측면부 및 상기 캐비티의 표면에 형성되는 전극 패턴부;를 포함할 수 있다.

Description

인터커넥션 구조, 인터포저, 반도체 패키지 및 인터커넥션 구조의 제조 방법{interconnection structure, interposer, semiconductor package and method of manufacturing interconnection structure}
본 발명은 인터커넥션 구조, 인터포저, 반도체 패키지 및 인터커넥션 구조의 제조 방법에 관한 것으로, 보다 자세하게는 반도체 칩, 회로기판, IC 칩, 멤스(mems) 및 인터포저를 서로 전기적으로 연결하기 위한 인터커넥션 구조, 상기 구조를 포함하는 인터포저, 상기 인터포저를 포함하는 반도체 패키지 및 상기 인터커넥션 구조의 제조 방법에 관한 것이다.
반도체 산업에 있어서 기술 개발의 주요한 추세 중의 하나는 반도체 소자의 크기를 축소하는 것이다.
상기 부품들의 경박 단소화를 실현하기 위해서는 실장 부품의 개별 사이즈를 줄이는 기술과, 다수개의 개별 소자들을 원칩(one chip)화하는 SOC(System On chip) 기술 및 다수개의 개별소자들을 하나의 패키지(package)로 집적하는 SIP(System In Package) 기술 등이 필요하며, 이를 구현하기 위하여 재배선(rerouting) 또는 재배치(redistribution) 기술 등을 이용하여 구현할 수 있다.
따라서, 이러한 반도체 패키지는 전자 부품 간을 접속하는 배선을 단축할 수 있을 뿐만 아니라 고밀도 배선화를 실현할 수 있는 장점이 있다. 그리고, 전자부품의 실장으로 인해 회로기판의 표면적을 넓힐 뿐만 아니라 전기적 특성도 우수한 장점이 있다.
이때, 일반적으로 반도체 패키지의 사이에 개재되는 인터포저는 유리 에폭시 수지로 이루어진 절연성 기판을 구비하고, 절연성 기판의 한 쪽면에는 반도체 칩이 접합되는 아일랜드와 본딩 와이어에 의해서 반도체 칩의 표면상의 패드와 전기 접속되는 내부 단자가 배치되어 있다.
또, 절연성 기판의 다른 쪽면에는 실장 기판(프린트 배선판) 상의 랜드(land)(전극)와의 전기 접속을 위한 볼 형상의 외부 단자가 정렬하여 배치되어 있다.
그리고, 절연성 기판에는 그 한 쪽만과 다른 쪽면 사이를 관통하는 쓰루홀이 형성되어 있으며, 쓰루홀은 금속 재료로 가득 차 있고, 이 쓰루홀 내의 금속을 통하여, 절연성 기판의 한 쪽면상의 내부 단자와 다른 쪽면상의 외부 단자가 전기적으로 접속되는 것이다.
그러나, 최근에 점차 반도체 패키지에서 사이즈의 축소로 인해서 미세 피치한 전기적인 연결이 요구되고 있으며, 이러한 문제점을 해결할 기술들이 요구되고 있다.
본 발명은 상술된 종래 기술의 문제를 해결하기 위한 것으로, 그 목적은 전극 패턴부가 서로 지그재그하게 위치하는 측면부와 캐비티에 각각 형성되어 미세 피치로 전기적인 연결이 가능한 인터커넥션 구조, 상기 인터커넥션 구조를 포함하는 인터포저, 반도체 패키지 및 그 인터커넥션 구조의 제조 방법을 제공하는 데 있다.
본 발명에 따른 인터커넥션 구조는 기판부의 측면에 형성되는 복수개의 측면부 및, 상기 측면부들 사이에 위치하며 상기 측면부들보다 내측에 위치하도록 형성되는 복수개의 캐비티; 및 상기 측면부 및 상기 캐비티의 표면에 형성되는 전극 패턴부;를 포함할 수 있다.
또한, 본 발명에 따른 인터커넥션 구조의 상기 캐비티의 표면은 상기 측면부의 표면과 평행하게 형성되는 것을 특징으로 할 수 있다.
또한, 본 발명에 따른 인터커넥션 구조의 상기 기판부는 상면과 저면이 서로 다른 면적으로 형성되는 것을 특징으로 할 수 있다.
한편, 본 발명에 따른 인터포저는 측면에 형성되는 복수개의 측면부 및, 상기 측면부들 사이에 위치하며 상기 측면부들보다 내측에 위치하도록 형성되는 복수개의 캐비티가 구비되는 기판부; 및 상기 측면부 및 상기 캐비티의 표면에 형성되어 회로기판과 반도체 칩을 서로 전기적으로 연결하는 전극 패턴부;를 포함할 수 있다.
또한, 본 발명에 따른 인터포저의 상기 캐비티의 표면은 상기 측면부의 표면과 평행하게 형성되는 것을 특징으로 할 수 있다.
또한, 본 발명에 따른 인터포저의 상기 기판부는 상면과 저면이 서로 다른 면적으로 형성되는 것을 특징으로 할 수 있다.
한편, 본 발명에 따른 반도체 패키지는 일면에 전극부가 형성되는 반도체 칩; 상기 반도체 칩과 전기적으로 연결되는 회로기판; 및 측면에 형성되는 복수개의 측면부 및, 상기 측면부들 사이에 위치하며 상기 측면부들보다 내측에 위치하도록 형성되는 복수개의 캐비티가 구비되는 기판부 및, 상기 측면부 및 상기 캐비티의 표면에 형성되어 상기 회로기판과 상기 반도체 칩을 서로 전기적으로 연결하는 전극 패턴부를 구비하는 인터포저;를 포함할 수 있다.
또한, 본 발명에 따른 반도체 패키지의 상기 캐비티의 표면은 상기 측면부의 표면과 평행하게 형성되는 것을 특징으로 할 수 있다.
또한, 본 발명에 따른 반도체 패키지의 상기 기판부는 상면과 저면이 서로 다른 면적으로 형성되는 것을 특징으로 할 수 있다.
한편, 본 발명에 따른 인터커넥션 구조의 제조 방법은 기판부의 상부에 식각용 패시베이션 층을 형성시키는 단계; 상기 기판부에 에칭 공정을 통해서 측면부 및, 상기 측면부들 사이에 위치하고 상기 측면부들보다 내측에 위치하도록 형성되는 캐비티를 형성시키는 단계; 및 상기 측면부와 상기 캐비티 상에 전극 패턴부를 형성시키는 단계;를 포함할 수 있다.
또한, 본 발명에 따른 인터커넥션 구조의 제조 방법의 상기 기판부는 회로기판, 반도체 칩, 멤스(mems), IC 소자 및 인터포저 중에 하나인 것을 특징으로 할 수 있다.
본 발명에 따른 인터커넥션 구조, 인터포저, 반도체 패키지 및 상기 인터커넥션 구조의 제조 방법은 전극 패턴부가 서로 지그재그 방식으로 형성된 측면부 및 캐비티의 표면에 각각 형성되어 회로기판과 반도체 칩을 서로 전기적으로 연결할 때에 미세 피치가 가능하다는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2는 도 1의 반도체 패키지에 실장되는 반도체 칩을 설명하기 위한 단면도이다.
도 3 내지 도 5는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 평면도와 단면도들이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 개략적인 사시도이다.
본 발명에 따른 인터커넥션 구조, 인터포저, 반도체 패키지 및 인터커넥션 구조의 제조 방법은 도 1 내지 도 6을 참조하여 좀 더 구체적으로 설명한다. 이하에서는 도면을 참조하여 본 발명의 구체적인 실시예를 상세하게 설명한다.
다만, 본 발명의 사상은 제시되는 실시예에 제한되지 아니하고, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서 다른 구성요소를 추가, 변경, 삭제 등을 통하여, 퇴보적인 다른 발명이나 본 발명 사상의 범위 내에 포함되는 다른 실시예를 용이하게 제안할 수 있을 것이나, 이 또한 본원 발명 사상 범위 내에 포함된다고 할 것이다.
또한, 각 실시예의 도면에 나타나는 동일 또는 유사한 사상의 범위 내의 기능이 동일한 구성요소는 동일 또는 유사한 참조부호를 사용하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이고, 도 2는 도 1의 반도체 패키지에 실장되는 반도체 칩을 설명하기 위한 단면도이다.
도 1 및 도 2를 참조하면, 반도체 패키지(100)는 회로 기판(110), 반도체 칩(120) 및 인터포저(130)를 포함할 수 있다.
회로 기판(110)은 인터포저(130)와 전기적으로 연결되기 위한 패드부가 인터포저(130)와 접촉되는 접촉면에 형성될 수 있으며, 상기 패드부와 전기적으로 연결되기 위한 비아부(116)가 다수개 형성될 수 있다.
이때, 회로 기판(110)에는 인터포저(130)를 내측에 수용하기 위한 수용홈이 마련될 수도 있으며, 이러한 홈을 형성하는 방법은 드라이 에칭(dry etching) 또는 웨트 에칭(wet etching) 방법 등을 사용할 수도 있다.
여기서, 비아부(116)는 패드부가 외부로 노출되도록 비아 홀이 형성된 이후에 그 내부에 도전성 물질을 충진하여 형성시킬 수 있으며, 회로 기판(110)의 표면에 형성되는 회로 패턴과 전기적으로 연결될 수 있다.
반도체 칩(120)은 인터포저(130)의 반대 측면에 위치하여 인터포저(130)의 볼 형상의 외부 단자(138)와 전기적으로 연결되게 된다. 이때, 반도체 칩(120)은 기판 웨이퍼에 다수개가 형성되도록 제조될 수도 있다.
이때, 반도체 칩(120)에 비아 홀을 형성시키는 방법은 공지된 방법으로 천공할 수 있으며, 이산화탄소를 사용하는 레이저 드릴링 방법등이 사용될 수도 있다.
인터포저(130)는 앞서 설명한 바와 같이, 회로기판(110)과 반도체 칩(120) 사이에 위치하여 회로기판(110)과 반도체 칩(120)을 서로 전기적으로 연결시키는 역할을 한다.
이때, 인터포저(130)는 상면(132c)과 측면(132b) 및 저면(132a)을 포함할 수 있다. 여기서, 상면(132c)과 저면(132a)은 서로 평행하게 위치하도록 형성될 수 있는데, 상면(132c)이 저면(132a)보다 그 면적이 작게 형성될 수 있다. 그리고, 측면(132b)은 상면(132c)과 저면(132a)을 잇는 면을 의미하는 데, 상기의 구조에 의해서 페이퍼 진 형상이 될 수 있다.
인터포저(130)는 표면을 따라 형성되는 절연층과 절연층 내부에 코어로 이뤄질 수 있다. 이때, 절연층은 전극 패턴부(140), 솔더 볼(150) 및 코어의 열팽창 계수의 차이를 보상하기 위해 적용된 기계적으로 합치하는 층일 수 있다. 그리고, 절연층은 유전층 또는 패시베이션층과 같은 하나 이상의 층을 포함할 수 있다.
그리고, 인터포저(130)의 저면에는 커버판이 부착될 수도 있는 데, 구체적으로 투명 에폭시층과 같은 접착제 등을 이용해서 투명 재질의 커버판을 부착시킬 수 있다. 그러나, 이러한 커버판은 생략되도록 설계되는 것도 가능하다.
또한, 인터포저(130)는 측면(132b)의 표면과 동일한 측면부(134) 및 상기 측면부(134)로부터 내측으로 들어가도록 형성되는 캐비티(136)를 구비할 수 있다.
이때, 캐비티(136)는 측면부(134)와 높이가 서로 다르며, 측면부(134)와 서로 지그재그한 방식으로 인터포저(130)의 측면(132b)에 형성되게 된다.
여기서, 캐비티(136)와 측면부(134)의 형상을 제조하는 공정은 화학적인 에칭을 통해서 간단하게 제조할 수 있다.
또한, 전극 패턴부(140)는 인터포저(130)의 일면에 형성되는 데, 재배선 도금에 의해서 패턴 형상으로 형성될 수 있다. 여기서, 패턴 형상이란 전기적으로 연결하기 위하여 형성되는 회로 배선과 같은 형상을 의미할 수 있다.
그리고, 전극 패턴부(140)는 인터포저(130)의 측면(132b)으로부터 상면(132c)까지 연장되도록 형성될 수 있다. 인터포저(130)의 상면(132c)에 형성되는 전극 패턴부(140)의 일단부에는 솔더 볼(150)이 각각 형성될 수 있다.
솔더 볼(150)은 ACF 인게이지먼트에 적합한 콘택트로 대치되거나 볼 그리드 어레이 콘택트를 포함할 수도 있다.
여기서, 전극 패턴부(140)가 인터포저(130)의 측면에 일반적으로 형성되는 경우에 그 사이 사이에 간격이 떨어지지 않으면 서로 전기적인 통전이 이뤄지기 때문에 쇼트가 발생될 수 있으므로 일정 거리 이상 이격되도록 설계하게 되는 것이다.
그러나, 본 실시예에서는 캐비티(136)와 측면부(134)가 서로 높이가 다르게 형성되며, 지그재그 방식으로 위치하기 때문에 일정 거리 이상 이격되도록 설계하지 않더라도 각 구성의 높이 차에 의해서 서로 전기가 통전되는 문제점을 해결할 수 있으므로 미세 피치가 구현될 수 있으며, 이러한 미세 피치를 구현하는 방법이 간단하게 에칭 공정을 통해서 실현되므로 보다 경제적이다.
또한, 본 실시예는 전극 패턴부(140)가 측면에 형성되는 사이드 월(side wall)방식이므로 그 공정 비용이 절감되는 효과가 있다.
그러나, 인터포저(130)는 생략될 수 있다. 따라서, 이러한 인터포저(130)가 생략될 때에는 복수개의 측면부(134) 및, 상기 측면부(134)들 사이에 위치하며 상기 측면부(134)들보다 내측에 위치하도록 형성되는 복수개의 캐비티(136) 및, 측면부(134)와 캐비티(136)의 표면에 형성되는 전극 패턴부(140)를 포함하는 상기 인터커넥션 구조가 반도체 칩, 회로기판 및 멤스 등에서 적어도 하나에 형성되는 것도 가능하다.
도 3 내지 도 5는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 평면도와 단면도들이다.
도 3 내지 도 5를 참조하면, 우선, 반도체 패키지의 제조 방법은 인터포저(130)의 상부에 식각용 패시베이션층(10)을 형성시키는 단계를 포함할 수 있다.
여기서, 반도체 패키지를 전기적으로 연결하는 것이 인터포저로 한정되는 것이 아니라, 앞서 언급된 인터커넥션 구조가 인터포저가 아닌 회로기판, 반도체 칩, IC 칩, 멤스 등에 형성되는 것도 가능하다.
이때, 식각용 패시베이션층(10)은 인터포저(130)의 상부에서 측면부(134)를 형성시키는 부분보다 캐비티(136)를 형성시키는 부분이 더 넓은 범위로 개방되도록 그 형상이 형성될 수 있다.
그리고, 인터포저(130)에는 에칭 공정을 통해서 측면부(134)와 상기 측면부(134)들 사이에 캐비티(136)를 형성시킬 수 있다.
이때, 에칭 공정 시에 인터포저(130)의 결정 방향을 따라 식각되어 그 측면(132b)이 페이퍼진 형상으로 형성될 수 있다.
그리고, 도 5에서 도시된 바와 같이, 상기 측면부(134)와 상기 캐비티(136) 상에 전극 패턴부(140)를 형성시킬 수 있다. 여기서, 전극 패턴부(140)는 인터포저(130)의 저면으로부터 상면까지 연장되는 형상이다.
이때, 전극 패턴부(140)를 형성시키는 단계는 이에 한정되지 않으며, 인터포저(130)에 전극 패턴부(140)를 먼저 형성시키고, 상기 인터포저(130)에 상기 회로 기판을 접착시키는 것을 특징으로 할 수 있다.
그리고, 상기에서 언급한 바와 같이, 인터포저(130)를 통해서 회로기판(110)과 반도체 칩(120)을 서로 전기적으로 연결시킬 수 있다.
도 6은 본 발명의 다른 실시예에 따른 인터커넥션 구조의 제조 방법을 설명하기 위한 개략적인 사시도이다.
여기서, 인터커넥션 구조의 제조 방법은 앞서 설명한 바와 실질적으로 동일하므로 중복되는 부분의 설명은 생략하기로 한다.
도 6을 참조하면, 상기 전극 패턴부(240)를 형성시키는 단계는 멤스(MEMS)나 아이에스엠(ISM)과 같은 외부의 디바이스(210)에 접착시킨 이후에 상기 인터포저(230)와 상기 디바이스(210)에 상기 전극 패턴부(240)를 함께 형성시키는 것을 특징으로 할 수 있다.
따라서, 본 실시예에 따른 반도체 패키지의 제조 방법은 에칭 공정을 통해서 지그재그 방식으로 위치하는 캐비티 및 측면부를 간단하게 제조할 수 있으므로 보다 경제적일 수 있다.
100.... 반도체 패키지 110.... 회로 기판
120.... 반도체 칩 130.... 인터포저
132a, 132b, 132c.... 저면, 측면, 상면
134.... 측면부 136.... 캐비티
138.... 외부 단자 140.... 전극 패턴부
150.... 솔더 볼

Claims (11)

  1. 기판부의 측면에 형성되는 복수개의 측면부 및, 상기 측면부들 사이에 위치하며 상기 측면부들보다 내측에 위치하도록 형성되는 복수개의 캐비티; 및
    상기 측면부 및 상기 캐비티의 표면에 형성되는 전극 패턴부;를 포함하는 인터커넥션 구조.
  2. 제1항에 있어서,
    상기 캐비티의 표면은 상기 측면부의 표면과 평행하게 형성되는 것을 특징으로 하는 인터커넥션 구조.
  3. 제1항에 있어서
    상기 기판부는,
    상면과 저면이 서로 다른 면적으로 형성되는 것을 특징으로 하는 인터커넥션 구조.
  4. 측면에 형성되는 복수개의 측면부 및, 상기 측면부들 사이에 위치하며 상기 측면부들보다 내측에 위치하도록 형성되는 복수개의 캐비티가 구비되는 기판부; 및
    상기 측면부 및 상기 캐비티의 표면에 형성되어 회로기판과 반도체 칩을 서로 전기적으로 연결하는 전극 패턴부;
    를 포함하는 인터포저.
  5. 제4항에 있어서,
    상기 캐비티의 표면은 상기 측면부의 표면과 평행하게 형성되는 것을 특징으로 하는 인터포저.
  6. 제4항에 있어서,
    상기 기판부는,
    상면과 저면이 서로 다른 면적으로 형성되는 것을 특징으로 하는 인터포저.
  7. 일면에 전극부가 형성되는 반도체 칩;
    상기 반도체 칩과 전기적으로 연결되는 회로기판; 및
    측면에 형성되는 복수개의 측면부와 상기 측면부들 사이에 위치하며 상기 측면부들보다 내측에 위치하도록 형성되는 복수개의 캐비티가 구비되는 기판부, 및 상기 측면부 및 상기 캐비티의 표면에 형성되어 상기 회로기판과 상기 반도체 칩을 서로 전기적으로 연결하는 전극 패턴부를 구비하는 인터포저;
    를 포함하는 반도체 패키지.
  8. 제7항에 있어서,
    상기 캐비티의 표면은 상기 측면부의 표면과 평행하게 형성되는 것을 특징으로 하는 반도체 패키지.
  9. 제7항에 있어서,
    상기 기판부는,
    상면과 저면이 서로 다른 면적으로 형성되는 것을 특징으로 하는 반도체 패키지.
  10. 기판부의 상부에 식각용 패시베이션 층을 형성시키는 단계;
    상기 기판부의 측면에 에칭 공정을 통해서 측면부, 및 상기 측면부들 사이 위치하고 상기 측면부들보다 내측에 위치하도록 형성되는 캐비티를 형성시키는 단계; 및
    상기 측면부와 상기 캐비티 상에 전극 패턴부를 형성시키는 단계;
    를 포함하는 인터커넥션 구조의 제조 방법.
  11. 제10항에 있어서,
    상기 기판부는 회로기판, 반도체 칩, 멤스(mems), IC 소자 및 인터포저 중에 하나인 것을 특징으로 하는 인터커넥션 구조의 제조 방법.
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