KR102432339B1 - 경사 전극을 이용한 인터포저 및 그 제조 방법 - Google Patents

경사 전극을 이용한 인터포저 및 그 제조 방법 Download PDF

Info

Publication number
KR102432339B1
KR102432339B1 KR1020190148505A KR20190148505A KR102432339B1 KR 102432339 B1 KR102432339 B1 KR 102432339B1 KR 1020190148505 A KR1020190148505 A KR 1020190148505A KR 20190148505 A KR20190148505 A KR 20190148505A KR 102432339 B1 KR102432339 B1 KR 102432339B1
Authority
KR
South Korea
Prior art keywords
plate
interposer
electrode
layer
inclined surfaces
Prior art date
Application number
KR1020190148505A
Other languages
English (en)
Other versions
KR20210060929A (ko
Inventor
김대선
이종진
Original Assignee
한국전자통신연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국전자통신연구원 filed Critical 한국전자통신연구원
Priority to KR1020190148505A priority Critical patent/KR102432339B1/ko
Priority to US17/068,600 priority patent/US20210153354A1/en
Publication of KR20210060929A publication Critical patent/KR20210060929A/ko
Application granted granted Critical
Publication of KR102432339B1 publication Critical patent/KR102432339B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/10378—Interposers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Structure Of Printed Boards (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Abstract

경사 전극을 이용한 인터포저 및 그 제조 방법이 개시된다. 일 실시예에 따른 인터포저는, 상부가 위치하는 제1 레이어와 하부가 위치하는 제2 레이어 사이에 적어도 하나 이상의 경사면이 형성된 제1 플레이트와, 상기 제1 레이어를 따라 형성되는 상부와, 상기 제1 플레이트의 상부, 상기 적어도 하나 이상의 경사면 및 상기 제2 레이어를 따라 연장되어 형성되는 하부를 포함하는 제2 플레이트와, 상기 제1 플레이트의 상부, 상기 적어도 하나 이상의 경사면 및 상기 제2 플레이트의 하부를 따라 형성되는 적어도 하나 이상의 전극을 포함하고, 상기 적어도 하나 이상의 전극은, 상기 제1 플레이트의 상부를 따라 형성되는 부분 및 상기 제2 플레이트의 하부를 따라 형성되는 부분이 노출될 수 있다.

Description

경사 전극을 이용한 인터포저 및 그 제조 방법{INTERPOSER USING INCLINED ELECTRODE AND MANUFACTURING METHOD THEREOF}
아래 실시예들은 경사 전극을 이용한 인터포저 및 그 제조 방법에 관한 것이다.
데이터센터, 통신 기지국 등은 시설 투자 및 냉방비 등의 운영비 절감을 위해 통신 시스템의 고속화 및 고집적화를 요구한다. 통신 시스템의 고속화 및 고집적화에 따른 광부품의 소형화 및 집적화는 기존의 시스템 프런트 패널 실장 방식에서 시스템 보드 표면에 실장하는 온-보드(On-board)형 광부품 구조로 전환되었다. 온-보드형 광부품 구조를 통한 광부품의 소형화 및 집적화는 시스템 입출력 포트의 밀도를 증가시키고 방열 특성을 개선하는 방식으로 진화하고 있다.
기존의 광부품은 고속 신호 전달을 위해 2차원 평면상에서 전도성 와이어로 연결하는 방법을 많이 사용하고 있다. 하지만, 와이어를 이용한 전기적 연결은 고속 신호의 전송에 있어 제한적이며 집적화, 소형화에 적합하지 않은 방법이다. 이를 개선하기 위해 해외 광부품 선도 기업들은 기판에 관통전극(through via)을 구비한 인터포저(interposer)를 적용하여 광부품을 적층할 수 있는 기술을 개발하고 있다.
관통전극을 구비한 인터포저는 실리콘 혹은 유리 재질의 기판에 반도체 식각, 레이저 가공 등을 활용하여 기판 관통 홀을 형성하고 전도성 물질을 충진하는 방법을 주로 사용하여 제작된다. 고속 신호전달을 위한 고주파 특성과 전극 집적도는 관통 전극의 직경이 작을수록 유리하지만 이는 관통 홀 가공 특성상 기판의 두께가 두꺼울수록 관통전극의 직경이 커져야 하는 물리적 한계 상황이 존재한다. 또한, 도금 등 관통 홀을 전도성 물질로 충진하는 공정의 경우에 관통 홀의 깊이가 깊을 수록, 관통 홀 직경이 작을 수록 전도성 충진 재료가 빈 공간 없이 균일하게 채우는 공정 난이도가 증가하여 제조 단가가 상승한다.
실시예들은 관통전극 없이 플레이트의 상부와 하부를 경사면을 통해 연결하는 전극을 형성함으로써, 기판의 두께에 따라 관통 전극의 직경과 형상에 제약을 받는 인터포저 제작 공정 난이도를 크게 낮추는 기술을 제공할 수 있다.
일 실시예에 따른 인터포저는, 상부가 위치하는 제1 레이어와 하부가 위치하는 제2 레이어 사이에 적어도 하나 이상의 경사면이 형성된 제1 플레이트와, 상기 제1 레이어를 따라 형성되는 상부와, 상기 제1 플레이트의 상부, 상기 적어도 하나 이상의 경사면 및 상기 제2 레이어를 따라 연장되어 형성되는 하부를 포함하는 제2 플레이트와, 상기 제1 플레이트의 상부, 상기 적어도 하나 이상의 경사면 및 상기 제2 플레이트의 하부를 따라 형성되는 적어도 하나 이상의 전극을 포함하고, 상기 적어도 하나 이상의 전극은, 상기 제1 플레이트의 상부를 따라 형성되는 부분 및 상기 제2 플레이트의 하부를 따라 형성되는 부분이 노출될 수 있다.
상기 제1 플레이트는, 연속하는 경사면이 각각 다른 경사 방향을 가지는 복수의 경사면들이 상기 제1 레이어와 상기 제2 레이어 사이에 형성될 수 있다.
상기 제1 플레이트는, 상기 제1 플레이트의 상부에서 경사가 시작되는 지점이 각각 다른 복수의 경사면들이 상기 제1 레이어와 상기 제2 레이어 사이에 병렬적으로 형성될 수 있다.
상기 적어도 하나 이상의 전극은, 상기 제1 플레이트의 상부를 따라 형성되는 부분과 상기 적어도 제2 플레이트의 하부를 따라 형성되는 부분의 길이가 각각 다를 수 있다.
상기 적어도 하나 이상의 전극은, 상기 제1 플레이트의 상부, 상기 적어도 하나 이상의 경사면 및 상기 제2 플레이트의 하부를 따라 직선, 사선 또는 곡선 형태의 패턴으로 형성될 수 있다.
일 실시예에 따른 인터포저 제조 방법은, 제1 플레이트의 상부에 제1 레이어에서 제2 레이어까지의 단차를 가지는 적어도 하나 이상의 경사면을 형성하는 단계와, 상기 제1 레이어에 위치하는 상기 제1 플레이트의 제1 영역, 상기 적어도 하나 이상의 경사면 및 상기 제2 레이어에 위치하는 상기 제1 플레이트의 제2 영역에 연속하여 밀착되도록 적어도 하나 이상의 전극을 형성하는 단계와, 상기 제1 플레이트의 상부 및 상기 적어도 하나 이상의 전극이 포함되도록 제2 플레이트를 형성하는 단계와, 상기 제2 플레이트의 상부를 상기 제1 레이어까지 연마하는 단계와, 상기 제1 플레이트의 하부를 상기 제2 레이어까지 연마하는 단계를 포함한다.
상기 적어도 하나 이상의 경사면을 형성하는 단계는, 상기 제1 플레이트의 상부에 상기 제1 레이어에서 상기 제2 레이어까지의 단차를 가지고, 연속하는 경사면이 각각 다른 경사 방향을 가지는 복수의 경사면들을 형성하는 단계를 포함할 수 있다.
상기 적어도 하나 이상의 경사면을 형성하는 단계는, 상기 제1 플레이트의 상부에 상기 제1 레이어에서 상기 제2 레이어까지의 단차를 가지고, 상기 제1 플레이트의 상부에서 경사가 시작되는 지점이 각각 다른 복수의 경사면들을 병렬적으로 형성하는 단계를 포함할 수 있다.
상기 적어도 하나 이상의 전극을 형성하는 단계는, 상기 제1 영역에 형성되는 부분과 상기 제2 영역에 형성되는 부분의 길이를 각각 다르게하여 상기 적어도 하나 이상의 전극을 형성하는 단계를 포함할 수 있다.
상기 적어도 하나 이상의 전극을 형성하는 단계는, 상기 제1 영역, 상기 적어도 하나 이상의 경사면 및 상기 제2 영역에 연속하여 직선, 사선, 또는 곡선 형태의 패턴으로 상기 적어도 하나 이상의 전극을 형성하는 단계를 포함할 수 있다.
도 1은 일 실시예에 따른 인터포저를 나타낸 사시도이다.
도 2는 도 1의 인터포저를 나타낸 측면도이다.
도 3은 도 1에 도시된 제1 플레이트의 측면도이다.
도 4는 도 1에 도시된 제2 플레이트의 측면도이다.
도 5는 인터포저의 제조 방법을 설명하기 위한 순서도이다.
도 6 내지 도 11은 인터포저의 제조 방법을 설명하기 위한 도면이다.
도 12 내지 도 17은 인터포저의 다른 실시예들을 설명하기 위한 도면이다.
이하에서, 첨부된 도면을 참조하여 실시예들을 상세하게 설명한다. 그러나, 실시예들에는 다양한 변경이 가해질 수 있어서 특허출원의 권리 범위가 이러한 실시예들에 의해 제한되거나 한정되는 것은 아니다. 실시예들에 대한 모든 변경, 균등물 내지 대체물이 권리 범위에 포함되는 것으로 이해되어야 한다.
실시예에서 사용한 용어는 단지 설명을 목적으로 사용된 것으로, 한정하려는 의도로 해석되어서는 안된다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
제1 또는 제2 등의 용어가 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성요소들은 용어들에 의해서 한정되어서는 안 된다. 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만, 예를 들어 실시예의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
또한, 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 실시예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 실시예의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 1은 일 실시예에 따른 인터포저를 나타낸 사시도이고, 도 2는 도 1의 인터포저를 나타낸 측면도이고, 도 3은 도 1에 도시된 제1 플레이트의 측면도이고, 도 4는 도 1에 도시된 제2 플레이트의 측면도이다.
인터포저(10)는 제1 플레이트(100), 제2 플레이트(200), 및 적어도 하나 이상의 전극(300)을 포함한다.
인터포저(10)는 관통전극(through via) 없이 기판 내의 경사면을 따라 형성되는 전극을 통해 기판의 상부와 하부를 전기적으로 연결할 수 있다. 인터포저(10)는 기판의 두께에 따라 관통 전극의 직경과 형상에 제약을 받는 기존 인터포저의 제작 공정 난이도를 크게 낮출 수 있다.
제1 플레이트(100)는 제1 플레이트(100)의 상부(110)가 위치하는 제1 레이어(layer 1)와 제1 플레이트(100)의 하부(130)가 위치하는 제2 레이어(layer 2) 사이에 적어도 하나 이상의 경사면(150)이 형성될 수 있다. 예를 들어, 제1 플레이트(100)는 실리콘 웨이퍼, 유리, 사파이어, 세라믹 등으로 구현될 수 있다.
제1 플레이트(100)는 연속하는 경사면이 각각 다른 경사 방향을 가지는 복수의 경사면들이 제1 레이어(layer 1)와 제2 레이어(layer 2) 사이에 형성될 수 있다. 이에 관한 상세한 내용은 도 14 및 도 15에서 설명하기로 한다.
제1 플레이트(100)는 제1 플레이트(100)의 상부(110)에서 경사가 시작되는 지점이 각각 다른 복수의 경사면들이 병렬적으로 형성될 수 있다. 이에 관한 상세한 내용은 도 16 및 도 17에서 설명하기로 한다.
제2 플레이트(200)는 제1 레이어(layer 1)를 따라 형성되는 상부(210)를 포함할 수 있다. 제2 플레이트(200)는 제1 플레이트(100)의 상부(110), 적어도 하나 이상의 경사면(150) 및 제2 레이어(layer 2)를 따라 연장되어 형성되는 하부(230)를 포함할 수 있다. 예를 들어, 제2 플레이트(200)는 실리콘 웨이퍼, 유리, 경화성 유리 수지, 사파이어, 세라믹 기판 등으로 구현될 수 있다.
적어도 하나 이상의 전극(300)은 제1 플레이트(100)의 상부(110), 적어도 하나 이상의 경사면(150) 및 제2 플레이트(200)의 하부(230)를 따라 형성될 수 있다. 예를 들어, 적어도 하나 이상의 전극(300)은 제1 플레이트(100)의 상부(110)를 따라 형성되는 부분(310)과 제2 플레이트(200)의 하부(230)를 따라 형성되는 부분(330)의 길이가 각각 다르게 형성될 수 있다. 이에 관한 상세한 내용은 도 12 및 도 13에서 설명하기로 한다. 다른 예를 들어, 적어도 하나 이상의 전극(300)은 제1 플레이트(100)의 상부(110), 적어도 하나 이상의 경사면(150) 및 제2 플레이트(200)의 하부(230)를 따라 직선, 사선 또는 곡선 형태의 패턴으로 형성될 수 있다.
도 5는 인터포저의 제조 방법을 설명하기 위한 순서도이고, 도 6 내지 도 11은 인터포저의 제조 방법을 설명하기 위한 도면이다.
도 6을 참조하면, 인터포저(10)를 제조하기 위하여, 제1 플레이트(100)를 준비할 수 있다(510).
도 7을 참조하면, 제1 플레이트(100)의 상부(110)에 제1 레이어(layer 1)에서 제2 레이어(layer 2)까지의 단차를 가지는 적어도 하나 이상의 경사면(150)을 형성할 수 있다(520). 예를 들어, 단계 520은 photo mask 공정으로 구현될 수 있다. 제1 플레이트(100)의 상부(110)에 제1 레이어(layer 1)에서 제2 레이어(layer 2)까지의 단차를 가지고, 연속하는 경사면이 각각 다른 경사 방향을 가지는 복수의 경사면들을 형성할 수 있다. 다른 예를 들어, 제1 플레이트(100)의 상부(110)에 제1 레이어(layer 1)에서 제2 레이어(layer 2)까지의 단차를 가지고, 제1 플레이트(100)의 상부(110)에서 경사가 시작되는 지점이 각각 다른 복수의 경사면들을 병렬적으로 형성할 수 있다.
도 8을 참조하면, 제1 레이어(layer 1)에 위치하는 제1 플레이트(100)의 제1 영역(111), 적어도 하나 이상의 경사면(150) 및 제2 레이어(layer 2)에 위치하는 제1 플레이트(100)의 제2 영역(115)에 연속하여 밀착되도록 적어도 하나 이상의 전극(300)을 형성할 수 있다(530). 즉, 제1 플레이트(100)의 상부(110)는 제1 영역(111), 적어도 하나 이상의 경사면(150) 및 제2 영역(115)을 모두 포함하는 부분일 수 있다. 예를 들어, 단계 530은 photo mask 공정으로 구현될 수 있다. 제1 영역(111)에 형성되는 부분과 제2 영역(115)에 형성되는 부분의 길이를 각각 다르게하여 적어도 하나 이상의 전극(300)을 형성할 수 있다. 다른 예를 들어, 제1 영역(111), 적어도 하나 이상의 경사면(150) 및 제2 영역(115)에 연속하여 직선, 사선, 또는 곡선 형태의 패턴으로 적어도 하나 이상의 전극(300)을 형성할 수 있다.
도 9를 참조하면, 제1 플레이트(100)의 상부(110) 및 적어도 하나 이상의 전극(300)이 포함되도록 제2 플레이트(200)를 형성할 수 있다(540). 예를 들어, 제2 플레이트(200)는 경화성 유리 수지로 구현될 수 있다. 즉, 적어도 하나 이상의 전극(300)이 형성된 제1 플레이트(100)의 상부(110)에 경화성 유리 수지를 도포함으로써, 제1 플레이트(100) 및 제2 플레이트(200)는 적어도 하나 이상의 전극(300)을 지지할 수 있는 기판 역할을 할 수 있다.
도 10을 참조하면, 제2 플레이트(200)의 상부(210)를 제1 레이어(layer 1)까지 연마할 수 있다(550). 이때, 적어도 하나 이상의 전극(300)은 제1 플레이트(100)의 상부(110)를 따라 형성되는 부분(310)이 노출될 수 있다.
도 11을 참조하면, 제1 플레이트(100)의 하부(130)를 제2 레이어(layer 2)까지 연마할 수 있다(560). 이때, 적어도 하나 이상의 전극(300)은 제2 플레이트(200)의 하부(230)를 따라 형성되는 부분(330)이 노출될 수 있다.
상술한 인터포저(10) 제조 방법을 통해 기존에 기판의 상부와 하부를 관통하는 홀을 형성하고 전도성 물질을 충진 하던 관통형 전극 구조와 공정 방식을 개선할 수 있다. 즉, 기존 관통 전극 방식의 인터포저를 제조하는 일반적인 공정은 a) 관통 홀 제작(photo mask 1), b) 관통 전극 충진, c) 상면 및 하면 표면 연마, d) 상부 전극 제작(photo mask 2), 및 e) 하부 전극 제작(photo mask 3)로, photo mask 공정이 3단계가 필요하다.
하지만, 예를 들어 인터포저(10)는 단계 520 및 530을 통한 제조 방법으로 photo mask 공정이 2단계로 줄어들 수 있다. 특히, 단계 520은 기판 재료에 따라 대량 생산이 가능한 고온 몰딩에 의한 성형으로도 제작이 가능하여 photo mask 공정을 더욱 간소화할 수 있다.
도 12 내지 도 17은 인터포저의 다른 실시예들을 설명하기 위한 도면이다.
도 12 및 도 13을 참조하면, 인터포저(10)는 적어도 하나 이상의 전극(300) 중에서 제1 플레이트(100)의 상부(110)를 따라 형성되는 부분(310)과 제2 플레이트(200)의 하부(230)를 따라 형성되는 부분(330)의 길이가 각각 다르게 형성될 수 있다.
도 14 및 도 15를 참조하면, 인터포저(10)는 제1 플레이트(100)의 연속하는 경사면이 각각 다른 경사 방향을 가지는 복수의 경사면들(150-1 및 150-2)을 포함할 수 있다.
도 16 및 도 17을 참조하면, 인터포저(10)는 제1 플레이트(100)의 상부에서 경사가 시작되는 지점(1610 및 1630)이 각각 다른 복수의 경사면들(150a 및 150b)이 병렬적으로 형성될 수 있다. 인터포저(10)는 복수의 경사면들(150a 및 150b)을 따라 형성되는 복수의 전극들(300a 및 300b)를 포함할 수 있다.
이 외에도, 인터포저(10)는 곡선 형태의 전극 배선 구조 및 복잡한 배선 구조를 적층형으로 연결하기 위해 복수개의 인터포저(10)들이 적층된 형태로 구현될 수 있다. 하지만, 인터포저(10)의 다른 실시예들은 이에 한정되지 않는다.
인터포저(10)는 기존에 고속 신호연결을 위한 관통전극(through via)의 미세 전극 구현에 있어 기판 두께에 따른 관통 홀 제작(Via hole drilling)과 전극 충진(Via filling) 공정 등의 소요 시간과 물리적 한계점을 개선할 수 있다. 인터포저(10)는 기판에 경사면을 가공하고 경사면의 전극을 상부와 하부면의 전극과 함께 2차원 반도체 공정으로 동시에 제작하여 전기적으로 연결함으로써 기판 두께에 따른 제작 소요시간의 문제점을 해결하고 미세 전극 구현의 물리적 한계를 극복할 수 있다.
이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기를 기초로 다양한 기술적 수정 및 변형을 적용할 수 있다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 청구범위의 범위에 속한다.

Claims (10)

  1. 상면과 하면 사이에 적어도 하나 이상의 경사면이 형성된 제1 플레이트;
    상면과 하면 사이에 상기 제1 플레이트에 형성된 적어도 하나 이상의 경사면과 상응하는 경사면이 형성된 제2 플레이트; 및
    상기 제1 플레이트의 상면, 상기 적어도 하나 이상의 경사면, 및 상기 제2 플레이트의 하면을 따라 형성되는 적어도 하나 이상의 전극
    을 포함하고,
    상기 적어도 하나 이상의 전극은,
    상기 제1 플레이트의 상면을 따라 형성되는 부분 및 상기 제2 플레이트의 하면을 따라 형성되는 부분이 노출되는 인터포저.
  2. 제1항에 있어서,
    상기 제1 플레이트는,
    각각 다른 경사 방향을 가지는 복수의 경사면들이 상기 제1 플레이트의 상면과 상기 제1 플레이트의 하면 사이에 형성된
    인터포저.
  3. 제1항에 있어서,
    상기 제1 플레이트는,
    상기 제1 플레이트의 상면에서 경사가 시작되는 지점이 각각 다른 복수의 경사면들이 상기 제1 플레이트의 상면과 상기 제1 플레이트의 하면 사이에 병렬적으로 형성된
    인터포저.
  4. 제1항에 있어서,
    상기 적어도 하나 이상의 전극은,
    상기 제1 플레이트의 상면을 따라 형성되는 부분과 상기 제2 플레이트의 하면을 따라 형성되는 부분의 길이가 각각 다른
    인터포저.
  5. 제1항에 있어서,
    상기 적어도 하나 이상의 전극은,
    상기 제1 플레이트의 상면, 상기 적어도 하나 이상의 경사면, 및 상기 제2 플레이트의 하면 따라 직선, 사선 또는 곡선 형태의 패턴으로 형성되는
    인터포저.
  6. 제1 플레이트에 단차를 갖도록 상기 제1 플레이트에 적어도 하나 이상의 경사면을 형성하는 단계;
    상기 제1 플레이트에서 상기 적어도 하나 이상의 경사면이 시작되는 지점으로부터 연장되는 영역, 상기 적어도 하나 이상의 경사면, 및 상기 적어도 하나 이상의 경사면이 끝나는 지점으로부터 연장되는 영역에 연속하여 밀착되도록 적어도 하나 이상의 전극을 형성하는 단계;
    상기 적어도 하나 이상의 전극이 포함되도록 상기 제1 플레이트 상에 제2 플레이트를 형성하는 단계;
    상기 적어도 하나 이상의 전극에서 상기 적어도 하나 이상의 경사면이 시작되는 지점으로부터 연장되는 영역에 형성된 부분이 노출되도록 상기 제2 플레이트의 상부를 연마하는 단계; 및
    상기 적어도 하나 이상의 전극에서 상기 적어도 하나 이상의 경사면이 끝나는 지점으로부터 연장되는 영역에 형성된 부분이 노출되도록 상기 제1 플레이트의 하부를 연마하는 단계
    를 포함하는 인터포저 제조 방법.
  7. 제6항에 있어서,
    상기 적어도 하나 이상의 경사면을 형성하는 단계는,
    각각 다른 경사 방향을 가지는 복수의 경사면들을 상기 제1 플레이트에 형성하는 단계
    를 포함하는 인터포저 제조 방법.
  8. 제6항에 있어서,
    상기 적어도 하나 이상의 경사면을 형성하는 단계는,
    경사가 시작되는 지점이 각각 다른 복수의 경사면들을 병렬적으로 상기 제1 플레이트에 형성하는 단계
    를 포함하는 인터포저 제조 방법.
  9. 제6항에 있어서,
    상기 적어도 하나 이상의 전극을 형성하는 단계는,
    상기 적어도 하나 이상의 전극에서 상기 적어도 하나 이상의 경사면이 시작되는 지점으로부터 연장되는 영역에 형성된 부분과 상기 적어도 하나 이상의 경사면이 끝나는 지점으로부터 연장되는 영역에 형성된 부분의 길이를 각각 다르게하여 상기 적어도 하나 이상의 전극을 형성하는 단계
    를 포함하는 인터포저 제조 방법.
  10. 제9항에 있어서,
    상기 적어도 하나 이상의 전극을 형성하는 단계는,
    직선, 사선, 또는 곡선 형태의 패턴으로 상기 적어도 하나 이상의 전극을 형성하는 단계
    를 포함하는 인터포저 제조 방법.
KR1020190148505A 2019-11-19 2019-11-19 경사 전극을 이용한 인터포저 및 그 제조 방법 KR102432339B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020190148505A KR102432339B1 (ko) 2019-11-19 2019-11-19 경사 전극을 이용한 인터포저 및 그 제조 방법
US17/068,600 US20210153354A1 (en) 2019-11-19 2020-10-12 Interposer using inclined electrode and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190148505A KR102432339B1 (ko) 2019-11-19 2019-11-19 경사 전극을 이용한 인터포저 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20210060929A KR20210060929A (ko) 2021-05-27
KR102432339B1 true KR102432339B1 (ko) 2022-08-16

Family

ID=75910123

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190148505A KR102432339B1 (ko) 2019-11-19 2019-11-19 경사 전극을 이용한 인터포저 및 그 제조 방법

Country Status (2)

Country Link
US (1) US20210153354A1 (ko)
KR (1) KR102432339B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130249108A1 (en) 2012-03-20 2013-09-26 SK Hynix Inc. Semiconductor packages, electronic systems employing the same and methods of manufacturing the same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000174399A (ja) * 1998-12-01 2000-06-23 Nhk Spring Co Ltd 立体配線基板とその製造方法および基板用絶縁材料
KR101060936B1 (ko) * 2010-01-19 2011-08-30 삼성전기주식회사 인터커넥션 구조, 인터포저, 반도체 패키지 및 인터커넥션 구조의 제조 방법
CN103026486B (zh) * 2010-07-26 2016-08-03 浜松光子学株式会社 中介物的制造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130249108A1 (en) 2012-03-20 2013-09-26 SK Hynix Inc. Semiconductor packages, electronic systems employing the same and methods of manufacturing the same

Also Published As

Publication number Publication date
US20210153354A1 (en) 2021-05-20
KR20210060929A (ko) 2021-05-27

Similar Documents

Publication Publication Date Title
US6353999B1 (en) Method of making mechanical-laser structure
US5515604A (en) Methods for making high-density/long-via laminated connectors
CN106233462B (zh) 半导体器件以及半导体器件的制造方法
US10295740B2 (en) Integrating silicon photonics and laser dies using flip-chip technology
US20160329244A1 (en) Stacked Electronic Device and Method for Fabricating the Same
US10304816B2 (en) Semiconductor device including stacked die with continuous integral via holes
JP2004221583A (ja) 平衡積層構造（ｂａｌａｎｃｅｄｌａｍｉｎａｔｉｏｎ）を利用したフレックス（ｆｌｅｘ）・ベースのＩＣパッケージ構造
US11222838B2 (en) Embedded component substrate structure having bridge chip and method for manufacturing the same
TW201803073A (zh) 電氣互連橋接技術
US8253034B2 (en) Printed circuit board and semiconductor package with the same
US8164917B2 (en) Base plate for use in a multi-chip module
US4377316A (en) High density interconnection means for chip carriers
KR20120064186A (ko) 반도체 패키지 및 그 제조 방법
CN104321864A (zh) 具有非共面的、包封的微电子器件和无焊内建层的微电子封装
WO2018098922A1 (zh) 芯片连线方法及结构
US20130214390A1 (en) Tsv substrate structure and the stacked assembly thereof
US20070215790A1 (en) Photo-Electric Conversion Element Array, Integrated Apparatus Of The Same, Mounted Structures Of Them, And Optical Information Processing Apparatus
CN115910982A (zh) 半导体封装中的具有用于电力输送的部分嵌入导电层的玻璃衬底和相关方法
CN108983374B (zh) 一种光模块封装结构及制作方法
US7450793B2 (en) Semiconductor device integrated with opto-electric component and method for fabricating the same
US20190287944A1 (en) Asics face to face self assembly
KR102432339B1 (ko) 경사 전극을 이용한 인터포저 및 그 제조 방법
WO2009034557A2 (en) Method and apparatus for forming arbitrary structures for integrated circuit devices
CN116053251A (zh) 封装结构、芯片、电子设备及芯片封装方法
KR20030064830A (ko) 상호 연결체

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant