JP2004221583A - 平衡積層構造（ｂａｌａｎｃｅｄｌａｍｉｎａｔｉｏｎ）を利用したフレックス（ｆｌｅｘ）・ベースのＩＣパッケージ構造 - Google Patents

平衡積層構造（ｂａｌａｎｃｅｄｌａｍｉｎａｔｉｏｎ）を利用したフレックス（ｆｌｅｘ）・ベースのＩＣパッケージ構造 Download PDF

Info

Publication number
JP2004221583A
JP2004221583A JP2004003476A JP2004003476A JP2004221583A JP 2004221583 A JP2004221583 A JP 2004221583A JP 2004003476 A JP2004003476 A JP 2004003476A JP 2004003476 A JP2004003476 A JP 2004003476A JP 2004221583 A JP2004221583 A JP 2004221583A
Authority
JP
Japan
Prior art keywords
integrated circuit
bump
thickness
conductive layer
adhesive layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004003476A
Other languages
English (en)
Inventor
Paul Marlan Harvey
ポール・マーラン・ハーベイ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2004221583A publication Critical patent/JP2004221583A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0218—Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06579—TAB carriers; beam leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113—Via provided in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/189—Printed circuits structurally associated with non-printed electric components characterised by the use of a flexible or folded printed circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0364—Conductor shape
    • H05K2201/0367—Metallic bump or raised conductor not used as solder bump
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/07—Electric details
    • H05K2201/0707—Shielding
    • H05K2201/0715—Shielding provided by an outer layer of PCB
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/05—Patterning and lithography; Masks; Details of resist
    • H05K2203/0548—Masks
    • H05K2203/0554—Metal used as mask for etching vias, e.g. by laser ablation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0017—Etching of the substrate by chemical or physical means
    • H05K3/002—Etching of the substrate by chemical or physical means by liquid chemical etching
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007—Surface contacts, e.g. bumps
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4652—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Wire Bonding (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

【課題】平衡積層型集積回路パッケージを提供すること。
【解決手段】このパッケージは、２つの金属層のバンプ回路と、バンプ回路の第１面上である厚さを有する第１粘着層と、ある厚さを有し、第１粘着層に接合する第１外部導電層と、バンプ回路の第２面上で第１粘着層の厚さとほぼ同じ厚さを有する第２粘着層とを含む。本発明は、第１外部導電層の厚さとほぼ同じ厚さを有し、第２粘着層に接合する第２外部導電層も含む。
【選択図】図６

Description

本発明は、一般に、集積回路のパッケージ方法（packaging）の分野に関する。
本発明は、米国出願番号１０／３４６２７７の出願の発明と関連する。
集積回路の製造では、極めて微細な回路を、フォトリソグラフィによって、ダイとも呼ばれるチップ上に配置する。チップ上の回路は、チップ面上の導電端子で終端し、この導電端子は、電源その他のチップに電気的に接続しなければならない。チップを保護し、かつ取り扱いを容易にするために、基板（substrate）および最終的に従来型のプリント回路ボード（board）に至る電気的な接続部にチップを接合する。チップ上の導電端子を接続するための１つの興味深い手段では、端子をチップ面全体にわたって分布させ、「Ｃ４」接続部のパターンで導電ペーストまたはハンダ・ボールによって回路基板に接続する。
いくつかの集積回路パッケージ方法の応用例では、少なくとも２つの集積回路チップがあり、それらの間の通信帯域すなわちビットレートが極めて高い。たとえば、高速プロセッサでは、しばしば、関連するメモリ・チップとの通信帯域が極めて高いことが求められる。２つ（またはそれ以上）のデバイス間のコスト効果が大きく帯域が高い相互接続部は、対向するＣ４パターンによってデバイスを積み重ね、極めて短いチップ間接続部を用いてそれらを垂直に電気的に相互接続することによって得られる。この手法により、長さが極めて短く安定したデバイス間相互接続部が確実に得られ、それによって、２つのデバイス間で、極めて広帯域かつ高速で低スキューのバスが可能になる。
チップを対向して積み重ねる場合、それらのデバイスに電力を効率的に分配し、組立ておよびテストの歩留まりを上げるのを容易にするために、通常、デバイス間にインターポーザ（interposer）が必要である。理想的には、このインターポーザは、デバイスに電力を十分に分配するのに必要な厚さ以上に厚くするべきではない。というのは、インターポーザが厚くなると、デバイス間のバスの相互接続長が長くなり、相互接続部の電気的な性能を事実上劣化させるからである。
インターポーザとして従来型のアルミナ・セラミック基板が試みられてきたが、アルミナ構造の電力面に使用する、遮蔽したタングステンまたはモリブデンあるいはその両方の網状導体パターン（screened crosshatched conductor pattern）は、比較的抵抗が大きい。そのため、効率的な電力分配を容易にするために設計上多数の電力面を用いなければならず、その結果、インターポーザが比較的厚くなる。モリブデンまたはタングステンの代わりに、導体層当たりの抵抗がかなり低く、したがって、インターポーザ構造をより薄くできる可能性がある銅ペーストを用いたガラス・セラミック構造も試みられてきた。しかし、ガラス・セラミック構造は、コストが高く入手しにくいので、多くの大規模な低コスト市場にはあまり望ましくない。
穿孔された剛体ＰＣＢ（プリント回路ボード）コアの上に、微細ピッチの薄い配線層を順に積層することに基づいて、低コストの有機基板を構築することにより、比較的低コストの手法が提示される。しかし、高帯域に合わせたほとんどのインターポーザ設計に必要なＣ４ピッチ間隔をサポートするように、高いコスト効果で剛体ＰＣＢを穿孔することは難しい。必要な垂直相互接続密度（たとえば、レーザ穿孔による密度）をサポートすることができる高性能ニッチ・アプリケーション、たとえばＩＢＭ社のＨｙｐｅｒＢＧＡ（登録商標）向けに、より精巧な多層有機構造が存在するが、一般に、こうした基板は、上記のセラミック基板よりもさらに高価である。
インターポーザとして、バンプ化した２ＭＬ（２つの金属層）フレックス回路を使用することができる。ここで用いるように、「２ＭＬフレックス回路」は、一般に約７５ミクロンよりも薄い中間絶縁層を有する回路を含む。ただし、バンプ化した２ＭＬフレックス回路には、集積回路ダイの位置に隣接してフレックス回路に接合したスティフナ（stiffener）が必要である。こうした構造で一般に使用する片面スティフナには、非平衡積層構造に反りが生じる傾向に打ち勝つのに十分な剛性がなければならない。このため、一般に、５００〜１０００ミクロンの範囲の厚さを有する高剛性金属スティフナ（highmodulus metal stiffener）が必要である。
米国出願番号１０／３４６２７７
本発明の目的は、従来技術の上記欠点を克服することである。
本発明の別の目的は、対向する集積回路チップ間の極めて短いｚ次元の（z-dimension）相互接続部を提供することができる積層フレックス回路アセンブリを提供することである。
本発明の別の目的は、比較的薄い金属スティフナを必要とする積層フレックス回路アセンブリを提供することである。
本発明の別の目的は、チップ縁部とチップ・ウィンドウの境界の間隔を近接させることができる積層回路アセンブリを提供することである。
本発明の別の目的は、アセンブリに反りが生じる傾向を最小限に抑える積層回路アセンブリを提供することである。
本発明の特定の目的は、２ＭＬ回路層の両面上に配置した好ましくは銅製の比較的薄い面を使用した新規な平衡積層構造を伴うバンプ化した２ＭＬ（２つの金属層）フレックス回路技術を有する積層回路アセンブリ構造の基板およびこの積層回路アセンブリを構築する方法を用いることによって、これらの欠点を克服することである。
本発明の好ましい実施形態によれば、集積回路パッケージが提供される。この集積回路パッケージは、２つの金属層のバンプ回路と、バンプ回路の第１面上である厚さを有する第１粘着層と、ある厚さを有し、第１粘着層に接合される第１外部導電層と、バンプ回路の第２面上で第１粘着層の厚さとほぼ同じ厚さを有する第２粘着層とを備える。この好ましい実施形態は、第１外部導電層の厚さとほぼ同じ厚さを有し、第２粘着層に接合される第２外部導電層をさらに備える。
この実施形態の好ましい態様によれば、各外部導電層の厚さは、約２５ミクロン〜３００ミクロンである。
この実施形態の別の好ましい態様によれば、導電層は銅を含む。
この実施形態の別の好ましい態様によれば、少なくとも１つの第１および第２外部導電層は、それを貫通して画定され、集積回路のダイを受けるウィンドウを有する。
この実施形態の別の好ましい態様によれば、このウィンドウは境界を有し、この境界から約０．５ｍｍよりも近接して位置する縁部を有する集積回路のダイをさらに備える。
本発明の好ましい実施形態によれば、集積回路パッケージが提供される。この集積回路パッケージは、第１面の中央部分上に複数のｚ次元バイアを有する２つの金属層のバンプ回路であって、これらバイアはそれぞれ、バイアのそれぞれの面上に、対向する集積回路のダイを相互接続する突出した（raised）ｚ次元相互接続バンプを有するバンプ回路と、バンプ回路の第１面上である厚さを有する第１粘着層と、ある厚さを有し、第１粘着層に接合する第１外部導電層と、バンプ回路の第２面上で第１粘着層の厚さとほぼ同じ厚さを有する第２粘着層とを備える。
この実施形態の好ましい態様によれば、各外部導電層の厚さは、約２５ミクロン〜３００ミクロンである。
この実施形態の別の好ましい態様によれば、導電層は銅を含む。
この実施形態の別の好ましい態様によれば、少なくとも１つの第１および第２外部導電層は、それを貫通して画定され、集積回路のダイを受けるウィンドウを有する。
この実施形態の別の好ましい態様によれば、このウィンドウは境界を有し、この境界から約０．５ｍｍよりも近接して位置する縁部を有する集積回路のダイをさらに備える。
この実施形態の別の好ましい態様によれば、第１外部導電層は、それを貫通して画定され、第１集積回路のダイを受ける第１ウィンドウを有し、第２外部導電層は、それを貫通して画定され、第２集積回路のダイを受ける第２ウィンドウを有し、第１粘着層は、その中に画定され、第１ウィンドウの下に配設された、バンプ回路の第１面上の相互接続バンプの上部部分を露出させるのに十分な深さを有する第１キャビティを有し、第２外部導電層は、それを貫通して画定され、第２集積回路のダイを受ける第２ウィンドウを有する。さらに、第２粘着層は、その中に画定され、第２ウィンドウの下に配設された、バンプ回路の第２面上の相互接続バンプの上部部分を露出させるのに十分な深さを有する第２キャビティを有することが好ましい。
この実施形態の別の好ましい態様によれば、各外部導電層の厚さは、約２５ミクロン〜３００ミクロンである。
この実施形態の別の好ましい態様によれば、導電層は銅を含む。
この実施形態の別の好ましい態様によれば、少なくとも１つの第１および第２ウィンドウは、境界と、この境界から約０．５ｍｍよりも近接して位置する縁部を有する集積回路のダイとを有する。
本発明の別の実施形態によれば、対向する第１および第２集積回路のダイをパッケージし、それらを、第１面の中央部分上で、それぞれの面上に対向する集積回路のダイを相互接続する突出したｚ次元相互接続バンプを有する複数のｚ次元バイアを含むインターポーザ型バンプ回路に電気的に相互接続する方法が提供される。この方法は、バンプ回路の第１面上に、ある厚さを有する第１粘着層を配置するステップと、第１粘着層に、ある厚さを有する第１外部導電層を接合するステップと、バンプ回路の第２面上に、第１粘着層の厚さとほぼ同じ厚さを有する第２粘着層を配置するステップと、第２粘着層に、第１外部導電層の厚さとほぼ同じ厚さを有する第２外部導電層を接合するステップとを含む。この好ましい実施形態は、第１集積回路のダイを受けるために、第１外部導電層を貫通して第１ウィンドウをエッチングするステップと、第２ウィンドウの下の第２粘着層中に、バンプ回路の第２面上の相互接続バンプの上部部分を露出させるのに十分な深さを有する第２キャビティをエッチングするステップと、第２集積回路のダイを受けるために、第２外部導電層を貫通して第２ウィンドウをエッチングするステップと、第１ウィンドウの下の第１粘着層中に、バンプ回路の第１面上の相互接続バンプの上部部分を露出させるのに十分な深さを有する第１キャビティをエッチングするステップとをさらに含む。この好ましい実施形態は、バンプ回路の中央部分の各面上の突出した相互接続バンプ上に導電ペーストまたはハンダを被着させるステップと、第１ウィンドウ中および突出した相互接続バンプ上に第１集積回路のダイを配置するステップと、第２ウィンドウ中および突出した相互接続バンプ上に第２集積回路のダイを配置するステップとをさらに含む。
この実施形態の別の好ましい態様によれば、各外部導電層の厚さは、約２５ミクロン〜３００ミクロンである。
この実施形態の別の好ましい態様によれば、導電層は銅を含む。
この実施形態の別の好ましい態様によれば、少なくとも１つの第１および第２ウィンドウは、境界と、この境界から約０．５ｍｍよりも近接して位置する縁部を有する集積回路のダイとを有する。
本発明およびその利点をより完全に理解するために、次に、以下の「詳細な説明」を添付の図面と併せ参照する。
本発明の上記その他の目的、特徴および利点は、同じ参照番号が同じ部品を表す添付の図面に示す本発明の好ましい実施形態についての以下のより詳細な説明から明らかであろう。
次に、図面に移り、詳細に参照する。最初に、図１に移ると、各回路層上の１つの代表的な突出バンプ６を示す２ＭＬバンプ回路層１が示されている。２ＭＬバンプ回路層すなわちアセンブリ１は、好ましくはポリイミドの中間絶縁基板２を有し、「フレックス」技術と称するタイプのものが好ましいが、必要条件ではない。絶縁基板２は、２５ミクロン以下と薄いことが好ましく、絶縁基板２のｚ次元で画定され、好ましくはレーザ、機械式穿孔その他の手段を用いて形成されたバイア１２を有する。バンプ６はほぼ対称であることが好ましく、それによって、長手方向（「ｘ次元」）に沿ったバンプ６の幅が、バンプ６の「ｙ次元」（たとえば、紙面に垂直）の幅とほぼ同じことが好ましいが、必要条件ではないことを理解されたい。
本発明の好ましい実施形態では、バンプ６の幅は、約１０〜１５０ミクロン、好ましくは、約２５ミクロン〜５０ミクロンである。ただし、バンプ６の幅は、所望どおりに狭くすることができ、その下限値は、回路の製造技術によってのみ制限されることに留意されたい。
次に、図２に移ると、絶縁粘着層１４ａおよび１４ｂを、バンプ回路層３ａと外部導電層１３ａの間およびバンプ回路層３ｂと外部導電層１３ｂの間に付着させるところが示されている。図３に示すように、外部導電層の一部が、相互接続することになる所望のバンプの位置のほぼ上になるように外部導電層を位置決めした後で、絶縁粘着層１４ａおよび１４ｂを介してバンプ回路上に外部層を積層する。この外部導電層は、同時に、あるいは互いに順々にバンプ回路上に積層することができることに留意されたい。絶縁粘着層１４ａおよび１４ｂはそれぞれ、ほぼ同じ厚さであることが好ましい。
上に重なる外部導電層１３ａおよび１３ｂはそれぞれ、ほぼ同じ厚さを有することが好ましく、これは、積層構造（lamination lay-up）を釣り合わせて、反りを最小限に抑えるために重要である。外部導電層１３ａおよび１３ｂは、厚さ約２５〜３００ミクロンの範囲で、好ましくは、厚さ約５０〜１５０ミクロン、最も好ましくは、厚さ約１２５ミクロンと比較的薄いことが好ましい。外部導電層１３ａおよび１３ｂは、熱伝導度が高い材料、最も好ましくは、経済的で熱伝導度が極めて高い銅金属から構成されることが好ましい。
次に、図４に移ると、バンプ回路層１と、バンプ回路層の上側および下側の面上に重なる外部導電層１３ａおよび１３ｂの断面図が、いくつかの製造ステップをとともに示されている。最初に、フォトレジスト７７を周知の方式で塗布する。次いで、フォトレジスト７７を、画像形成しない領域、すなわち、外部導電層１３ａおよび１３ｂ中に、チップ・ウィンドウ３４ａおよび３４ｂをエッチングすることになる領域以外の部分で画像形成する。所望の場合には、この時点で、回路トレース（circuit trace）または他のフィーチャあるいはその両方を導電層中の所望の位置で生成するのに必要なパターンで、外部導電層１３ａおよび１３ｂの画像形成を行うこともできる。第３に、フォトレジスト７７の画像形成を行わなかった領域を除去して、（図５に示す）ウィンドウ３４ａおよび３４ｂが形成されることになる位置で露光領域５９を生成する。所望の場合には、上記ステップは、上側および下側の外部導電層について同時に、あるいは順々に実施することができることに留意されたい。
図５に、後続のエッチング・ステップを示す。このステップでは、それぞれの外部導電層１３ａおよび１３ｂの、この時点で露光済みの画像形成を行わなかった領域をエッチング除去して粘着層を残す。所望の場合には、このステップは、各外部導電層について同時に、あるいは順々に実施することができることに留意されたい。
図６に、絶縁粘着層１４ａおよび１４ｂをプラズマ・エッチングで除去して、各粘着層１４ａおよび１４ｂ中にキャビティ７５を形成し、それによって、それぞれの面上の回路バンプ６の上面１６を露出させるステップを示す。次いで、下側の電力面について、このプロセスを繰り返す。所望の場合には、このステップは、上側および下側の外部導電層について同時に、あるいは順々に実施することができることに留意されたい。上側および下側の外部導電層１３ａおよび１３ｂ上のウィンドウ３４ａおよび３４ｂを同じサイズにする必要はないことにも留意されたい。
図６に示すように、次のステップで、２ＭＬ回路層１の両面上の回路バンプ６にハンダまたは導電ペースト５を塗布し、チップ・ダイ２５ａおよび２５ｂをそれぞれのチップ・ウィンドウ３４ａおよび３４ｂ内に配置し、塗布した導電ペーストまたはハンダ５で回路バンプ６をチップ・ダイの対応する相互接続パッドに接続する。平衡積層構造を用い、たとえば、２ＭＬ回路層１の両面上で外部導電層１３ａおよび１３ｂの厚さをほぼ同じにするので、ダイ２５ａおよび２５ｂとチップ・ウィンドウ３４ａおよび３４ｂの間の隙間を、約０．２５〜０．５ｍｍと極めて薄くすることができる。このように隙間を狭くすると、全体的なパッケージ・サイズが小さくなり、ダイと上に重なる外部導電層の間の熱伝導が最大になる。
本発明で平衡積層構造を用いると巧妙な相違が生じ、他の特徴および利点が容易に得られる。たとえば、片面スティフナに比べて厚さが相対的に薄いので、参照した米国出願番号１０／３４６２７７の出願発明で概略が述べられているように、コストのかかる外部導電層の精密穿孔を必要とせずに、高いコスト効果で上側および下側の導電層１３ａおよび１３ｂの導電材料をエッチングし、２ＭＬ高密度フレックス上のバンプ６に、精確な位置で電気的に相互接続することができる。
この方式で電力面を接続すると、デバイス間の超高帯域垂直相互接続部に最適な極めてコスト効果の高いインターポーザを設計・製作するのに必要なすべての配線密度および電力分配能力が得られる。
さらに、底部電力面を使用して、ＢＧＡハンダ・ボール領域の構造を厚くすることができる。（Ｃ４バンプ上で使用することができる約２５〜１００ミクロン程度のハンダ・ボールと異なり、ＢＧＡハンダ・ボールの直径は、約４００〜６００ミクロンの範囲である。）ウェハの裏面を過度に研磨することなくパッケージ内で隙間が得られ、それによって、インターポーザの底面上でデバイスの取付けが容易になるので、これは有利である。
両方の電力面で大部分の金属を残しておくと、直流電力の極めて良好な分配が容易に行え、微細ピッチの２ＭＬフレックス回路上で信号を分配するための良好な電気的参照面が得られ、構造上の機械的な完全性が維持される。
チップ相互接続領域におけるこの薄い２ＭＬフレックス回路は、おそらく、垂直相互接続部で生じ得る寄生インダクタンス、抵抗および容量を最小限に抑えるのに寄与する。このため、インターポーザを介してデバイスを相互接続するバスが、インターポーザにより生じる信号の劣化が非常に小さい状態で、極めて高速に動作することができる。
また、この２ＭＬフレックス構造により、電力が垂直相互接続領域のデバイスに効率的に分配・供給される。暫定的な見積もりでは、本発明の実施形態の例による両面に１８ミクロンの銅製の面を備えた２ＭＬフレックスは、３５ｍｍパッケージ中の３００ミクロンの電力および接地用Ｃ４アレイに、総直流抵抗１ミリオーム未満で、電力を供給できることが示されている。典型的な２ＭＬフレックス回路の中間絶縁層は、（〜２５ミクロンと）極めて薄い誘電体である。２ＭＬフレックス回路の一方の面から他方の面への信号の伝達では、移動する距離が極めて短く、それによって、優れた交流伝達を行うことができる。また、この薄い誘電体により、ほぼ固有の内在する容量（intrinsic, embedded capacitance）および極めて小さいインダクタンスが得られ、それによって、高周波数動作に必要な極めて小さい電力分配インピーダンスが得られる。暫定的な見積もりでは、３５ｍｍパッケージ構造において、極めて小さいインダクタンスで、約３〜５ｎＦの固有容量が得られることが示されている。インダクタンスおよびインピーダンスの標準値および個々の推定値は、この時点では得られていないが、このタイプのパッケージ構造の有効ループ・インダクタンス（loopinductance）は、控えめに見積もっても、２０ｐＨ未満になるはずであることが予想される。
図７に、厚さ約５００〜１０００ミクロンの範囲の値をとる厚い片面スティフナ７８を有する従来技術のフレックス・ベースのパッケージを示す。チップ８３の縁部に、アンダーフィル（underfill）８１を設ける。アンダーフィル８１のフィレット（fillet）８５により、ほぼ、デバイスとインターポーザ８７の間の相互接続の信頼性の完全さが決まる。フィレットの形状が乱れないようにするには、一般に、スティフナ７８の縁部が、チップ８３の縁部から１〜３ｍｍ離れて後退していなければならない。
次に、図８を参照すると、本発明の場合と同様に、比較的薄い外部導電層１３ａおよび１３ｂを使用することによって、アンダーフィル８２のフィレット８６の形成を乱すことなく、チップ・ウィンドウ３４ａおよび３４ｂの縁部に極めて近接して、約０．２５〜０．５０ｍｍ以内でチップ２５ａおよび２５ｂを配置することができる。これは、厚い片面スティフナを備えた従来型のフレックス・ベースのパッケージでは、スティフナの縁部が、アンダーフィル・フィレットの形成を乱すので不可能である。何らかのタイプの電気的接続を容易にするのに十分な程度に厚いスティフナをエッチングすることが可能な場合でさえ、ダイに対する相対的なスティフナ縁部の位置により、設計の有用性および電気的性能の向上が制限されるであろう。
また、本発明の配置による本来の熱効率により、（１〜１０Ｗという）比較的小電力のデバイスの場合、主にパッケージとボードの間の界面を通して、容易に効率的な冷却を行うことができる。このパッケージ構造により、比較的大電力のデバイス・パッケージにおける片面のヒートシンク化も容易になる。これにより、ボード・レベルの組立てにおいて最も低コストの代替構成が可能になり、特殊な設計およびボード・レベルでの組立て上の実務慣行を行う必要がなくなる。
まとめると、本発明により、フレックスの両面に比較的薄い電力面を備えた平衡積層構造において、高密度２ＭＬフレックス・テープ回路（tape circuit）層の新規な構造を使用することによって、チップ間のコスト効果の高い垂直相互接続部を提供する新しいパッケージ構造が提案される。このパッケージにより、パッケージ中のデバイス間の極めて高速な垂直相互接続部を可能にする非常に薄いインターポーザが提供される。さらに、このパッケージ構造により、交流および直流電力が、垂直相互接続で効率的にデバイスに分配される。また、このパッケージは、主に銅で構築されており、非熱伝導性界面がほとんどないので、極めて熱効率もよく、（１０ワット以下の）小電力デバイス用の熱放散主経路として、また、ヒートシンクが必要な比較的大電力のデバイス・パッケージの効果的な２次熱放散経路として、パッケージが搭載されたボードを通した熱放散も容易にする。性能が高くなることに加えて、インターポーザに低コストの有機基板を好ましく使用すると、（アルミナおよびガラス・セラミックの）セラミックおよびＩＢＭ社のＨｙｐｅｒＢＧＡ（登録商標）などのより精巧な有機積層体を含む代替インターポーザによる解決方法に比べてコスト上の利点が得られる。
この平衡積層構造回路アセンブリは、２つのチップが対向してパッケージされる場合に特に有用であるが、本発明は、単一のチップがバンプ回路層に搭載される場合にも有益である。この構造は、１つのチップ・ウィンドウ３４ａまたは３４ｂしか必要でない点を除き、同じものとすることが好ましいであろう。
本発明の真の趣旨から逸脱することなく、本発明の好ましい実施形態に様々な改変および変更を加えることができることが、上記の説明から理解されよう。この説明は、単なる例であり、限定的な意味に解釈すべきではない。本発明の範囲は、添付の特許請求の範囲の表現によってのみ限定される。
まとめとして、本発明の構成に関して以下の事項を開示する。
（１）２つの金属層のバンプ回路と、
前記バンプ回路の第１面上である厚さを有する第１粘着層と、
ある厚さを有し、前記第１粘着層に接合する第１外部導電層と、
前記バンプ回路の第２面上で前記第１粘着層の厚さとほぼ同じ厚さを有する第２粘着層と、
前記第１外部導電層の厚さとほぼ同じ厚さを有し、前記第２粘着層に接合する第２外部導電層とを備える、集積回路パッケージ。
（２）各外部導電層の厚さが、約２５ミクロン〜３００ミクロンである、上記（１）に記載の集積回路パッケージ。
（３）前記導電層が銅を含む、上記（１）に記載の集積回路パッケージ。
（４）少なくとも１つの前記第１および第２外部導電層が、それを貫通して画定され、集積回路のダイを受けるウィンドウを有する、上記（１）に記載の集積回路パッケージ。
（５）前記ウィンドウが境界を有し、前記境界から約０．５ｍｍよりも近接して位置する縁部を有する集積回路のダイをさらに備える、上記（４）に記載の集積回路パッケージ。
（６）第１面の中央部分上に、複数のｚ次元バイアを有する２つの金属層のバンプ回路であって、前記バイアがそれぞれ、前記バイアのそれぞれの面上に、対向する集積回路のダイを相互接続する突出したｚ次元相互接続バンプを有するバンプ回路と、
前記バンプ回路の前記第１面上である厚さを有する第１粘着層と、
ある厚さを有し、前記第１粘着層に接合する第１外部導電層と、
前記バンプ回路の第２面上で前記第１粘着層の厚さとほぼ同じ厚さを有する第２粘着層とを備える、集積回路パッケージ。
（７）各外部導電層の厚さが、約２５ミクロン〜３００ミクロンである、上記（６）に記載の集積回路パッケージ。
（８）前記導電層が銅を含む、上記（６）に記載の集積回路パッケージ。
（９）少なくとも１つの前記第１および第２外部導電層が、それを貫通して画定され、集積回路のダイを受けるウィンドウを有する、上記（６）に記載の集積回路パッケージ。
（１０）前記ウィンドウが境界を有し、前記境界から約０．５ｍｍよりも近接して位置する縁部を有する集積回路のダイをさらに備える、上記（９）に記載の集積回路パッケージ。
（１１）前記第１外部導電層が、それを貫通して画定され、第１集積回路のダイを受ける第１ウィンドウを有し、前記第２外部導電層が、それを貫通して画定され、第２集積回路のダイを受ける第２ウィンドウを有し、
前記第１粘着層が、その中に画定され、前記第１ウィンドウの下に配設された、前記バンプ回路の前記第１面上の前記相互接続バンプの上部部分を露出させるのに十分な深さを有する第１キャビティを備え、
前記第２外部導電層が、それを貫通して画定され、第２集積回路のダイを受ける第２ウィンドウを有し、
前記第２粘着層が、その中に画定され、前記第２ウィンドウの下に配設された、前記バンプ回路の前記第２面上の前記相互接続バンプの上部部分を露出させるのに十分な深さを有する第２キャビティを備える、上記（６）に記載の集積回路パッケージ。
（１２）各外部導電層の厚さが、約２５ミクロン〜３００ミクロンである、上記（１１）に記載の集積回路パッケージ。
（１３）前記導電層が銅を含む、上記（１１）に記載の集積回路パッケージ。
（１４）少なくとも１つの前記第１および第２ウィンドウが、境界と、前記境界から約０．５ｍｍよりも近接して位置する縁部を有する集積回路のダイとを有する、上記（１１）に記載の集積回路パッケージ。
（１５）対向する第１および第２集積回路のダイをパッケージし、それらを、第１面の中央部分上で、それぞれの面上に対向する集積回路のダイを相互接続する突出したｚ次元相互接続バンプを有する複数のｚ次元バイアを含むインターポーザ型バンプ回路に電気的に相互接続する方法であって、
前記バンプ回路の前記第１面上に、ある厚さを有する第１粘着層を配置するステップと、
前記バンプ回路の第２面上に、前記第１粘着層の厚さとほぼ同じ厚さを有する第２粘着層を配置するステップと、
前記第１粘着層に、ある厚さを有する第１外部導電層を接合するステップと、
前記第２粘着層に、前記第１外部導電層の厚さとほぼ同じ厚さを有する第２外部導電層を接合するステップと、
前記第１集積回路のダイを受けるために、前記第１外部導電層を貫通して第１ウィンドウをエッチングするステップと、
前記第２集積回路のダイを受けるために、前記第２外部導電層を貫通して第２ウィンドウをエッチングするステップと、
前記第１ウィンドウの下の前記第１粘着層中に、前記バンプ回路の前記第１面上の前記相互接続バンプの上部部分を露出させるのに十分な深さを有する第１キャビティをエッチングするステップと、前記第１ウィンドウの下の前記第１粘着層中に、前記バンプ回路の前記第１面上の前記相互接続バンプの上部部分を露出させるのに十分な深さを有する第１キャビティをエッチングするステップと、
前記第１および第２集積回路のダイのＣ４部位上または前記第１および第２集積回路のダイにそれぞれ対向する前記バンプ回路の前記中央部分の前記突出した相互接続バンプ上あるいはその両方の上に導電ペーストまたはハンダを被着させるステップと、
前記第１ウィンドウ中および前記突出した相互接続バンプ上に前記第１集積回路のダイを配置するステップと、
前記第２ウィンドウ中および前記突出した相互接続バンプ上に前記第２集積回路のダイを配置するステップと含む、方法。
（１６）各外部導電層の厚さが、約２５ミクロン〜３００ミクロンである、上記（１５）に記載の方法。
（１７）前記導電層が銅を含む、上記（１５）に記載の方法。
（１８）少なくとも１つの前記ウィンドウが境界を有し、前記境界から約０．５ｍｍよりも近接して位置する縁部を有する集積回路のダイをさらに備える、上記（１５）に記載の方法。
それぞれの各端部に突出バンプを有する複数のバイアの配置を示す、本発明で使用可能な２ＭＬ（２つの金属層）バンプ回路の断面図である。 本発明で使用する積層回路の構築の第１ステップを示す、２ＭＬバンプ回路の上側および下側の面上に導電電力面を備え、バンプ回路と電力面の間に絶縁粘着層を備えた図１に示す２ＭＬバンプ回路の断面図である。 本発明で使用する積層回路の構築の後続の積層化ステップを示す、図２に示す２ＭＬバンプ回路およびその上側および下側の面上の導電層の断面図である。 フォトレジストを塗布するステップと、画像形成を行い、チップ・ウィンドウの構築に際して画像形成を行わないフォトレジストを、各電力面を貫通して除去するステップとを示す、図３に示す２ＭＬバンプ回路およびその上側および下側の面上の積層導電層の断面図である。 ２ＭＬバンプ回路の各面上の電力面で、それぞれのウィンドウをエッチングする後続のステップを示す、図４に示す２ＭＬバンプ回路およびその上側および下側の面上の積層導電層の断面図である。 それぞれのウィンドウの下の粘着層をエッチング除去して、それぞれのバンプの上面を露出させる後続のステップを示す、図５に示す２ＭＬバンプ回路およびその上側および下側の面上の積層電力面の断面図である。 厚い片面スティフナを使用しているところを示す、従来技術によるフレックス技術を使用した集積回路パッケージの簡略化した断面図である。 積層外部導電層中に形成したウィンドウ中のチップ位置を示す、本発明の好ましい実施形態による２ＭＬバンプ回路アセンブリの簡略化した断面図である。
符号の説明
１ ２ＭＬバンプ回路層、２ＭＬバンプ回路アセンブリ
２ 中間絶縁基板
３ａ、３ｂ バンプ回路層
５ ハンダ、導電ペースト
６ 突出バンプ
１２ バイア
１３ａ、１３ｂ 外部導電層
１４ａ、１４ｂ 絶縁粘着層
１６ 上面
２５ａ、２５ｂ チップ・ダイ
３４ａ、３４ｂ チップ・ウィンドウ
５９ 露光領域
７５ キャビティ
７７ フォトレジスト
７８ スティフナ
８１、８２ アンダーフィル
８３ チップ
８５、８６ フィレット
８７ インターポーザ

Claims (18)

  1. ２つの金属層のバンプ回路と、
    前記バンプ回路の第１面上である厚さを有する第１粘着層と、
    ある厚さを有し、前記第１粘着層に接合する第１外部導電層と、
    前記バンプ回路の第２面上で前記第１粘着層の厚さとほぼ同じ厚さを有する第２粘着層と、
    前記第１外部導電層の厚さとほぼ同じ厚さを有し、前記第２粘着層に接合する第２外部導電層とを備える、集積回路パッケージ。
  2. 各外部導電層の厚さが、約２５ミクロン〜３００ミクロンである、請求項１に記載の集積回路パッケージ。
  3. 前記導電層が銅を含む、請求項１に記載の集積回路パッケージ。
  4. 少なくとも１つの前記第１および第２外部導電層が、それを貫通して画定され、集積回路のダイを受けるウィンドウを有する、請求項１に記載の集積回路パッケージ。
  5. 前記ウィンドウが境界を有し、前記境界から約０．５ｍｍよりも近接して位置する縁部を有する集積回路のダイをさらに備える、請求項４に記載の集積回路パッケージ。
  6. 第１面の中央部分上に、複数のｚ次元バイアを有する２つの金属層のバンプ回路であって、前記バイアがそれぞれ、前記バイアのそれぞれの面上に、対向する集積回路のダイを相互接続する突出したｚ次元相互接続バンプを有するバンプ回路と、
    前記バンプ回路の前記第１面上である厚さを有する第１粘着層と、
    ある厚さを有し、前記第１粘着層に接合する第１外部導電層と、
    前記バンプ回路の第２面上で前記第１粘着層の厚さとほぼ同じ厚さを有する第２粘着層とを備える、集積回路パッケージ。
  7. 各外部導電層の厚さが、約２５ミクロン〜３００ミクロンである、請求項６に記載の集積回路パッケージ。
  8. 前記導電層が銅を含む、請求項６に記載の集積回路パッケージ。
  9. 少なくとも１つの前記第１および第２外部導電層が、それを貫通して画定され、集積回路のダイを受けるウィンドウを有する、請求項６に記載の集積回路パッケージ。
  10. 前記ウィンドウが境界を有し、前記境界から約０．５ｍｍよりも近接して位置する縁部を有する集積回路のダイをさらに備える、請求項９に記載の集積回路パッケージ。
  11. 前記第１外部導電層が、それを貫通して画定され、第１集積回路のダイを受ける第１ウィンドウを有し、前記第２外部導電層が、それを貫通して画定され、第２集積回路のダイを受ける第２ウィンドウを有し、
    前記第１粘着層が、その中に画定され、前記第１ウィンドウの下に配設された、前記バンプ回路の前記第１面上の前記相互接続バンプの上部部分を露出させるのに十分な深さを有する第１キャビティを備え、
    前記第２外部導電層が、それを貫通して画定され、第２集積回路のダイを受ける第２ウィンドウを有し、
    前記第２粘着層が、その中に画定され、前記第２ウィンドウの下に配設された、前記バンプ回路の前記第２面上の前記相互接続バンプの上部部分を露出させるのに十分な深さを有する第２キャビティを備える、請求項６に記載の集積回路パッケージ。
  12. 各外部導電層の厚さが、約２５ミクロン〜３００ミクロンである、請求項１１に記載の集積回路パッケージ。
  13. 前記導電層が銅を含む、請求項１１に記載の集積回路パッケージ。
  14. 少なくとも１つの前記第１および第２ウィンドウが、境界と、前記境界から約０．５ｍｍよりも近接して位置する縁部を有する集積回路のダイとを有する、請求項１１に記載の集積回路パッケージ。
  15. 対向する第１および第２集積回路のダイをパッケージし、それらを、第１面の中央部分上で、それぞれの面上に対向する集積回路のダイを相互接続する突出したｚ次元相互接続バンプを有する複数のｚ次元バイアを含むインターポーザ型バンプ回路に電気的に相互接続する方法であって、
    前記バンプ回路の前記第１面上に、ある厚さを有する第１粘着層を配置するステップと、
    前記バンプ回路の第２面上に、前記第１粘着層の厚さとほぼ同じ厚さを有する第２粘着層を配置するステップと、
    前記第１粘着層に、ある厚さを有する第１外部導電層を接合するステップと、
    前記第２粘着層に、前記第１外部導電層の厚さとほぼ同じ厚さを有する第２外部導電層を接合するステップと、
    前記第１集積回路のダイを受けるために、前記第１外部導電層を貫通して第１ウィンドウをエッチングするステップと、
    前記第２集積回路のダイを受けるために、前記第２外部導電層を貫通して第２ウィンドウをエッチングするステップと、
    前記第１ウィンドウの下の前記第１粘着層中に、前記バンプ回路の前記第１面上の前記相互接続バンプの上部部分を露出させるのに十分な深さを有する第１キャビティをエッチングするステップと、前記第１ウィンドウの下の前記第１粘着層中に、前記バンプ回路の前記第１面上の前記相互接続バンプの上部部分を露出させるのに十分な深さを有する第１キャビティをエッチングするステップと、
    前記第１および第２集積回路のダイのＣ４部位上または前記第１および第２集積回路のダイにそれぞれ対向する前記バンプ回路の前記中央部分の前記突出した相互接続バンプ上あるいはその両方の上に導電ペーストまたはハンダを被着させるステップと、
    前記第１ウィンドウ中および前記突出した相互接続バンプ上に前記第１集積回路のダイを配置するステップと、
    前記第２ウィンドウ中および前記突出した相互接続バンプ上に前記第２集積回路のダイを配置するステップと含む、方法。
  16. 各外部導電層の厚さが、約２５ミクロン〜３００ミクロンである、請求項１５に記載の方法。
  17. 前記導電層が銅を含む、請求項１５に記載の方法。
  18. 少なくとも１つの前記ウィンドウが境界を有し、前記境界から約０．５ｍｍよりも近接して位置する縁部を有する集積回路のダイをさらに備える、請求項１５に記載の方法。
JP2004003476A 2003-01-16 2004-01-08 平衡積層構造（ｂａｌａｎｃｅｄｌａｍｉｎａｔｉｏｎ）を利用したフレックス（ｆｌｅｘ）・ベースのＩＣパッケージ構造 Pending JP2004221583A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US10/346,286 US6876088B2 (en) 2003-01-16 2003-01-16 Flex-based IC package construction employing a balanced lamination

Publications (1)

Publication Number Publication Date
JP2004221583A true JP2004221583A (ja) 2004-08-05

Family

ID=32712111

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004003476A Pending JP2004221583A (ja) 2003-01-16 2004-01-08 平衡積層構造（ｂａｌａｎｃｅｄｌａｍｉｎａｔｉｏｎ）を利用したフレックス（ｆｌｅｘ）・ベースのＩＣパッケージ構造

Country Status (2)

Country Link
US (1) US6876088B2 (ja)
JP (1) JP2004221583A (ja)

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8150266B1 (en) * 2003-09-12 2012-04-03 Oracle America, Inc. Method and apparatus for performing butterfly differential signaling
CN1638120A (zh) * 2003-12-26 2005-07-13 恩益禧电子股份有限公司 半导体组装体及其制造方法
CN1832658A (zh) * 2005-03-10 2006-09-13 3M创新有限公司 一种双层金属的柔性印刷电路板及其制造方法
US7170183B1 (en) * 2005-05-13 2007-01-30 Amkor Technology, Inc. Wafer level stacked package
US7265441B2 (en) * 2005-08-15 2007-09-04 Infineon Technologies Ag Stackable single package and stacked multi-chip assembly
US8057887B2 (en) * 2005-08-17 2011-11-15 Rampart Fibers, LLC Composite materials including high modulus polyolefin fibers
US7648607B2 (en) * 2005-08-17 2010-01-19 Innegrity, Llc Methods of forming composite materials including high modulus polyolefin fibers
US7892633B2 (en) * 2005-08-17 2011-02-22 Innegrity, Llc Low dielectric composite materials including high modulus polyolefin fibers
US20070080441A1 (en) * 2005-08-18 2007-04-12 Scott Kirkman Thermal expansion compensation graded IC package
US20080139014A1 (en) * 2006-12-08 2008-06-12 Verigy (Singapore) Pte. Ltd. Interconnect assemblies, and methods of forming interconnects
KR100891537B1 (ko) * 2007-12-13 2009-04-03 주식회사 하이닉스반도체 반도체 패키지용 기판 및 이를 갖는 반도체 패키지
JP4833307B2 (ja) * 2009-02-24 2011-12-07 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体モジュール、端子板、端子板の製造方法および半導体モジュールの製造方法
US9142533B2 (en) 2010-05-20 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate interconnections having different sizes
US20120286416A1 (en) * 2011-05-11 2012-11-15 Tessera Research Llc Semiconductor chip package assembly and method for making same
US8513817B2 (en) 2011-07-12 2013-08-20 Invensas Corporation Memory module in a package
US8502390B2 (en) 2011-07-12 2013-08-06 Tessera, Inc. De-skewed multi-die packages
US8823165B2 (en) 2011-07-12 2014-09-02 Invensas Corporation Memory module in a package
US8659140B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate
JP5947904B2 (ja) 2011-10-03 2016-07-06 インヴェンサス・コーポレイション 直交するウインドウを有するマルチダイ・ワイヤボンド・アセンブリのためのスタブ最小化
JP2014528652A (ja) 2011-10-03 2014-10-27 インヴェンサス・コーポレイション パッケージの中心から端子グリッドをオフセットすることによるスタブ最小化
US8436457B2 (en) 2011-10-03 2013-05-07 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US8610260B2 (en) 2011-10-03 2013-12-17 Invensas Corporation Stub minimization for assemblies without wirebonds to package substrate
WO2013052372A2 (en) 2011-10-03 2013-04-11 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US8441111B2 (en) 2011-10-03 2013-05-14 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US8659142B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization for wirebond assemblies without windows
US8659141B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization using duplicate sets of terminals for wirebond assemblies without windows
US8957531B2 (en) 2011-10-20 2015-02-17 International Business Machines Corporation Flat laminate, symmetrical test structures and method of use to gauge white bump sensitivity
US9425136B2 (en) 2012-04-17 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Conical-shaped or tier-shaped pillar connections
US9646923B2 (en) 2012-04-17 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices, methods of manufacture thereof, and packaged semiconductor devices
US9299674B2 (en) 2012-04-18 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Bump-on-trace interconnect
US8848391B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support component and microelectronic assembly
US8787034B2 (en) 2012-08-27 2014-07-22 Invensas Corporation Co-support system and microelectronic assembly
US9368477B2 (en) 2012-08-27 2016-06-14 Invensas Corporation Co-support circuit panel and microelectronic packages
US8848392B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support module and microelectronic assembly
US9111817B2 (en) 2012-09-18 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structure and method of forming same
US9362236B2 (en) 2013-03-07 2016-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods for forming the same
US9070423B2 (en) 2013-06-11 2015-06-30 Invensas Corporation Single package dual channel memory with co-support
JP2015049986A (ja) * 2013-08-30 2015-03-16 富士通株式会社 コネクタ及びその製造方法
US9123555B2 (en) 2013-10-25 2015-09-01 Invensas Corporation Co-support for XFD packaging
US9281296B2 (en) 2014-07-31 2016-03-08 Invensas Corporation Die stacking techniques in BGA memory package for small footprint CPU and memory motherboard design
US9691437B2 (en) 2014-09-25 2017-06-27 Invensas Corporation Compact microelectronic assembly having reduced spacing between controller and memory packages
US9484080B1 (en) 2015-11-09 2016-11-01 Invensas Corporation High-bandwidth memory application with controlled impedance loading
US9679613B1 (en) 2016-05-06 2017-06-13 Invensas Corporation TFD I/O partition for high-speed, high-density applications
US10256198B2 (en) * 2017-03-23 2019-04-09 Intel Corporation Warpage control for microelectronics packages

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4642889A (en) 1985-04-29 1987-02-17 Amp Incorporated Compliant interconnection and method therefor
US5108553A (en) 1989-04-04 1992-04-28 Olin Corporation G-tab manufacturing process and the product produced thereby
US5097393A (en) 1989-05-15 1992-03-17 Rogers Corporation Multilayer interconnect device and method of manufacture thereof
US5357403A (en) 1990-06-29 1994-10-18 General Electric Company Adaptive lithography in a high density interconnect structure whose signal layers have fixed patterns
JP2875076B2 (ja) 1990-11-29 1999-03-24 三井化学株式会社 フレキシブル配線基板
US5252857A (en) 1991-08-05 1993-10-12 International Business Machines Corporation Stacked DCA memory chips
US5854534A (en) 1992-08-05 1998-12-29 Fujitsu Limited Controlled impedence interposer substrate
US5474458A (en) 1993-07-13 1995-12-12 Fujitsu Limited Interconnect carriers having high-density vertical connectors and methods for making the same
US5642261A (en) 1993-12-20 1997-06-24 Sgs-Thomson Microelectronics, Inc. Ball-grid-array integrated circuit package with solder-connected thermal conductor
US5476818A (en) 1994-08-19 1995-12-19 Motorola, Inc. Semiconductor structure and method of manufacture
US5542175A (en) 1994-12-20 1996-08-06 International Business Machines Corporation Method of laminating and circuitizing substrates having openings therein
US5765279A (en) 1995-05-22 1998-06-16 Fujitsu Limited Methods of manufacturing power supply distribution structures for multichip modules
US5861666A (en) 1995-08-30 1999-01-19 Tessera, Inc. Stacked chip assembly
US5699613A (en) * 1995-09-25 1997-12-23 International Business Machines Corporation Fine dimension stacked vias for a multiple layer circuit board structure
DE19643129A1 (de) 1995-10-19 1997-04-30 Nitto Denko Corp Flexible gedruckte Schaltung
US5736679A (en) 1995-12-26 1998-04-07 International Business Machines Corporation Deformable interconnect structure for connecting an internal plane to a through-hole in a multilayer circuit board
US5829124A (en) 1995-12-29 1998-11-03 International Business Machines Corporation Method for forming metallized patterns on the top surface of a printed circuit board
US5639696A (en) 1996-01-31 1997-06-17 Lsi Logic Corporation Microelectronic integrated circuit mounted on circuit board with solder column grid array interconnection, and method of fabricating the solder column grid array
US5814847A (en) 1996-02-02 1998-09-29 National Semiconductor Corp. General purpose assembly programmable multi-chip package substrate
US5753976A (en) 1996-06-14 1998-05-19 Minnesota Mining And Manufacturing Company Multi-layer circuit having a via matrix interlayer connection
US5689091A (en) * 1996-09-19 1997-11-18 Vlsi Technology, Inc. Multi-layer substrate structure
US6121676A (en) 1996-12-13 2000-09-19 Tessera, Inc. Stacked microelectronic assembly and method therefor
US5891753A (en) 1997-01-24 1999-04-06 Micron Technology, Inc. Method and apparatus for packaging flip chip bare die on printed circuit boards
US5994166A (en) 1997-03-10 1999-11-30 Micron Technology, Inc. Method of constructing stacked packages
JP3545200B2 (ja) 1997-04-17 2004-07-21 シャープ株式会社 半導体装置
US6175161B1 (en) 1998-05-22 2001-01-16 Alpine Microsystems, Inc. System and method for packaging integrated circuits
US6137164A (en) 1998-03-16 2000-10-24 Texas Instruments Incorporated Thin stacked integrated circuit device
US6104082A (en) 1998-04-24 2000-08-15 International Business Machines Corporation Metallization structure for altering connections
US6072233A (en) 1998-05-04 2000-06-06 Micron Technology, Inc. Stackable ball grid array package
US6140707A (en) 1998-05-07 2000-10-31 3M Innovative Properties Co. Laminated integrated circuit package
US5854507A (en) 1998-07-21 1998-12-29 Hewlett-Packard Company Multiple chip assembly
US6050832A (en) 1998-08-07 2000-04-18 Fujitsu Limited Chip and board stress relief interposer
US6175158B1 (en) 1998-09-08 2001-01-16 Lucent Technologies Inc. Interposer for recessed flip-chip package
US6194250B1 (en) 1998-09-14 2001-02-27 Motorola, Inc. Low-profile microelectronic package
US6239484B1 (en) 1999-06-09 2001-05-29 International Business Machines Corporation Underfill of chip-under-chip semiconductor modules
US6297551B1 (en) 1999-09-22 2001-10-02 Agere Systems Guardian Corp. Integrated circuit packages with improved EMI characteristics
JP4429435B2 (ja) 1999-11-26 2010-03-10 古河電気工業株式会社 バンプ付き二層回路テープキャリアおよびその製造方法
US6333563B1 (en) 2000-06-06 2001-12-25 International Business Machines Corporation Electrical interconnection package and method thereof
JP2003051568A (ja) * 2001-08-08 2003-02-21 Nec Corp 半導体装置

Also Published As

Publication number Publication date
US20040140538A1 (en) 2004-07-22
US6876088B2 (en) 2005-04-05

Similar Documents

Publication Publication Date Title
JP2004221583A (ja) 平衡積層構造（ｂａｌａｎｃｅｄｌａｍｉｎａｔｉｏｎ）を利用したフレックス（ｆｌｅｘ）・ベースのＩＣパッケージ構造
US8587091B2 (en) Wafer-leveled chip packaging structure and method thereof
US6461895B1 (en) Process for making active interposer for high performance packaging applications
US10121768B2 (en) Thermally enhanced face-to-face semiconductor assembly with built-in heat spreader and method of making the same
KR100395862B1 (ko) 플립 칩형 반도체 장치 및 플립 칩형 반도체 장치 제조 방법
JP5224845B2 (ja) 半導体装置の製造方法及び半導体装置
JP4248761B2 (ja) 半導体パッケージ及びその製造方法並びに半導体装置
US7071569B2 (en) Electrical package capable of increasing the density of bonding pads and fine circuit lines inside a interconnection
EP1387403A2 (en) Semiconductor packaging
JPH06350020A (ja) マルチチップ集積回路モジュール及びその製造方法
US9601474B2 (en) Electrically stackable semiconductor wafer and chip packages
US20170194300A1 (en) Thermally enhanced semiconductor assembly with three dimensional integration and method of making the same
US8957516B2 (en) Low cost and high performance flip chip package
KR102134933B1 (ko) 배선 기판 및 배선 기판의 제조 방법
TW201407731A (zh) 於中介層及無芯基板之間具有雙重連接通道之半導體組體
JP2005150730A (ja) 配線性が高いマイクロビア基板
TW202109778A (zh) 玻璃層板基材上之emib補塊
US6562656B1 (en) Cavity down flip chip BGA
JP5282005B2 (ja) マルチチップモジュール
JP4047819B2 (ja) Ｂｇａハンダ・ボールによる相互接続部およびその作製方法
JP2020191323A (ja) 半導体パッケージ用配線基板及び半導体パッケージ、並びにそれらの製造方法
US20230089096A1 (en) Multiple dies coupled with a glass core substrate
JPS5873142A (ja) マルチチツプｌｓｉパツケ−ジ
US20060014370A1 (en) Methods for processing integrated circuit packages formed using electroplating and apparatus made therefrom
JP2003297969A (ja) 多層配線板および半導体デバイス

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070130

RD12 Notification of acceptance of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7432

Effective date: 20070216

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20070216

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070420

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080930

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081225

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090407

RD14 Notification of resignation of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7434

Effective date: 20090408