JPS5873142A - マルチチツプｌｓｉパツケ−ジ - Google Patents
マルチチツプｌｓｉパツケ−ジInfo
- Publication number
- JPS5873142A JPS5873142A JP17078381A JP17078381A JPS5873142A JP S5873142 A JPS5873142 A JP S5873142A JP 17078381 A JP17078381 A JP 17078381A JP 17078381 A JP17078381 A JP 17078381A JP S5873142 A JPS5873142 A JP S5873142A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- wiring
- ceramic substrate
- sheet
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5383—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
- Cooling Or The Like Of Electrical Apparatus (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、 ＬＳＩパッケージの構造に関−するもので
、特にＴＣチップの発生する熱を効率よく放散させ、か
つ高密度な配線を収容することのできるＩ、ＳＩパッケ
ージに関するものである。
、特にＴＣチップの発生する熱を効率よく放散させ、か
つ高密度な配線を収容することのできるＩ、ＳＩパッケ
ージに関するものである。
最近の集積回路の高密度化の進展には著しいモノがあり
、コンピュータ用の論理回路用のＬＳＩにいたっては、
数年前に１００ゲート／チツプであったものが、最近で
は５００〜１０００ゲート／チンプのものまでもが使用
されるようになってきた。それとともにコンピュータ回
路実装の高密度化に対する要求はますます高まり、この
要求を満す実装方法として、従来から、多層配線を施し
たセラミック基板の上に前記１ＱＯゲート／チツプのＬ
ＳＩを複数個実装する方法が採用されてきた。
、コンピュータ用の論理回路用のＬＳＩにいたっては、
数年前に１００ゲート／チツプであったものが、最近で
は５００〜１０００ゲート／チンプのものまでもが使用
されるようになってきた。それとともにコンピュータ回
路実装の高密度化に対する要求はますます高まり、この
要求を満す実装方法として、従来から、多層配線を施し
たセラミック基板の上に前記１ＱＯゲート／チツプのＬ
ＳＩを複数個実装する方法が採用されてきた。
上記多層配線セラミック基板を用いる主なる理由は２つ
あり、１つはアルミナを主成分とするセラミック基板の
良好な熱伝導性であり、あと１つは、無機絶縁材料と金
属ペースト材料の厚膜印刷法による配線パターンの微細
化である。
あり、１つはアルミナを主成分とするセラミック基板の
良好な熱伝導性であり、あと１つは、無機絶縁材料と金
属ペースト材料の厚膜印刷法による配線パターンの微細
化である。
しかるに、前述のように、ＬＳＩチップのゲート密度が
向上し５００〜１０００ゲート／チツプのＬＳＩが実現
されるに至るとき、 ＬＳＩのゲート密度の向上に追従
できる高密度配線の基板を実現しようとすると、最早従
来の技術では対処できないという問題が明らかになりつ
つある。
向上し５００〜１０００ゲート／チツプのＬＳＩが実現
されるに至るとき、 ＬＳＩのゲート密度の向上に追従
できる高密度配線の基板を実現しようとすると、最早従
来の技術では対処できないという問題が明らかになりつ
つある。
その主なる理由は、ゲート密度の向上によるＬＳＩチッ
プのビン数の増大と消費電力の増大による発熱量の増大
である。特にピン数の増大は。
プのビン数の増大と消費電力の増大による発熱量の増大
である。特にピン数の増大は。
基板上の配線パターンの微細化に対して非常に大きなイ
ンパ’？ ）を与えている。例えば、１００ゲート／チ
ツプでは６０ビンであったものが５００ゲー１／チツプ
では１６０ピンになり、基板上に搭載されるチップ数を
１００ゲート／チツプの場合も５００ゲート／チツプの
場合も同じであるとすれば、概ね６倍の配線パターンを
収容することが必要となり９例えば２００ミクロン間隔
で配線を行なっていたものは６０ミクロンにまで微細化
しなければならない。このような微細化は従来の厚膜印
刷法では不可能である。
ンパ’？ ）を与えている。例えば、１００ゲート／チ
ツプでは６０ビンであったものが５００ゲー１／チツプ
では１６０ピンになり、基板上に搭載されるチップ数を
１００ゲート／チツプの場合も５００ゲート／チツプの
場合も同じであるとすれば、概ね６倍の配線パターンを
収容することが必要となり９例えば２００ミクロン間隔
で配線を行なっていたものは６０ミクロンにまで微細化
しなければならない。このような微細化は従来の厚膜印
刷法では不可能である。
本発明の目的は、 ＩＣチップの発生する熱を効率よ
く放散させ、かつＬＳＩチップのゲート密度の向上に追
従できる高密度ＬＳＩパッケージを提供しようとするこ
とにある。
く放散させ、かつＬＳＩチップのゲート密度の向上に追
従できる高密度ＬＳＩパッケージを提供しようとするこ
とにある。
本発明によるマルチチップＬＳＩパッケージは。
表面にＩＣチップの収納搭載の可能な凹みを複数個持ち
内部に多層配線を含む積層型多層セラミック基板と、前
記凹みの中に個々に埋没して実装された複数個のＩＣチ
ップと、前記凹みを覆いかつ基板の凹んでない部分に接
着された放熱器と、前記セラミック基板の前記表面とは
反対側の他の表面に形成された少なくとも１層の有機物
の絶縁層と、該絶縁層の内部と表面に形成された少なく
とも１層の配線パターンと、前記絶縁層の表面に接続さ
れた端子ブロックとを有することを特徴とする。
内部に多層配線を含む積層型多層セラミック基板と、前
記凹みの中に個々に埋没して実装された複数個のＩＣチ
ップと、前記凹みを覆いかつ基板の凹んでない部分に接
着された放熱器と、前記セラミック基板の前記表面とは
反対側の他の表面に形成された少なくとも１層の有機物
の絶縁層と、該絶縁層の内部と表面に形成された少なく
とも１層の配線パターンと、前記絶縁層の表面に接続さ
れた端子ブロックとを有することを特徴とする。
以下１本発明について図面を参照して詳細に説明する。
第１図は１本発明の一実施例を示すＬＳＩハッケージの
断面図である。図において、１はＩＣチップ、２はＩＣ
チップの端子リード、６は端子リードがボンディングさ
れるポンプイングツζノド、４は積層型多層セラミック
基板（以下セラミック基板と略す）、５はセラミック基
板中に形成された電源配線、６は同じくグランド自己線
。
断面図である。図において、１はＩＣチップ、２はＩＣ
チップの端子リード、６は端子リードがボンディングさ
れるポンプイングツζノド、４は積層型多層セラミック
基板（以下セラミック基板と略す）、５はセラミック基
板中に形成された電源配線、６は同じくグランド自己線
。
７はセラミック基板中に形成源れたスル−ホール、８は
スルーホールレノ々・ノド、９はセラミック基板の裏面
に形成された有機絶縁層、１０は有機絶縁層中に形成さ
れた配線ノくターン、１１は端子パッド、１２は端子ブ
ロック、１３は入出力ピン、１４は放熱器、１５はセラ
ミック基板４に表面に形成された凹みである。
スルーホールレノ々・ノド、９はセラミック基板の裏面
に形成された有機絶縁層、１０は有機絶縁層中に形成さ
れた配線ノくターン、１１は端子パッド、１２は端子ブ
ロック、１３は入出力ピン、１４は放熱器、１５はセラ
ミック基板４に表面に形成された凹みである。
第２図は第１図のＩ、ＳＩノぐノケー・ジを斜め−Ｆカ
・ら見た図であり、放熱器１４の下の凹み１５お・よび
この凹みに埋没されて実装されたＩＣチップ。
・ら見た図であり、放熱器１４の下の凹み１５お・よび
この凹みに埋没されて実装されたＩＣチップ。
１を透視的に示している。
第３図は同様に第１図のＬＳＩ・ζノケージを斜め下か
ら見た図である。
ら見た図である。
次に第１図に従って本発明の詳細な説明する。
セラミック基板４には積層型多層セラミック基板を使用
する。積層型多層セラミック基板は周知のグリーンシー
トと呼ばれるアルミナ粉末を主成分とする焼結前のシー
トを積み重ねて焼結することにより製造される。
する。積層型多層セラミック基板は周知のグリーンシー
トと呼ばれるアルミナ粉末を主成分とする焼結前のシー
トを積み重ねて焼結することにより製造される。
第１図で４−１〜４−４で示したものは焼結前にそれぞ
れ分離していたグリーンシートを示している。図からも
容易に理解できるようにセラミック基板４はグリーンシ
ート４−１〜４−４を積層焼結して形成されたものであ
り、特にグリーンシ−１−４−１に正方形の大きい穴を
明けたものを使用し、グリーンシー１−４−２には正方
形の小さイ穴を明けかつボンディングパソド６およびス
ルーホール７の印刷形成されたものを使用し。
れ分離していたグリーンシートを示している。図からも
容易に理解できるようにセラミック基板４はグリーンシ
ート４−１〜４−４を積層焼結して形成されたものであ
り、特にグリーンシ−１−４−１に正方形の大きい穴を
明けたものを使用し、グリーンシー１−４−２には正方
形の小さイ穴を明けかつボンディングパソド６およびス
ルーホール７の印刷形成されたものを使用し。
！グリーンシート４−６にはスルーホール７および電源
配線５が印刷形成されたものを使用し、グリーンシート
４−４には裏面にスルーホールノくノド８が表面にグラ
ンド配線６およびスルーホール７が印刷形成されたもの
を使用する。このように構成することにより、凹み１５
．ボンディングパッド６．スルーホール７ 、 ’ｆｌ
ＪＭ配ｍ５ 、 クランド配線６．スルーホールノ（ノ
ド８を具えたセラミック基板４の導入は何ら問題なく可
能である。
配線５が印刷形成されたものを使用し、グリーンシート
４−４には裏面にスルーホールノくノド８が表面にグラ
ンド配線６およびスルーホール７が印刷形成されたもの
を使用する。このように構成することにより、凹み１５
．ボンディングパッド６．スルーホール７ 、 ’ｆｌ
ＪＭ配ｍ５ 、 クランド配線６．スルーホールノ（ノ
ド８を具えたセラミック基板４の導入は何ら問題なく可
能である。
ＩＣチップ１は凹み１５の中に埋没して搭載され、チッ
プ本体は電源配線５の上に夕゛イケインディングされる
。端子リード２はポンプイングツζノド６にワイヤボン
ディングされる。ポンディングパッド６にボンディング
接続されたＩＣチップ１の各々の端子は、全てスルーホ
ール７を通してスルーホールグランド８に接続される。
プ本体は電源配線５の上に夕゛イケインディングされる
。端子リード２はポンプイングツζノド６にワイヤボン
ディングされる。ポンディングパッド６にボンディング
接続されたＩＣチップ１の各々の端子は、全てスルーホ
ール７を通してスルーホールグランド８に接続される。
従って１０チツプ１の全ての端子は、基板４の裏面の各
々のスルーホールノくノド８に取り出されることになる
。
々のスルーホールノくノド８に取り出されることになる
。
またセラミック基板４内の内層の電源配線５およびグラ
ンド配線６は、主としてＩＣチップ１に電源を供給する
だめのものであり、 １０チソフ。
ンド配線６は、主としてＩＣチップ１に電源を供給する
だめのものであり、 １０チソフ。
１の端子の各々に接続されたポンプイングツくノド６の
うち、電源およびグランドに相当するポンディングパッ
ドの下のスルーホール７４の内層において接続される。
うち、電源およびグランドに相当するポンディングパッ
ドの下のスルーホール７４の内層において接続される。
セラミック基板４の裏面のスルーホールノ々ノド８に導
通接続されたＩＣチップ１の各々の端子は，有機絶縁層
９の中に形成された配線パターン１０によって相互接続
される。すなわち、ＩＣチップ１の各々において相互に
接続する必要のある信号配線は，配線パターン１０によ
って実現される。
通接続されたＩＣチップ１の各々の端子は，有機絶縁層
９の中に形成された配線パターン１０によって相互接続
される。すなわち、ＩＣチップ１の各々において相互に
接続する必要のある信号配線は，配線パターン１０によ
って実現される。
さらに、 ＩＣチップ１の各々の端子において。
外部との入出力接続を行なう必要のある端子は。
同様に配線パターン１０のうち，１０′と記号を付した
配線パターンによって端子パッド１１に接続され，この
端子パッド１１に接続された端子ブロック１２上の入出
力ピン１３に電気的に導通接続され外部との接続がなさ
れる。
配線パターンによって端子パッド１１に接続され，この
端子パッド１１に接続された端子ブロック１２上の入出
力ピン１３に電気的に導通接続され外部との接続がなさ
れる。
放熱器１４はセラミック基板４０表面すなわち凹んでな
い部分に接着され， ＩＣチップ１の発生する熱をセラ
ミック基板４を介して放熱する。
い部分に接着され， ＩＣチップ１の発生する熱をセラ
ミック基板４を介して放熱する。
前述のようにセラミック基板４はアルミナを主成分とし
た熱伝導性の良好なものであり，放熱器１４と直接接続
されるので，効率的な放熱が可能となる。
た熱伝導性の良好なものであり，放熱器１４と直接接続
されるので，効率的な放熱が可能となる。
壕だ，前述のように，配線ノζターン１０としては極め
て高密度な配線を必要とするが，絶縁層９に有機絶縁材
料を使用することにより，表面が無機絶縁層に比べて極
めて平滑になり，従って５０〜１００μ間隔の配線ノく
ターンの形成が可能である。
て高密度な配線を必要とするが，絶縁層９に有機絶縁材
料を使用することにより，表面が無機絶縁層に比べて極
めて平滑になり，従って５０〜１００μ間隔の配線ノく
ターンの形成が可能である。
本発明はμ上説明したように，セラミック基板の表面で
あるＩＣチップ搭載面に放熱器を密着して取りつけ効率
的な放熱を行なうとともに。
あるＩＣチップ搭載面に放熱器を密着して取りつけ効率
的な放熱を行なうとともに。
裏面に有機絶縁材料を使用した微細高密度配線を形成す
ることにより，高密度実装のＬＳＩノ（ノケージを実現
できるという効果がある。
ることにより，高密度実装のＬＳＩノ（ノケージを実現
できるという効果がある。
第１図は本発明の一実施例を示すＬＳＩ）’ノケージの
断面図，第２図は第１図のＬＳ■ノζツケージを斜め上
から見た斜視図，第３図は第１図のＴ，ＳＩパッケージ
を斜め下から見だ斜視図である。 記号の説明： ｉ Ｈ ＩＣチップ、３はポンプイングツくノド。 ４は積層型セラミック基板，５は電源配線。 ６はグラン）’ｇＦＪＪ，８ハスルーホールノ々ツト。 ９は有機絶縁層，１０は配線ノζターン、１１は端子パ
ッド、１２は端子ブロック、１４は放熱器をそれぞれあ
られしている。
断面図，第２図は第１図のＬＳ■ノζツケージを斜め上
から見た斜視図，第３図は第１図のＴ，ＳＩパッケージ
を斜め下から見だ斜視図である。 記号の説明： ｉ Ｈ ＩＣチップ、３はポンプイングツくノド。 ４は積層型セラミック基板，５は電源配線。 ６はグラン）’ｇＦＪＪ，８ハスルーホールノ々ツト。 ９は有機絶縁層，１０は配線ノζターン、１１は端子パ
ッド、１２は端子ブロック、１４は放熱器をそれぞれあ
られしている。
Claims (1)
- １、表面にＩＣチップの収納搭載の可能な凹みを複数個
持ち内部に多層配線を含む積層型多層セラミック基板と
、前記凹みの中に個々に埋没して実装された複数個のＩ
Ｃチップと、前記凹みを覆いかつ基板の凹んでない部分
に接着された放熱器と、前記セラミック基板の前記表面
とは反対側の他の表面に形成された少なくとも１層の有
機物の絶縁層と、該絶縁層の内部と表面に形成された少
なくとも１層の配線パターンと、前記絶縁層の表面に接
続された端子ブロックとを有するマルチチップＬＳＩパ
ッケージ゛。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17078381A JPS5873142A (ja) | 1981-10-27 | 1981-10-27 | マルチチツプｌｓｉパツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17078381A JPS5873142A (ja) | 1981-10-27 | 1981-10-27 | マルチチツプｌｓｉパツケ−ジ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5873142A true JPS5873142A (ja) | 1983-05-02 |
| JPS6219072B2 JPS6219072B2 (ja) | 1987-04-25 |
Family
ID=15911281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17078381A Granted JPS5873142A (ja) | 1981-10-27 | 1981-10-27 | マルチチツプｌｓｉパツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5873142A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6061791U (ja) * | 1983-09-30 | 1985-04-30 | 日本メクトロン株式会社 | 高密度パタ−ンの冷却装置 |
| JPS60187098A (ja) * | 1984-03-07 | 1985-09-24 | イビデン株式会社 | プラグインパツケ−ジ基板 |
| EP0298211A2 (en) * | 1987-07-06 | 1989-01-11 | International Business Machines Corporation | Ceramic card assembly having enhanced power distribution and cooling |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63198565A (ja) * | 1987-02-12 | 1988-08-17 | Sony Corp | 偏平ブラシレスモ−タ及びその製造方法 |
-
1981
- 1981-10-27 JP JP17078381A patent/JPS5873142A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6061791U (ja) * | 1983-09-30 | 1985-04-30 | 日本メクトロン株式会社 | 高密度パタ−ンの冷却装置 |
| JPS60187098A (ja) * | 1984-03-07 | 1985-09-24 | イビデン株式会社 | プラグインパツケ−ジ基板 |
| JPH0525200B2 (ja) * | 1984-03-07 | 1993-04-12 | Ibiden Co Ltd | |
| EP0298211A2 (en) * | 1987-07-06 | 1989-01-11 | International Business Machines Corporation | Ceramic card assembly having enhanced power distribution and cooling |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6219072B2 (ja) | 1987-04-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6306686B1 (en) | Method of fabricating an electronic package with interconnected chips | |
| US6876088B2 (en) | Flex-based IC package construction employing a balanced lamination | |
| US5599747A (en) | Method of making circuitized substrate | |
| US6461895B1 (en) | Process for making active interposer for high performance packaging applications | |
| JP3895880B2 (ja) | サーマルビアを備えたキャビティダウンｉｃパッケージ構造 | |
| KR100281813B1 (ko) | 열및전기적으로개선된볼그리드패키지 | |
| JP2011139083A (ja) | 積層キャリアを有するマルチチップ電子パッケージ及び該パッケージの組立体 | |
| CN102779808B (zh) | 集成电路封装和封装方法 | |
| JP2003060153A (ja) | 半導体パッケージ | |
| JP3312611B2 (ja) | フィルムキャリア型半導体装置 | |
| US6207354B1 (en) | Method of making an organic chip carrier package | |
| US6627978B2 (en) | Chip package enabling increased input/output density | |
| JPS5873142A (ja) | マルチチツプｌｓｉパツケ−ジ | |
| JPH0982857A (ja) | マルチチップパッケージ構造 | |
| JPS6250981B2 (ja) | ||
| JP3093278B2 (ja) | 向上したパッド設計による電子パッケージ | |
| JP3024596B2 (ja) | フィルムキャリアテープを用いたｂｇａ型半導体装置 | |
| JPH08130288A (ja) | 半導体装置 | |
| JP2000323627A (ja) | フィルムキャリア型半導体装置 | |
| WO2022004403A1 (ja) | 多層配線基板および半導体装置 | |
| JPH06112355A (ja) | セラミックパッケージ | |
| JP2004214286A (ja) | 部品内蔵モジュール | |
| JPH10256413A (ja) | 半導体パッケージ | |
| JPS5853854A (ja) | 高密度ｌｓｉパツケ−ジ | |
| JP4099072B2 (ja) | 部品内蔵モジュール |